JP2003110054A - ウェーハレベル積層チップパッケージ及びその製造方法 - Google Patents
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- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Abstract
次元に積層したウェーハレベル積層チップパッケージ及
びその製造方法を提供する。 【解決手段】 半導体素子のチップパッドの再配置のた
めの配線層が形成された再配線基板に充填層を介して、
ウェーハレベルで製造された第1、第2、第3半導体素
子60a、60b、60cを3次元に積層し、第1、第
2、第3半導体素子60a、60b、60cに形成され
た導電性物質をもって、積層される第1、第2、第3半
導体素子60a、60b、60cの電気的連結を具現し
た後、その積層された半導体素子を分離することによっ
て、ウェーハレベルで複数の積層チップパッケージ10
0を得ることができる。
Description
及びその製造方法に関し、より詳細には、再配置を用い
て、ウェーハレベルで製造された半導体素子を再配線基
板に積層し、ウェーハ製造工程を用いて製造されるウェ
ーハレベル積層チップパッケージ及びその製造方法に関
する。
型化が進行している。このような小型化は、半導体パッ
ケージング技術に多くの影響を与えている。特に、再配
置(redistribution、または再配線(r
erouting)ともいう)技術を用いてウェーハ状
態でチップサイズパッケージを具現しようとする技術が
最近の傾向である。
ッケージ(wafer levelchip scal
e package;WLCSP)とも呼ばれるパッケ
ージの類型は、フリップチップ(flip chip)
の一種で、チップに形成されたアルミニウムパッドから
他の位置のより大きいパッドに配線を誘導する再配置技
術を使用している。再配置されたパッドには、はんだボ
ール(solderball)のような外部接続用端子
が形成され、一連のパッケージ製造工程がウェーハ状態
で一括的に行われる。
は、シリコンのような半導体基板に形成された数十個ま
たは数百個の集積回路チップを含んでいる。図1は、ウ
ェーハ10を概約的に示し、図2は、図1に図示したウ
ェーハの一部(A部分)を拡大して示している。図1及
び図2に示されているように、各集積回路チップ20
は、切断領域14によって互いに区分され、電気信号の
入出力端子の役割をするチップパッド22が各チップ2
0毎に形成されている。チップパッド22を除いたチッ
プ表面は、窒化膜のような保護膜24で覆われている。
製造されたチップサイズパッケージ30は、平面配置を
有する。図3に示した外部接続端子36は、図2に示し
たチップパッド22と位置が異なることが分かる。前述
したように、再配線により、外部接続端子36が形成さ
れるパッドの位置を再配置するからである。ウェーハ状
態でパッケージ製造が完了した後、切断領域14に沿っ
てウェーハ10を切断すれば、チップサイズパッケージ
30の完成品が得られる。
プサイズパッケージ30の垂直構造が図4に示されてい
る。図4は、理解を助けるために、1つのチップパッド
22と1つの外部接続端子36との連結構造を中心にパ
ッケージの一部を示すものであり、パッケージ全体の断
面構造を示すものではない。これは、本発明の実施例に
対する参照図面の場合にも同様である。
には、チップパッド22と保護膜24が形成されてい
る。保護膜24上には、応力緩衝と電気絶縁のための重
合体層31が形成され、金属下地層32がチップパッド
22と重合体層31上に蒸着される。金属下地層32上
には、再配線層33が形成され、再配線層33上にさら
に第2の重合体層34が形成される。再配線層33上部
の重合体層34は、再配線層33を外部から保護するた
めのものである。重合体層34の一部を除去して外部に
露出させた再配線層33には、金属下地層35と外部接
続端子36が形成される。このような構造を有するウェ
ーハレベルチップサイズパッケージは、重合体層の厚み
が小さく、電気的特性が脆弱であり、チップパッド数の
増加とチップ間領域の減少とに起因して、ファンアウト
(fan−out)を具現することが容易でない。
部接続端子が形成されているので、3次元に積層するこ
とはできるが、上下のチップサイズパッケージ間を電気
的に連結することが容易でない。すなわち、外部接続端
子が形成された面の反対側のチップサイズパッケージ
(第1パッケージ)の背面に、新しいチップサイズパッ
ケージ(第2パッケージ)の外部接続端子が形成された
面を積層しなければならないが、第1パッケージと第2
パッケージの外部接続端子を互いに連結することは容易
でない。
ルの積層チップパッケージを具現する場合、各層をなす
ウェーハの収率に起因して、積層チップパッケージの収
率が低下するという問題点を有している。すなわち、積
層されるチップのうち少なくとも1つが不良ならば、積
層チップパッケージ全体が不良として処理されるので、
積層チップパッケージの収率が低下してしまう。
ウェーハレベルで製造された半導体素子を3次元に積層
したウェーハレベル積層チップパッケージ及びその製造
方法を提供することにある。本発明の第2目的は、積層
チップパッケージの歩留まりを向上させることができる
ウェーハレベル積層チップパッケージの製造方法を提供
することにある。本発明の第3目的は、重合体層の厚み
が薄いことにより生ずる電気的特性の劣化を解消できる
ウェーハレベル積層チップパッケージ及びその製造方法
を提供することにある。本発明の第4目的は、ファンイ
ンとともにファンアウトを具現できるウェーハレベル積
層チップパッケージ及びその製造方法を提供することに
ある。
に、本発明に係るウェーハレベル積層チップパッケージ
は、(A)再配線基板、(B)下部半導体素子、(C)
上部半導体素子、(D)充填層、(E)金属カバー及び
(F)外部接続端子を備える。 (A)再配線基板は、第1絶縁層、第1絶縁層上に所定
のパターンに形成された配線層、前記第1絶縁層及び配
線層上に形成された第2絶縁層、ならびに前記第2絶縁
層の間に露出し前記配線層と連結された基板パッドを有
する。
3次元に積層された少なくとも一つの下部半導体素子で
あって、第1半導体基板、前記第1半導体基板に形成さ
れた第1保護膜の間に露出する複数の第1チップパッ
ド、第1保護膜上に所定のパターンに形成され前記第1
チップパッドと電気的に連結される第1再配線層、前記
第1保護膜及び第1再配線層上に形成され、前記基板パ
ッドに対応して前記第1再配線層の一部が露出するよう
に第1接続孔が形成されている重合体層、前記第1接続
孔に露出した前記第1再配線層に形成されて電気的に連
結されている第1内部接続端子、ならびに前記第1接続
孔に露出した第1再配線層上の前記第1半導体基板を貫
通して形成された孔に充填されている導電性充填物を有
する。
に積層された最上部の前記下部半導体素子の導電性充填
物上にフリップチップボンディングされ再配線された上
部半導体素子であって、第2半導体基板、前記第2半導
体基板に形成された第2保護膜の間に露出する複数の第
2チップパッド、第2保護膜上に所定のパターンに形成
され前記第2チップパッドと電気的に連結される第2再
配線層、前記第2保護膜及び第2再配線層上に形成さ
れ、前記導電性充填物に対応して前記第2再配線層の一
部が露出するように第2接続孔が形成されている重合体
層、ならびに前記第2接続孔に露出した前記第2再配線
層に接合され前記導電性充填物にフリップチップボンデ
ィングされる第2内部接続端子を有する。
された下部及び上部半導体素子間に充填され、内部接続
端子を保護する。 (E)金属カバーは、前記再配線基板の第1絶縁層が形
成された面を除いて前記下部半導体素子、前記上部半導
体素子及び前記再配線基板を覆う。 (F)外部接続端子は、前記再配線基板の第1絶縁層間
に露出した前記配線層に形成されて電気的に連結され
る。
上の前記下部半導体素子は、前記第1内部接続端子が前
記再配線基板の基板パッドにフリップチップボンディン
グされる。前記下部半導体素子は、相対的に下に配置さ
れる下部半導体素子の導電性充填物上に相対的に上に配
置される下部半導体素子の第1内部接続端子がフリップ
チップボンディングされ、3次元に積層される。
ップパッケージの製造方法は、以下の(a)から(n)
の段階を含む。 (a)チップパッドが再配置される再配線層に接続され
た内部接続端子を有する第1半導体素子及び第2半導体
素子を準備する。 (b)前記第1半導体素子及び前記第2半導体素子が3
次元に積層される素子実装領域と前記素子実装領域を区
分する基板切断領域とを有する再配線原板、前記素子実
装領域の上部面に形成され複数のパッド孔が形成された
第1絶縁層、前記パッド孔に充填され第1絶縁層上に所
定のパターンに形成された配線層、前記第1絶縁層及び
配線層上に形成された第2絶縁層、ならびに前記第2絶
縁層の間に露出し前記配線層と連結される基板パッドを
備える再配線基板を準備する。
に沿って所定の高さに第1金属壁を形成する。 (d)前記第1金属壁の間の前記素子実装領域に形成さ
れた基板パッドに前記第1半導体素子の第1内部接続端
子をフリップチップボンディングする。 (e)前記第1半導体素子及び前記再配線基板の間のフ
リップチップボンディング部分を保護するために、液状
の成形樹脂を充填して第1充填層を形成する。 (f)前記第1金属壁の上部面が露出するように、前記
第1半導体素子の裏面、ならびに前記第1充填層を研磨
する。 (g)再配線層上に孔を形成し、前記孔に導電性充填物
を充填する。
みに対応するように第2金属壁を形成する。 (i)前記第2半導体素子の第2内部接続端子を導電性
充填物上にフリップチップボンディングする。 (j)前記第1半導体素子及び前記第2半導体素子の間
のフリップチップボンディング部分を保護するために、
液状の成形樹脂を充填して第2充填層を形成する。 (k)前記第2金属壁の上部面が露出するように、前記
第2半導体素子の裏面、ならびに前記第2充填層を研磨
する。 (l)前記再配線基板の基板切断領域に沿って前記第2
金属壁から所定の深さの前記再配線原板まで切断する。 (m)前記再配線原板をエッチングして個別素子に分離
する。 (n)前記個別素子の配線基板のパッド孔に充填された
前記配線層に外部接続端子を形成する。
明の実施例を詳細に説明する。図5から図27は、本発
明の第1実施例に係るウェーハレベル積層チップパッケ
ージ及びその製造方法を示す図であり、図5から図9
は、再配線基板を製造する段階を示す図である。図10
から図12は、再配線された半導体チップを製造する段
階を示す断面図である。そして、図13から図27は、
再配線基板と再配線された半導体チップとを用いた積層
チップパッケージを製造する段階を示す断面図である。
図5から図27を参照して、本発明の第1実施例に係る
製造方法について説明する。一方、図面において、同じ
参照符号は同じ構成要素を示す。
造する段階と、再配線された半導体素子を製造する段階
と、製造された再配線基板に複数個の半導体素子を3次
元に積層する段階とに大別される。まず、再配線基板を
製造する段階は、図5に示すように、再配線原板41を
準備する段階から出発する。再配線原板41は、半導体
ウェーハ製造に用いられるシリコン原板であり、半導体
素子が3次元に積層される素子実装領域42と、素子実
装領域42を区分する基板切断領域43とを含み、別の
半導体製造工程が実施される前の状態で提供される。再
配線原板41を製造する時、既存の半導体素子製造装置
を使用するために、半導体ウェーハと同じ直径、例え
ば、6インチまたは8インチの直径を有し、約675μ
mから725μmの厚みのシリコン原板を使用すること
が望ましい。
部接続端子のファンイン(fan−in)、ファンアウ
ト(fan−out)の有無に応じてサイズが決定さ
れ、素子実装領域42を区分する基板切断領域43は、
写真工程で再配線原板41上に表示する。
原板41の上部面に金属下地層(under barr
ier metal;UBM)44を形成する。金属下
地層44は、よく知られているように、接着、拡散防
止、メッキベースなどの機能を有し、無電解メッキ法、
スパッタリング(sputtering)、蒸着(ev
aporation)または電気メッキ法で形成され
る。銅(Cu)、ニッケル(Ni)のような金属層の組
合わせで金属下地層44を形成することができ、必要に
応じてその他の金属の多様な組合わせをが使うことがで
きる。例えば、金属下地層44は、チタニウム(Ti)
またはクロム(Cr)を300Å(30nm)から30
00Å(300nm)厚みに形成した後、銅(Cu)ま
たはニッケル(Ni)を2000Å(200nm)から
15000Å(1500nm)厚みに形成する。
に示すように、金属下地層44上に第1絶縁層45を形
成する。第1絶縁層45は、以後に実施される配線層の
形成のために形成され、外部接続端子が接続されるべき
部分は除去される。第1絶縁層45は、熱応力を吸収し
緩和する緩衝役割と、電気的な絶縁機能とを担当する。
第1絶縁層45に使われる物質は、主としてポリイミ
ド、ポリベンゾオキサゾール(polybenzoxa
zole;PBO)、ベンゾシクロブテン(benzo
cyclobutene;BCB)、エポキシ類等が挙
げられ、このような物質を再配線原板41全面に塗布し
た後、外部接続端子が接続されるべき部分を除去すれ
ば、第1絶縁層45が形成される。これは、通常的なス
ピンコーティング(spin coating)方法と
フォト(photo)工程とを用いて行うことが可能で
あり、周知の事実であるから、詳細な説明は省約する。
第1絶縁層45の厚みは、約2μmから50μmであ
り、約300℃で約2時間硬化する。
に、配線層47が形成される。配線層47は、積層され
るべき半導体素子のチップパッドを再配置するための配
線を提供する。まず、第1絶縁層45間に露出した金属
下地層44上に金浸漬(Au immersion)工
程を実施した後、金浸漬層46と第1絶縁層45上に所
定のパターンに配線層47を形成する。配線層47を形
成するために、まず、金浸漬層47と第1絶縁層45上
にチタニウム/クロム(Ti/Cr)または銅/ニッケ
ル(Cu/Ni)を数千Å(数百nm)厚みに金属下地
層として形成し、感光膜を被覆し、所望のパターンを形
成した後、銅/ニッケル(Cu/Ni)をメッキして、
配線層47を形成する。図示していないが、感光膜パタ
ーンの使用は、本発明が属する技術分野における通常の
知識を有する者にとって自明である。配線層47をメッ
キする時、メッキ電極として金属下地層が使用され、配
線層47の厚みは5μm程度である。
に、第2絶縁層48を形成することによって、再配線基
板40の製造工程は完了する。第2絶縁層48は、外部
環境から配線層47を保護する役割をし、配線層47下
の第1絶縁層45と材質及び形成方法は同様である。す
なわち、ポリイミドなどの物質を塗布した後、フォト工
程を用いて一定部分を除去し、内部接続端子が接続され
るべき基板パッド49を形成する。第2絶縁層48の厚
みは、約2μmから50μmであり、約300℃で約2
時間程硬化する。このような再配線基板40は、ウェー
ハレベルで製造された半導体素子を積層できる基板とし
ての役割をし、且つ、従来のチップサイズパッケージで
具現した再配線に対応する配線層47が形成されてい
る。
段階は、図10に示すように、半導体ウェーハ50の準
備段階から出発する。半導体ウェーハ50は、例えばシ
リコンのような半導体基板51に形成されたチップパッ
ド52と保護膜53を含む。チップパッド52は、アル
ミニウム(Al)のような金属からなり、保護膜53
は、窒化膜のような物質で形成され、チップパッド52
を除いた半導体ウェーハ50の全面を覆う。以上の半導
体ウェーハ50の構造は、一般的なウェーハと同様であ
る。一方、図10は、理解を助けるために、チップ切断
領域54を中心に、両側にそれぞれ1つのチップパッド
52が形成された半導体ウェーハ50の一部を示すもの
であり、半導体ウェーハ50全体の断面構造を示すもの
ではない。
52と電気的に連結する再配線層55を保護層53上に
形成する。まず、金属下地層をチップパッド52と保護
層53上に形成する。金属下地層は、チタニウムまたは
クロムを300Å(30nm)から3000Å(300
nm)厚みに形成した後、銅またはニッケルを2000
Å(200nm)から15000Å(1500nm)厚
みに形成する。次に、金属下地層上に再配線層55を形
成する。再配線層55は、チップパッド52の再配置の
ための配線パターンにあり、チップパッド52と電気的
に連結する。再配線層55を形成するためには、まず、
感光膜を被覆し、所望のパターンを形成した後、銅また
はニッケルをメッキする。再配線層55をメッキする
時、メッキ電極として金属下地層が使用され、再配線層
55の厚みは5μm程度である。メッキが完了すれば、
感光膜パターンを除去し、再配線層55の外側の金属下
地層をエッチングする。したがって、再配線層55の下
部にのみ金属下地層が残存するようになる。
形成する。再配線層55上の重合体層56は、再配線層
55を外部から保護する役割をし、再配線基板の絶縁層
45、48と材質及び形成方法が同様である。すなわ
ち、ポリイミドなどの物質を塗布した後、写真工程を用
いて一定部分を除去し、再配線層55の一部が外部に露
出するように形成される。重合体層56は、上述の絶縁
層と同じ材質で形成され、厚みは、約2μmから50μ
mであり、約300℃で約2時間硬化する。
層55上にはんだボールと同じ内部接続端子57が形成
され、半導体ウェーハ50の状態での半導体素子の製造
が完了する。内部接続端子57は、半導体素子と再配線
基板を電気的に連結する手段として使用され、同時に、
3次元に積層する時、半導体素子間を連結する電気的連
結手段として使用される。
だボールであるが、銅、金、ニッケルなどの金属バンプ
も使用することができる。金属バンプの場合、メッキ方
法によって形成されるが、はんだボールはいろいろな方
法によって形成できる。例えば、メッキ以外に、ボール
配置(ball placement)、ステンシルプ
リンティング(stencil printing)の
ように多様な方法を使用することができ、最終的にリフ
ローを経てボールの形成を完了する。はんだボールの直
径は、約400μmである。
4を用いてウェーハのチップ切断領域54に沿って切断
することによって、チップ単位に分離された個別半導体
素子60が得られる。得られた個別半導体素子60をウ
ェーハレベルチップサイズパッケージとも言う。
半導体素子を用いた積層チップパッケージの製造段階を
説明する。上述のウェーハレベルで製造された半導体素
子のうち、テスト工程を経て良品と判定された半導体素
子のみを用いて積層チップパッケージの製造工程を実施
する。
体素子が3次元に積層されるので、再配線基板上に積層
される順序によって半導体素子を第1半導体素子、第2
半導体素子、第3半導体素子とする。そして、第n半導
体素子(n:自然数)の各構成要素にも「第n」という
用語を付けて、積層される他の半導体素子の構成要素と
区別した。
最上部の半導体素子を除いて他の半導体素子は同じ構造
を有するから、最上部の半導体素子を上部半導体素子と
言い、上部半導体素子の下の半導体素子をすべて下部半
導体素子と言う。まず、図13に示すように、再配線基
板40上に第1金属壁71を形成する段階が実施され
る。すなわち、第1金属壁71を形成するために、再配
線基板40上に金属下地層72を形成した後、基板切断
領域43に沿って所定の厚みに第1金属壁71を形成す
る。金属下地層72は、チタニウムまたはクロムを30
0Å(30nm)から3000Å(300nm)厚みに
形成した後、銅またはニッケルを2000Å(200n
m)から15000Å(1500nm)厚みに形成し、
次いで、電気メッキで銅またはニッケルを20μmから
150μmの厚みに形成して、第1金属壁71を形成す
る。そして、第1金属壁71の外側の金属下地層は除去
する。
を実装した後に実施される裏面研磨工程において裏面研
磨の基準を提供し、積層される半導体素子で発生する熱
を外部に放出する役割をし、且つ、積層された半導体素
子を保護するカバーとしての役割も担当する。
子60aを再配線基板40に実装する段階が実施され
る。再配線基板の基板パッド49に第1半導体素子の第
1内部接続端子57aをフリップチップボンディングさ
せ、再配線基板40に第1半導体素子60aを実装す
る。
する段階が実施される。再配線基板40と第1半導体素
子60aのフリップチップボンディング部分を外部環境
から保護するために、アンダフィル方法で液状の成形樹
脂を注入して、第1充填層81を形成する。この際、フ
リップチップボンディングされた第1半導体素子60a
と比べて第1金属壁71が下にあるため、第1金属壁7
1は第1充填層81に封着される。
示すように、パッケージ厚みを最小化するために、第1
半導体素子60aの裏面を研磨する工程が実施される。
裏面研磨では、第1金属壁71と第1半導体素子60a
の裏面とが同一面となるように、第1半導体素子60a
の裏面と第1充填層81とを研磨する。裏面研磨方法と
しては、スピンエッチング(spin etchin
g)、乾燥式エッチング(dry etching)、
化学的機械的研磨(CMP;ChemicalMech
anical Polishing)方法が使われる。
第1半導体素子60aの裏面研磨は、製造されたパッケ
ージ厚みを薄形化するために、ならびに第1半導体素子
60aに貫通孔を容易に形成するために実施される。
子に貫通孔58aを形成する。第1内部接続端子57a
が形成された第1再配線層55a上の第1半導体基板5
1aを除去して、貫通孔58aを形成する。貫通孔58
aは、乾燥式エッチングまたは湿式エッチング方法で形
成する。貫通孔58aの内径は、10μmから100μ
m程度である。次に、図18に示すように、第1半導体
素子の貫通孔58aに第1導電性充填物59aを充填す
る。電気メッキにより貫通孔58aに銅またはニッケル
のような第1導電性充填物59aを充填する。
子60a上に第1放熱金属層73を形成する。すなわ
ち、第1半導体素子60a、第1充填層81及び第1金
属壁71上に金属下地層74を形成した後、さらに金属
下地層72上に所定の厚みに第1放熱金属層73を形成
する。金属下地層72は、チタニウムまたはクロムを3
00Å(30nm)から3000Å(300nm)厚み
に形成した後、、銅またはニッケルを2000Å(20
0nm)から15000Å(1500nm)厚みに形成
し、次いで、電気メッキにより銅またはニッケルを3μ
mから50μmの厚みに形成して放熱金属層73を形成
する。この際、第1導電性充填物59aが露出した部分
を除いた部分、例えば、第1半導体素子60aの裏面、
第1充填層81及び第1金属壁71は電気的に絶縁され
ているため、第1導電性充填物59aが充填された部分
の外側の第1放熱金属層73の一部のみが除去される。
属層73上に第2金属壁75を形成する段階が実施さ
れ、第1金属壁71を形成する段階と同一に実施され
る。第2金属壁75は、第1金属壁71上の第1放熱金
属層73上に形成される。参照符号76は、第2金属壁
を形成するための金属下地層を指す。
素子60bを実装する段階が実施される。第2半導体素
子60bを実装する段階は、第1半導体素子60aを実
装する段階と同様である。この際、第2内部接続端子5
7bは、第1導電性充填物59a上の第1放熱金属層7
3にフリップチップボンディングされる。そして、第2
充填層82を形成し、第2半導体素子160bの裏面と
第2充填層82とを研磨する段階が実施される。
子60cを実装する段階を実施することによって、半導
体素子の積層段階は完了する。第3半導体素子60cを
実装する段階は、第1半導体素子60aを実装する段階
と比較して、第3内部接続端子157cを第2半導体素
子の第2導電性充填物57bにフリップチップボンディ
ングした後、第3充填層83を形成し、第3半導体素子
60cの裏面を研磨する工程まで実施する。もちろん、
第3半導体素子60cに第4半導体素子を積層する場
合、第1半導体素子を実装する段階と同様に工程を実施
すればよい。
部半導体素子を除いて下部半導体素子は、第1半導体素
子60aを実装する段階と同じ段階で積層され、上部半
導体素子に対してフリップチップボンディングする段
階、アンダフィル段階及び裏面研磨段階まで実施され
る。本実施例では第1及び第2半導体素子60a、60
bが下部半導体素子であり、第3半導体素子60cが上
部半導体素子である。
子60c上にカバー金属層75を形成する。第3半導体
素子60c上に金属下地層76を形成した後、金属下地
層76上に所定の厚みにカバー金属層75を形成する。
すなわち、金属下地層76は、チタニウムまたはクロム
を300Å(30nm)から3000Å(300nm)
厚みに形成した後、銅またはニッケルを2000Å(2
00nm)から15000Å(1500nm)厚みに形
成し、次いで、電気メッキにより銅またはニッケルを2
0μmから150μm厚みに形成してカバー金属層75
を形成する。
切断工程と湿式エッチング工程が順に実施される。ま
ず、図24に示すように、再配線基板の基板切断領域4
3に沿って第1金属壁71の下の第1絶縁層45と第2
絶縁層48間まで1次切断する。湿式エッチング工程で
エッチング液により、カバー金属層75と切断された面
に露出した金属層とが損傷されることを防止するため
に、金浸漬工程が実施される。参照符号61は、金浸漬
層を指す。
れた部分に沿って所定の深さに再配線原板41まで2次
切断する段階が実施される。図26に示すように、第1
絶縁層45の下の金属下地層(図25の44)と再配線
原板(図25の41)を湿式エッチングで除去して、個
別素子62に分離する。この際、湿式エッチングにおい
て、第1絶縁層45間に充填された配線層47は、下の
金浸漬層46により保護される。
属壁と、放熱金属層及びカバー金属層とが金属カバー7
0を形成する。このように再配線基板の第1絶縁層45
と第2絶縁層48間まで1次切断する理由は、湿式エッ
チング工程でのエッチング液により、切断された面に露
出した金属層が損傷されることを抑制するための金浸漬
工程を実施するためである。また、所定の深さに再配線
原板41まで2次切断する理由は、再配線基板の再配線
原板41と金属下地層44を選択的にエッチングする湿
式エッチング工程を実施することによって、再配線基板
40に形成された半製品状態の積層チップパッケージを
個別素子62に分離するためである。
45間に露出した配線層47にはんだボールのような外
部接続端子90を形成することによって、積層チップパ
ッケージ100が得られる。外部接続端子90は、半導
体素子の内部接続端子と材質及び形成方法が同様であ
る。
ハレベルで製造された半導体素子60a、60b、60
cに形成された導電性充填物をもって、積層される半導
体素子60a、60b、60c間の電気的連結を具現で
きるので、ウェーハレベルで製造された半導体素子60
a、60b、60cを積層して、積層チップパッケージ
100を具現できる。
ケージ100は、ウェーハレベルで製造された半導体素
子のうち良品と判定された半導体素子60a、60b、
60cを使用するので、積層される半導体素子の不良に
よる積層チップパッケージの不良を最小化できる。
の間、ならびに第1から第3半導体素子60a、60
b、60c間には、各々充填層が形成されるので、第1
から第3半導体素子60a、60b、60cの重合体層
の厚みが薄いことにより生ずる電気的特性の劣化を充填
層が補完し、電気的特性が低下することを抑制できる。
しかも、積層された半導体素子60a、60b、60c
間に放熱金属層が介在しているので、積層チップパッケ
ージ100で発生する熱を效果的に外部に放出させて、
電気的特性を向上させることができる。また、放熱金属
層を接地層として利用できるので、積層チップパッケー
ジ100の電気的特性をより一層向上させることができ
る。一方、本発明の第1実施例では、ファンインタイプ
の積層チップパッケージを例示したが、ファンアウトタ
イプでも積層チップパッケージの具現が可能であり、フ
ァンアウトタイプの積層チップパッケージは、第2実施
例で後述する。
に係るウェーハレベル積層チップパッケージ及びその製
造方法を示す断面図である。本実施例の特徴は、再配線
基板に半導体素子を3次元に積層した後、金属壁を形成
することでなく、個別素子に分離した後、金属カバーで
覆う過程を含むという点と、ファンアウトを具現できる
再配線基板を使用するという点である。
る段階は、第1実施例と同様に実施されるので、詳細な
説明を省略し、再配線基板と半導体素子を用いた積層チ
ップパッケージの製造段階を説明する。もちろん、上述
のウェーハレベルで製造された半導体素子のうち、テス
ト工程を経て良品と判定された半導体素子のみを用いて
積層チップパッケージの製造工程を実施する。
0aを再配線基板140に実装する段階が実施される。
再配線基板140の基板パッド149に第1半導体素子
の第1内部接続端子157aをフリップチップボンディ
ングさせて、再配線基板140に第1半導体素子160
aを実装する。この際、ファンアウトを具現できるよう
に、外部接続端子が接続されるべき配線層147部分
は、第1半導体素子160aの外側、すなわち基板切断
領域143側に形成されている。
する段階が実施される。再配線基板140と第1半導体
素子160aのフリップチップボンディング部分を外部
環境から保護するために、アンダフィル方法で液状の成
形樹脂を注入して、第1充填層181を形成する。
ジ厚みを最小化するために、第1半導体素子160aの
裏面と第1充填層181とを研磨する工程が実施され
る。研磨工程が実施された後の第1半導体素子160a
は、20μmから150μmの厚みを有する。
子160aに貫通孔158aを形成し、貫通孔158a
に第1導電性充填物159aを充填する段階が実施され
る。すなわち、第1内部接続端子157aが形成された
第1再配線層155a上の第1半導体基板151aを除
去して、貫通孔158aを形成する。貫通孔158a
は、乾式エッチング又は湿式エッチング方法で形成す
る。貫通孔158aの内径は、10μmから100μm
程度である。そして、電気メッキで貫通孔158aに第
1導電性充填物159aを充填する。
子160bを実装する段階が実施される。第2半導体素
子160bを実装する段階は、第1半導体素子160a
を実装する段階と同様である。この際、第2内部接続端
子157bは、第1導電性充填物159a上にフリップ
チップボンディングされる。
子160cを実装する段階を実施することによって、半
導体素子の積層段階は完了する。第3半導体素子160
cを実装する段階は、第3半導体素子160cをフリッ
プチップボンディングした後、第3半導体素子160c
の裏面を研磨する工程まで実施する。もちろん、第3半
導体素子160cに第4半導体素子を積層する場合、第
3導電性充填物を形成する工程まで実施される。
部半導体素子を除いた下部半導体素子は、第1半導体素
子160aを実装する段階と同様の段階で積層され、上
部半導体素子に対してフリップチップボンディングする
段階、アンダフィル段階及び裏面研磨段階まで実施され
る。本実施例では、第1及び第2半導体素子160a、
160bが下部半導体素子であり、第3半導体素子16
0cが上部半導体素子である。
が実施される。まず、図33に示すように、再配線基板
の基板切断領域143に沿って所定の深さに再配線原板
141まで切断する段階が実施される。この際、第1実
施例では、2段階で切断工程を進行したが、第2実施例
において再配線原板141まで切断した理由は、切断面
に露出する金属層は、後続工程で除去する金属下地層1
44だけが露出するからである。続いて、図34に示す
ように、第1絶縁層145の下の金属下地層(図33の
144)と再配線原板(図33の141)を湿式エッチ
ングで除去して、個別素子162に分離する。
140の下部面を除いた個別素子の外側面を覆う金属カ
バー170を取付けた後、第1絶縁層145間に露出し
た配線層147にはんだボールのような外部接続端子1
90を形成することによって、積層チップパッケージ2
00が得られる。
ることなく、他の種々の形態で実施することができる。
前述の実施例は、あくまでも、本発明の技術内容を明ら
かにするものであって、そのような具体例のみに限定し
て狭義に解釈されるべきものではなく、本発明の精神と
特許請求の範囲内で、いろいろと変更して実施すること
ができるものである。
ウェーハレベルで製造された半導体素子に形成された導
電性充填物をもって、積層される半導体素子間の電気的
連結を具現できるので、ウェーハレベルで製造された半
導体素子を積層して積層チップパッケージを具現でき
る。
ェーハレベルで製造された半導体素子のうち良品と判定
された半導体素子を使用するので、積層される半導体素
子の不良による積層チップパッケージの不良を最小化し
て、積層チップパッケージの収率を向上させることがで
きる。
びに第1から第3半導体素子の間には、それぞれ充填層
が形成されるので、第1から第3半導体素子の重合体層
の厚みが薄いことにより生ずる電気的特性の低下を充填
層が補完し、電気的特性が低下することを抑制できる。
さらに、積層された半導体素子間に放熱金属層が介在し
ているので、積層チップパッケージで発生する熱を效果
的に外部に放出させて、電気的特性を向上させることが
できる。また、放熱金属層を接地層として利用できるの
で、積層チップパッケージの電気的特性をより一層向上
させることができる。
て積層チップパッケージを具現するので、再配線基板に
形成された配線層をどのように形成するかによって、フ
ァンインとともにファンアウトを具現できる。
ある。
パッケージを示す平面図である。
ケージを示す断面図である。
チップパッケージの製造方法において、再配線基板を製
造する段階を説明するための平面図である。
チップパッケージの製造方法において、再配線基板を製
造する段階を説明するための断面図である。
チップパッケージの製造方法において、再配線基板を製
造する段階を説明するための断面図である。
チップパッケージの製造方法において、再配線基板を製
造する段階を説明するための断面図である。
チップパッケージの製造方法において、再配線基板を製
造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線された
半導体素子を製造する段階を説明するための断面図であ
る。
層チップパッケージの製造方法において、再配線された
半導体素子を製造する段階を説明するための断面図であ
る。
層チップパッケージの製造方法において、再配線された
半導体素子を製造する段階を説明するための断面図であ
る。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法において、再配線基板と
再配線された半導体素子とを用いた積層チップパッケー
ジを製造する段階を説明するための断面図である。
層チップパッケージの製造方法を説明するための断面図
である。
層チップパッケージの製造方法を説明するための断面図
である。
層チップパッケージの製造方法を説明するための断面図
である。
層チップパッケージの製造方法を説明するための断面図
である。
層チップパッケージの製造方法を説明するための断面図
である。
層チップパッケージの製造方法を説明するための断面図
である。
層チップパッケージの製造方法を説明するための断面図
である。
層チップパッケージの製造方法を説明するための断面図
である。
Claims (16)
- 【請求項1】 (A)第1絶縁層、第1絶縁層上に所定
のパターンに形成された配線層、前記第1絶縁層及び配
線層上に形成された第2絶縁層、ならびに前記第2絶縁
層の間に露出し前記配線層と連結された基板パッドを有
する再配線基板と、 (B)再配線基板上に3次元に積層された少なくとも一
つの下部半導体素子であって、 第1半導体基板、前記第1半導体基板に形成された第1
保護膜の間に露出する複数の第1チップパッド、第1保
護膜上に所定のパターンに形成され前記第1チップパッ
ドと電気的に連結される第1再配線層、前記第1保護膜
及び第1再配線層上に形成され、前記基板パッドに対応
して前記第1再配線層の一部が露出するように第1接続
孔が形成されている重合体層、前記第1接続孔に露出し
た前記第1再配線層に形成されて電気的に連結されてい
る第1内部接続端子、ならびに前記第1接続孔に露出し
た第1再配線層上の前記第1半導体基板を貫通して形成
された孔に充填されている導電性充填物を有する下部半
導体素子と、 (C)前記再配線基板に積層された最上部の前記下部半
導体素子の導電性充填物上にフリップチップボンディン
グされ再配線された上部半導体素子であって、 第2半導体基板、前記第2半導体基板に形成された第2
保護膜の間に露出する複数の第2チップパッド、第2保
護膜上に所定のパターンに形成され前記第2チップパッ
ドと電気的に連結される第2再配線層、前記第2保護膜
及び第2再配線層上に形成され、前記導電性充填物に対
応して前記第2再配線層の一部が露出するように第2接
続孔が形成されている重合体層、ならびに前記第2接続
孔に露出した前記第2再配線層に接合され前記導電性充
填物にフリップチップボンディングされる第2内部接続
端子を有する上部半導体素子と、 (D)前記再配線基板上に積層された下部及び上部半導
体素子間に充填され、内部接続端子を保護する充填層
と、 (E)前記再配線基板の第1絶縁層が形成された面を除
いて前記下部半導体素子、前記上部半導体素子及び前記
再配線基板を覆う金属カバーと、 (F)前記再配線基板の第1絶縁層間に露出した前記配
線層に形成されて電気的に連結される外部接続端子とを
備え、 前記下部半導体素子のうち前記再配線基板上の前記下部
半導体素子は、前記第1内部接続端子が前記再配線基板
の基板パッドにフリップチップボンディングされ、 前記下部半導体素子は、相対的に下に配置される下部半
導体素子の導電性充填物上に相対的に上に配置される下
部半導体素子の第1内部接続端子がフリップチップボン
ディングされ、3次元に積層されることを特徴とするウ
ェーハレベル積層チップパッケージ。 - 【請求項2】 前記充填層は、 前記再配線基板と前記下部半導体素子との間に充填さ
れ、前記再配線基板にフリップチップボンディングされ
た前記第1内部接続端子を保護する第1充填層と、 積層された前記下部半導体素子の間に充填され、前記下
部半導体素子を連結する前記第1内部接続端子を保護す
る第2充填層と、 前記下部半導体素子と前記上部半導体素子との間に充填
され、前記上部半導体素子の第2内部接続端子を保護す
る第3充填層と、 を有することを特徴とする請求項1に記載のウェーハレ
ベル積層チップパッケージ。 - 【請求項3】 前記導電性充填物が隔離されるように、
前記下部半導体素子及び前記導電性充填物上には前記金
属カバーと連結される放熱金属層が形成されていること
を特徴とする請求項2に記載のウェーハレベル積層チッ
プパッケージ。 - 【請求項4】 前記導電性充填物上に形成された放熱金
属層に前記下部半導体素子及び前記上部半導体素子の第
1及び第2内部接続端子がフリップチップボンディング
されることを特徴とする請求項3に記載のウェーハレベ
ル積層チップパッケージ。 - 【請求項5】 前記放熱金属層は、チタニウムまたはク
ロムを数百nm厚み以下に形成した後、銅またはニッケ
ルを数百nmから数μm厚みに形成したメッキ層である
ことを特徴とする請求項4に記載のウェーハレベル積層
チップパッケージ。 - 【請求項6】 前記金属カバーは、前記下部半導体素子
の外側の再配線基板上に形成された第1金属壁と、第1
金属壁上の放熱金属層上に各々形成された第2金属壁
と、前記第2金属壁及び上部半導体素子上に形成された
カバー金属層とを有することを特徴とする請求項5に記
載のウェーハレベル積層チップパッケージ。 - 【請求項7】 前記第1金属壁及び前記第2金属壁は、
銅またはニッケルを20μmから150μm厚みに形成
したメッキ層であることを特徴とする請求項6に記載の
ウェーハレベル積層チップパッケージ。 - 【請求項8】 (a)チップパッドが再配置される再配
線層に接続された内部接続端子を有する第1半導体素子
及び第2半導体素子を準備する段階と、 (b)前記第1半導体素子及び前記第2半導体素子が3
次元に積層される素子実装領域と前記素子実装領域を区
分する基板切断領域とを有する再配線原板、前記素子実
装領域の上部面に形成され複数のパッド孔が形成された
第1絶縁層、前記パッド孔に充填され第1絶縁層上に所
定のパターンに形成された配線層、前記第1絶縁層及び
配線層上に形成された第2絶縁層、ならびに前記第2絶
縁層の間に露出し前記配線層と連結される基板パッドを
備える再配線基板を準備する段階と、 (c)前記再配線基板の前記基板切断領域に沿って所定
の高さに第1金属壁を形成する段階と、 (d)前記第1金属壁の間の前記素子実装領域に形成さ
れた基板パッドに前記第1半導体素子の第1内部接続端
子をフリップチップボンディングする段階と、 (e)前記第1半導体素子及び前記再配線基板の間のフ
リップチップボンディング部分を保護するために、液状
の成形樹脂を充填して第1充填層を形成する段階と、 (f)前記第1金属壁の上部面が露出するように、前記
第1半導体素子の裏面、ならびに前記第1充填層を研磨
する段階と、 (g)再配線層上に孔を形成し、前記孔に導電性充填物
を充填する段階と、 (h)第1金属壁上に前記第1金属壁の厚みに対応する
ように第2金属壁を形成する段階と、 (i)前記第2半導体素子の第2内部接続端子を導電性
充填物上にフリップチップボンディングする段階と、 (j)前記第1半導体素子及び前記第2半導体素子の間
のフリップチップボンディング部分を保護するために、
液状の成形樹脂を充填して第2充填層を形成する段階
と、 (k)前記第2金属壁の上部面が露出するように、前記
第2半導体素子の裏面、ならびに前記第2充填層を研磨
する段階と、 (l)前記再配線基板の基板切断領域に沿って前記第2
金属壁から所定の深さの前記再配線原板まで切断する段
階と、 (m)前記再配線原板をエッチングして個別素子に分離
する段階と、 (n)前記個別素子の配線基板のパッド孔に充填された
前記配線層に外部接続端子を形成する段階と、 を含むことを特徴とするウェーハレベル積層チップパッ
ケージの製造方法。 - 【請求項9】 前記(a)段階の前記第1半導体素子及
び前記第2半導体素子を準備する段階は各々、 (a1)半導体基板に形成された保護膜の間に露出する
複数のチップパッドを有する半導体ウェーハを準備する
段階と、 (a2)所定のパターンを有し前記チップパッドと電気
的に連結される再配線層を保護膜上に形成する段階と、 (a3)前記保護膜及び再配線層上に重合体層を形成す
る段階と、 (a4)前記重合体層の間に露出した前記再配線層の一
部に内部接続端子を形成する段階と、 を含むことを特徴とする請求項8に記載のウェーハレベ
ル積層チップパッケージの製造方法。 - 【請求項10】 前記(b)段階は、 (b1)複数の素子実装領域、ならびに前記素子実装領
域を区分する基板切断領域を有するシリコン材質の再配
線原板を準備する段階と、 (b2)再配線原板上に前記第1絶縁層を形成する段階
と、 (b3)所定のパターンを有し、前記第1絶縁層の間に
露出したパッド孔に充填されるように前記第1絶縁層上
に前記配線層を形成する段階と、 (b4)前記第1絶縁層及び前記配線層上に前記第2絶
縁層を形成する段階と、 (b5)前記第2絶縁層の間に前記配線層の一部が露出
するように前記基板パッドを形成する段階と、 を含むことを特徴とする請求項8に記載のウェーハレベ
ル積層チップパッケージの製造方法。 - 【請求項11】 前記(c)段階は、 (c1)前記基板パッドの外側の第2絶縁層上に金属下
地層を形成する段階と、 (c2)基板切断領域上の前記金属下地層に沿って所定
の高さに前記第1金属壁を形成する段階と、 を含むことを特徴とする請求項8に記載のウェーハレベ
ル積層チップパッケージの製造方法。 - 【請求項12】 前記第1金属壁を形成する段階は、銅
またはニッケルを20μmから150μmの厚みにメッ
キする段階であることを特徴とする請求項11に記載の
ウェーハレベル積層チップパッケージの製造方法。 - 【請求項13】 前記(h)段階は、 (h1)前記導電性充填物が隔離されるように前記第1
半導体素子、前記第1充填層及び前記第1金属壁上に放
熱金属層を形成する段階と、 (h2)前記第1金属壁上の放熱金属層上に前記第2金
属壁を形成する段階と、 を含むことを特徴とする請求項8に記載のウェーハレベ
ル積層チップパッケージの製造方法。 - 【請求項14】 前記(i)段階で前記第2半導体素子
の第2内部接続端子は、前記導電性充填物上の放熱金属
層上にフリップチップボンディングされることを特徴と
する請求項13に記載のウェーハレベル積層チップパッ
ケージの製造方法。 - 【請求項15】 前記(l)段階は、 (l1)前記再配線基板の基板切断領域に沿って前記第
2金属壁から所定の深さの前記再配線基板の絶縁層まで
1次切断する段階と、 (l2)カバー金属層、ならびに切断された面に露出し
た金属層を保護するために、金浸漬を行う段階と、 (l3)前記1次切断された部分に沿って所定の深さに
前記再配線原板まで2次切断する段階と、 を含むことを特徴とする請求項8に記載のウェーハレベ
ル積層チップパッケージの製造方法。 - 【請求項16】 (a)チップパッドが再配置される再
配線層に接続された内部接続端子を有する第1半導体素
子及び第2半導体素子を準備する段階と、 (b)前記第1半導体素子及び前記第2半導体素子が3
次元に積層される素子実装領域と前記素子実装領域を区
分する基板切断領域とを有する再配線原板、前記素子実
装領域の上部面に形成され複数のパッド孔が形成された
第1絶縁層、前記パッド孔に充填され第1絶縁層上に所
定のパターンに形成された配線層、前記第1絶縁層及び
配線層上に形成された第2絶縁層、ならびに前記第2絶
縁層の間に露出し前記配線層と連結される基板パッドを
有する再配線基板を準備する段階と、 (c)前記再配線基板の基板パッドに前記第1半導体素
子の第1内部接続端子をフリップチップボンディングす
る段階と、 (d)前記第1半導体素子及び前記再配線基板の間のフ
リップチップボンディング部分を保護するために、液状
の成形樹脂を充填して第1充填層を形成する段階と、 (e)所定の深さに前記第1半導体素子の裏面、ならび
に前記第1充填層を共に研磨する段階と、 (f)前記第1内部接続端子が接続された再配線層上に
孔を形成し、前記孔に導電性充填物を充填する段階と、 (g)前記第2半導体素子の第2内部接続端子を前記第
1半導体素子の導電性充填物上にフリップチップボンデ
ィングする段階と、 (h)前記第1半導体素子及び前記第2半導体素子の間
のフリップチップボンディング部分を保護するために、
液状の成形樹脂を充填して第2充填層を形成する段階
と、 (i)所定の深さに前記第2半導体素子の裏面、ならび
に前記第2充填層を研磨する段階と、 (j)前記再配線基板の基板切断領域に沿って前記第2
充填層から所定の深さの再配線原板まで切断する段階
と、 (k)前記再配線原板をエッチングして個別素子に分離
する段階と、 (l)前記再配線基板の第1絶縁層が形成された面を除
いて前記個別素子の外側面を金属カバーで覆う段階と、 (m)前記再配線基板のパッド孔に充填された前記配線
層に外部接続端子を形成する段階と、 を含むことを特徴とするウェーハレベル積層チップパッ
ケージの製造方法。
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