JPH0613540A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JPH0613540A JPH0613540A JP3318297A JP31829791A JPH0613540A JP H0613540 A JPH0613540 A JP H0613540A JP 3318297 A JP3318297 A JP 3318297A JP 31829791 A JP31829791 A JP 31829791A JP H0613540 A JPH0613540 A JP H0613540A
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-
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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-
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Abstract
(57)【要約】
【目的】電気絶縁基板の大きさを極力小さくし電気配線
長を短くすることによって高速動作可能とする。 【構成】半導体チップ６が収納された電気絶縁基板１，
２，３を上下に設置する。上下に設置された電気絶縁基
板１，２，３は外部リード４を介して電気的に接続され
ている。１つの電気絶縁基板の両面に半導体チップを収
納し、その電気絶縁基板同士を上下に設置してもよい。
下側の電気絶縁基板１，２にはキャッシュメモリを、上
側の電気絶縁基板３にはＣＰＵ，ＦＰＵ，ＢＩＵを収納
する。また、電気絶縁基板３にはヒートシンク９を取り
付ける。
長を短くすることによって高速動作可能とする。 【構成】半導体チップ６が収納された電気絶縁基板１，
２，３を上下に設置する。上下に設置された電気絶縁基
板１，２，３は外部リード４を介して電気的に接続され
ている。１つの電気絶縁基板の両面に半導体チップを収
納し、その電気絶縁基板同士を上下に設置してもよい。
下側の電気絶縁基板１，２にはキャッシュメモリを、上
側の電気絶縁基板３にはＣＰＵ，ＦＰＵ，ＢＩＵを収納
する。また、電気絶縁基板３にはヒートシンク９を取り
付ける。
Description
【０００１】
【産業上の利用分野】本発明は複数の半導体チップが収
納されるマルチチップモジュールに関する。
納されるマルチチップモジュールに関する。
【０００２】
【従来の技術】従来のマルチチップモジュールは図５の
断面図に示すように、複数の半導体チップ６が電気配線
パターン（図示せず）を有する電気絶縁基板１に収納さ
れ、この電気絶縁基板１と半導体チップ６とは金属細線
７によって電気的に接続され、電気絶縁基板１の電気配
線パターンは外部リード４によって電気的に接続されて
いる。電気絶縁基板１はアルミナセラミックから成り、
キャップ５でＡｕ−Ｓｎ封止によって機密封止される。
この封止はシームウェルドであってもよい。このマルチ
チップモジュールは半導体チップ６から発生する熱を効
果的に逃がすために、電気絶縁基板１の半導体チップ６
収納面と反対側の面にヒートシンク９が高熱伝導性樹脂
８またはＡｕ−Ｓｎろう材によって接続されている。
断面図に示すように、複数の半導体チップ６が電気配線
パターン（図示せず）を有する電気絶縁基板１に収納さ
れ、この電気絶縁基板１と半導体チップ６とは金属細線
７によって電気的に接続され、電気絶縁基板１の電気配
線パターンは外部リード４によって電気的に接続されて
いる。電気絶縁基板１はアルミナセラミックから成り、
キャップ５でＡｕ−Ｓｎ封止によって機密封止される。
この封止はシームウェルドであってもよい。このマルチ
チップモジュールは半導体チップ６から発生する熱を効
果的に逃がすために、電気絶縁基板１の半導体チップ６
収納面と反対側の面にヒートシンク９が高熱伝導性樹脂
８またはＡｕ−Ｓｎろう材によって接続されている。
【０００３】この従来構造で、例えばＣＰＵ（Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１個，ＦＰ
Ｕ（Ｆｌｏａｔｉｎｇ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ）１個，ＢＩＵ（Ｂｕｔｈ Ｉｎｔｅｒｆａｃｅ Ｕ
ｎｉｔ）１個，キャッシュメモリ６個の合計９個の半導
体チップで構成されるマルチチップモジュールであれ
ば、電気絶縁基板の大きさは８５ｍｍ角になる。上記半
導体チップの構成は、例えばワークステーションのなか
で最も高速で動作する部分として使用される。
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１個，ＦＰ
Ｕ（Ｆｌｏａｔｉｎｇ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ）１個，ＢＩＵ（Ｂｕｔｈ Ｉｎｔｅｒｆａｃｅ Ｕ
ｎｉｔ）１個，キャッシュメモリ６個の合計９個の半導
体チップで構成されるマルチチップモジュールであれ
ば、電気絶縁基板の大きさは８５ｍｍ角になる。上記半
導体チップの構成は、例えばワークステーションのなか
で最も高速で動作する部分として使用される。
【０００４】
【発明が解決しようとする課題】この従来のマルチチッ
プモジュールでは、半導体チップ６が電気絶縁基板１の
片方の面にのみ収納されているため、半導体チップ６の
数が増えると電気絶縁基板の大きさが大きくなる。従っ
て電気配線の線路長が長くなる。電気配線の線路長が長
くなると配線の持つキャパシタンスが大きくなり、信号
の伝播遅延時間が大きくなる。信号の伝播遅延時間が大
きくなると、マルチチップモジュールを高速動作させよ
うとした場合、１つのクロックの時間内に信号が戻らな
くなり、マルチチップモジュールが高速動作しなくなる
問題があった。この問題は非常に大きな問題であり、高
速動作すればするほど信号の処理スピードが上がらなく
なるという問題であった。
プモジュールでは、半導体チップ６が電気絶縁基板１の
片方の面にのみ収納されているため、半導体チップ６の
数が増えると電気絶縁基板の大きさが大きくなる。従っ
て電気配線の線路長が長くなる。電気配線の線路長が長
くなると配線の持つキャパシタンスが大きくなり、信号
の伝播遅延時間が大きくなる。信号の伝播遅延時間が大
きくなると、マルチチップモジュールを高速動作させよ
うとした場合、１つのクロックの時間内に信号が戻らな
くなり、マルチチップモジュールが高速動作しなくなる
問題があった。この問題は非常に大きな問題であり、高
速動作すればするほど信号の処理スピードが上がらなく
なるという問題であった。
【０００５】また、１つの電気絶縁基板のなかに収納さ
れている半導体チップのうち、他の全ての半導体チップ
が良品であっても１個の半導体チップが不良であればそ
の電気絶縁基板は不良となるため、１つの電気絶縁基板
のなかに多くの半導体チップを収納すると極端に基板の
製品歩留りが悪くなる問題があった。例えば１個の半導
体チップの歩留りが９０％である場合、９個の半導体チ
ップを使用すると電気絶縁基板の歩留りは３９％になっ
てしまう。
れている半導体チップのうち、他の全ての半導体チップ
が良品であっても１個の半導体チップが不良であればそ
の電気絶縁基板は不良となるため、１つの電気絶縁基板
のなかに多くの半導体チップを収納すると極端に基板の
製品歩留りが悪くなる問題があった。例えば１個の半導
体チップの歩留りが９０％である場合、９個の半導体チ
ップを使用すると電気絶縁基板の歩留りは３９％になっ
てしまう。
【０００６】
【課題を解決するための手段】本発明のマルチチップモ
ジュールは、半導体チップが収納された電気絶縁基板同
士が上下に設置され、かつ前記電気絶縁基板同士は外部
リードを介して電気的に接続され、また、少くとも一部
の半導体チップは電気絶縁基板の両面に収納され、ま
た、上下に設置された電気絶縁基板のうち下側に属する
電気絶縁基板には少くともキャッシュメモリが収納さ
れ、また、上下に設置された電気絶縁基板のうち、下側
に属する電気絶縁基板にはキャッシュメモリが収納され
ると共に上側に属する電気絶縁基板には少くともＣＰ
Ｕ，ＦＰＵ，ＢＩＵが収納され、また、最上段の電気絶
縁基板にはヒートシンクが取り付けられている。
ジュールは、半導体チップが収納された電気絶縁基板同
士が上下に設置され、かつ前記電気絶縁基板同士は外部
リードを介して電気的に接続され、また、少くとも一部
の半導体チップは電気絶縁基板の両面に収納され、ま
た、上下に設置された電気絶縁基板のうち下側に属する
電気絶縁基板には少くともキャッシュメモリが収納さ
れ、また、上下に設置された電気絶縁基板のうち、下側
に属する電気絶縁基板にはキャッシュメモリが収納され
ると共に上側に属する電気絶縁基板には少くともＣＰ
Ｕ，ＦＰＵ，ＢＩＵが収納され、また、最上段の電気絶
縁基板にはヒートシンクが取り付けられている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例のマルチチッ
プモジュールの断面図である。半導体チップの構成およ
びその発熱量を表１に示す。
プモジュールの断面図である。半導体チップの構成およ
びその発熱量を表１に示す。
【０００９】
【表１】
【００１０】キャッシュメモリは３個ずつ、第一の電気
絶縁基板１および第二の電気絶縁基板２に各々収納さ
れ、金属細線７によって電気的に接続された後、キャッ
プ５によって封止されている。ＣＰＵ，ＦＰＵ，ＢＩＵ
は第三の電気絶縁基板３に収納され、同様に金属細線に
よって電気的に接続された後、キャップ５によって封止
されている。
絶縁基板１および第二の電気絶縁基板２に各々収納さ
れ、金属細線７によって電気的に接続された後、キャッ
プ５によって封止されている。ＣＰＵ，ＦＰＵ，ＢＩＵ
は第三の電気絶縁基板３に収納され、同様に金属細線に
よって電気的に接続された後、キャップ５によって封止
されている。
【００１１】第一，第二および第三の電気絶縁基板１，
２，３には各々外部リード４が付いている。第二の電気
絶縁基板２は第一の電気絶縁基板１の上に設置され、外
部リードを介して第一の電気絶縁基板１上に設けられた
電極（図示せず）と電気的に接続されている。同様に第
三の電気絶縁基板３は第二の電気絶縁基板２の上に載置
され、外部リード４を介して第二の電気絶縁基板２上に
設けられた電極（図示せず）と電気的に接続されてい
る。このようなリード接続は半田を使ったベイパーフェ
イズソルダリング法によって容易に実現可能である。第
三の電気絶縁基板３の上には熱伝導性接着剤８によって
ヒートシンク９が取り付けられている。
２，３には各々外部リード４が付いている。第二の電気
絶縁基板２は第一の電気絶縁基板１の上に設置され、外
部リードを介して第一の電気絶縁基板１上に設けられた
電極（図示せず）と電気的に接続されている。同様に第
三の電気絶縁基板３は第二の電気絶縁基板２の上に載置
され、外部リード４を介して第二の電気絶縁基板２上に
設けられた電極（図示せず）と電気的に接続されてい
る。このようなリード接続は半田を使ったベイパーフェ
イズソルダリング法によって容易に実現可能である。第
三の電気絶縁基板３の上には熱伝導性接着剤８によって
ヒートシンク９が取り付けられている。
【００１２】このように、第一，第二および第三の電気
絶縁基板を電気的に接続させることによって、回路上は
従来のマルチチップモジュールと同じままでマルチチッ
プモジュールの大きさを非常に小さくすることができ
る。本実施例では３２ｍｍ×３２ｍｍとすることができ
た。従って電気配線の線路長を短くすることができ、従
ってその分、伝播遅延時間を短くすることができ、より
高速動作が可能となった。また、半導体チップを収納し
た第一，第二，および第三の電気絶縁基板を個別に電気
的に選別したりバイアス印加テストをおこなうことによ
って良品の電気絶縁基板のみを使って最終的にマルチチ
ップモジュールに組立てることができるため、組立歩留
り向上とそれによるコストダウンができる。
絶縁基板を電気的に接続させることによって、回路上は
従来のマルチチップモジュールと同じままでマルチチッ
プモジュールの大きさを非常に小さくすることができ
る。本実施例では３２ｍｍ×３２ｍｍとすることができ
た。従って電気配線の線路長を短くすることができ、従
ってその分、伝播遅延時間を短くすることができ、より
高速動作が可能となった。また、半導体チップを収納し
た第一，第二，および第三の電気絶縁基板を個別に電気
的に選別したりバイアス印加テストをおこなうことによ
って良品の電気絶縁基板のみを使って最終的にマルチチ
ップモジュールに組立てることができるため、組立歩留
り向上とそれによるコストダウンができる。
【００１３】なお、以上の実施例は電気絶縁基板として
Ａｌ2 Ｏ3 を使用しているがＡｌ2Ｏ3 に限る必要はな
く、熱伝導性のよいＡｌＮであってもよい。また、図２
の断面図に示すようにガラス・エポキシ製基板であって
もよい。その場合、Ｃｕ板の両側にガラス・エポキシを
貼り合わせるメタルコア構造とすると基板の熱伝導性が
より良くなる。この際、第３の電気絶縁基板３はメタル
コア構造とせずに、Ｃｕ等の熱伝導板１２を埋設するこ
とによって熱伝導性はさらに向上する。また、半導体チ
ップ６は各電気絶縁基板に固着されたセラミック等の枠
１１の内部にダイボンディングされ、樹脂１０で封止さ
れる。
Ａｌ2 Ｏ3 を使用しているがＡｌ2Ｏ3 に限る必要はな
く、熱伝導性のよいＡｌＮであってもよい。また、図２
の断面図に示すようにガラス・エポキシ製基板であって
もよい。その場合、Ｃｕ板の両側にガラス・エポキシを
貼り合わせるメタルコア構造とすると基板の熱伝導性が
より良くなる。この際、第３の電気絶縁基板３はメタル
コア構造とせずに、Ｃｕ等の熱伝導板１２を埋設するこ
とによって熱伝導性はさらに向上する。また、半導体チ
ップ６は各電気絶縁基板に固着されたセラミック等の枠
１１の内部にダイボンディングされ、樹脂１０で封止さ
れる。
【００１４】いずれにしても、発熱量の少いキャッシュ
メモリを第一および第二の電気絶縁基板に収納し、発熱
量の多いＣＰＵ，ＦＰＵ，ＢＩＵを第三の電気絶縁基板
に収納することによって、ヒートシンクは第三の電気絶
縁基板の上にのみ取り付ければ十分となるために、半導
体チップの種類と電気絶縁基板の位置関係は本実施例の
ようにすることが効果的である。
メモリを第一および第二の電気絶縁基板に収納し、発熱
量の多いＣＰＵ，ＦＰＵ，ＢＩＵを第三の電気絶縁基板
に収納することによって、ヒートシンクは第三の電気絶
縁基板の上にのみ取り付ければ十分となるために、半導
体チップの種類と電気絶縁基板の位置関係は本実施例の
ようにすることが効果的である。
【００１５】図３および図４は本発明の第二の実施例を
示す断面図である。キャッシュメモリは第一の電気絶縁
基板１の両面に収納されている。図３は電気絶縁基板と
してＡｌ2 Ｏ3 ，図４はメタルコア構造のガラス・エポ
キシである。効果は第一の実施例と同じである。
示す断面図である。キャッシュメモリは第一の電気絶縁
基板１の両面に収納されている。図３は電気絶縁基板と
してＡｌ2 Ｏ3 ，図４はメタルコア構造のガラス・エポ
キシである。効果は第一の実施例と同じである。
【００１６】なお、以上の実施例において各々の電気絶
縁基板に半導体チップが複数個収納されているが、本発
明はこの構成に限られるものではなく、１個の電気絶縁
基板に１個の半導体チップを収納してもよい。また、Ｃ
ＰＵとＦＰＵが１つの半導体チップの中に入っていても
よいし、ＣＰＵとＦＰＵとキャッシュメモリの一部が１
つの半導体チップの中に入っていてもよい。また、本実
施例において電源とグランド間にバイパスコンデンサと
してチップコンデンサを取付けてもよい。
縁基板に半導体チップが複数個収納されているが、本発
明はこの構成に限られるものではなく、１個の電気絶縁
基板に１個の半導体チップを収納してもよい。また、Ｃ
ＰＵとＦＰＵが１つの半導体チップの中に入っていても
よいし、ＣＰＵとＦＰＵとキャッシュメモリの一部が１
つの半導体チップの中に入っていてもよい。また、本実
施例において電源とグランド間にバイパスコンデンサと
してチップコンデンサを取付けてもよい。
【００１７】
【発明の効果】以上説明したように本発明は、電気絶縁
基板を複数個に分け、互いに上下に設置することにより
電気絶縁基板の大きさを小さくしたので伝播遅延時間を
短くでき、従って高速化できる効果を有する。また、複
数個に分けられた電気絶縁基板を個々に選別し、良品の
基板のみを上下に設置し、最終的マルチチップモジュー
ルとしたので組立歩留りが向上する効果を有する。
基板を複数個に分け、互いに上下に設置することにより
電気絶縁基板の大きさを小さくしたので伝播遅延時間を
短くでき、従って高速化できる効果を有する。また、複
数個に分けられた電気絶縁基板を個々に選別し、良品の
基板のみを上下に設置し、最終的マルチチップモジュー
ルとしたので組立歩留りが向上する効果を有する。
【図１】本発明の第一の実施例の断面図である。
【図２】本発明の第一の実施例において他の電気絶縁基
板を用いた断面図である。
板を用いた断面図である。
【図３】本発明の第二の実施例の断面図である。
【図４】本発明の第二の実施例において他の電気絶縁基
板を用いた断面図である。
板を用いた断面図である。
【図５】従来のマルチチップモジュールの断面図であ
る。
る。
１ 第一の電気絶縁基板 ２ 第二の電気絶縁基板 ３ 第三の電気絶縁基板 ４ 外部リード ５ キャップ ６ 半導体チップ ７ 金属細線 ８ 熱伝導性接着剤 ９ ヒートシンク １０ 樹脂 １１ 枠 １２ 熱伝導板
Claims (5)
- 【請求項１】 複数の半導体チップを収納し、前記半導
体チップと電気的に接続された電気配線パターンと、前
記電気配線パターンと電気的に接続された外部リードを
有する電気絶縁基板からなるマルチチップモジュールに
おいて、半導体チップが収納された電気絶縁基板同士が
上下に設置され、かつ前記電気絶縁基板同士は外部リー
ドを介して電気的に接続されていることを特徴とするマ
ルチチップモジュール。 - 【請求項２】 少くとも一部の前記半導体チップは電気
絶縁基板の両面に収納されている請求項１記載のマルチ
チップモジュール。 - 【請求項３】 上下に設置された電気絶縁基板のうち、
下側に属する電気絶縁基板には少くともキャッシュメモ
リが収納されている請求項１および２記載のマルチチッ
プモジュール。 - 【請求項４】 上下に設置された電気絶縁基板のうち、
下側に属する電気絶縁基板には少くともキャッシュメモ
リが収納され、上側に属する電気絶縁基板には少くとも
ＣＰＵ，ＦＰＵ，ＢＩＵが収納されている請求項１およ
び２記載のマルチチップモジュール。 - 【請求項５】 最上段の電気絶縁基盤にはヒートシンク
が取り付けられている請求項１および２記載のマルチチ
ップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318297A JP2901401B2 (ja) | 1991-12-03 | 1991-12-03 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318297A JP2901401B2 (ja) | 1991-12-03 | 1991-12-03 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613540A true JPH0613540A (ja) | 1994-01-21 |
| JP2901401B2 JP2901401B2 (ja) | 1999-06-07 |
Family
ID=18097632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3318297A Expired - Fee Related JP2901401B2 (ja) | 1991-12-03 | 1991-12-03 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901401B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100247631B1 (ko) * | 1996-12-18 | 2000-03-15 | 김영환 | 열방출형 3차원 멀티 칩 모듈 |
| US6731001B2 (en) | 2000-08-10 | 2004-05-04 | Denso Corporation | Semiconductor device including bonded wire based to electronic part and method for manufacturing the same |
| JP2014179484A (ja) * | 2013-03-15 | 2014-09-25 | Toshiba Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165661A (en) * | 1979-06-12 | 1980-12-24 | Fujitsu Ltd | Semiconductor device |
| JPS6336052U (ja) * | 1986-08-27 | 1988-03-08 |
-
1991
- 1991-12-03 JP JP3318297A patent/JP2901401B2/ja not_active Expired - Fee Related
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Also Published As
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