KR20110137926A - 적층 다중 칩 패키지 구조 - Google Patents

Abstract

본 발명은 저면으로부터 패키지 PCB, 하부 다이(Bottom die), 상부 다이(Top die)가 적층되며, 층간 전기적 접속을 위한 와이어 본딩이 이루어지는 적층 다중 칩 패키지(Multi Chip Package) 구조에 있어서, 상기 하부 다이 상면에 메탈 패턴이 형성된 스페이서를 형성하고, 상기 스페이서 일측은 상기 패키지 PCB와, 상기 스페이서 타측은 상기 상부 다이와 와이어 본딩되는 것을 특징으로 하는 적층 다중 칩 패키지 구조에 관한 것이다. 이에 따라서 패키지 PCB와 상부 다이와의 와이어 본딩 시 와이어의 길이가 길어짐에 따른 종래의 문제점을 해결할 수 있게 된다.

Description

적층 다중 칩 패키지 구조 {Stacked Multi Chip Package Structure}

본 발명은 적층으로 배치하는 type의 다중 칩 패키지 구조에서 스페이서를 삽입 적층하는 적층 다중 칩 패키지 구조에 관련된 것이다.

일반적으로 다중 칩 패키지(Multi Chip Package) type의 패키지 제품은 다이를 나란히 정렬하여 배치하는 type과 적층(stack)으로 배치하는 type 등의 다양한 형태로 제작되고 있으나, 적층 type의 구조를 구현할 경우 와이어 본딩에 따른 여러 가지 문제점이 발생하게 된다.

이 중 가장 큰 문제는 하부(bottom) 다이 보다 너무 작은 사이즈의 다이를 적층할 경우 상부(top) 다이의 와이어 본딩 시 본딩되는 와이어 길이가 길어지고 와이어 본딩 각이 작아져서, 와이어 본딩 후 공정인 몰드(mold) 공정에서 와이어 sweeping 등의 문제로 다중 칩 패키지 제작 및 양산에 어려움이 있게 된다.

또한 와이어 본딩 시 본딩되는 와이어 길이가 길어짐에 따라 조립단가 상승이라는 문제점을 야기하며, 본딩 와이어가 길어짐에 따른 resistance 및 inductance의 증가로 전기적인 측면에서 chip 성능 저하 문제를 야기하게 된다.

즉, 하부 다이 보다 너무 작은 size의 다이를 상부에 적층할 경우 상부 다이의 와이어 본딩 시 와이어 길이가 길어지게 되어 여러가지 문제점이 발생되고 있다.

도 1 내지 도 3은 종래의 문제점이 드러나는 종래 기술에 의한 멀티 칩 패키지 구조를 도시하고 있다.

도 1은 종래의 적층 멀티 칩 패키지 구조의 단면도, 도 2는 도 1의 평면도, 도 3은 와이어 본딩 시 문제점을 도시하기 위한 평면도/단면도이다.

도 1 내지 도 3에 도시되어 있듯이, 적층 멀티 칩 패키지 구조에 있어서 저부의 패키지 PCB(10) 상면의 일지점(80)과 하부 다이(20) 및 상부 다이(30) 상면 일지점이 와이어(70) 본딩에 의하여 전기적 접속을 하는 데 있어서, 하부 다이(20)와의 와이어 본딩에는 문제가 없으나 사이즈가 제일 작은 상부 다이(30) 와의 와이어 본딩 시에는 와이어(70) 길이가 너무 길어지게 되어 와이어(70)가 늘어지는 스위핑(sweeping) 현상으로 인하여 상기 기재된 여러가지 문제점을 야기하게 된다.

본 발명은 상기한 종래 문제점을 해결하기 위한 것으로, 하부 다이 보다 작은 사이즈의 상부 다이를 적층할 경우에 와이어 본딩 시 와이어 길이의 증가로 인해 발생하는 종래의 멀티 칩 패키지 구조에서의 문제점을 해결하기 위한 적층 멀티 칩 패키지 구조를 제공하는 데 주 목적이 있다.

상기한 종래 문제점을 해결하고 본 발명에 따른 기술적 과제를 달성하기 위한 적층 멀티 칩 패키지 구조는, 저면으로부터 패키지 PCB, 하부 다이(Bottom die), 상부 다이(Top die)가 적층되며, 층간 전기적 접속을 위한 와이어 본딩이 이루어지는 적층 다중 칩 패키지(Multi Chip Package) 구조에 있어서, 상기 하부 다이 상면에 메탈 패턴이 형성된 스페이서를 형성하고, 상기 스페이서 일측은 상기 패키지 PCB와, 상기 스페이서 타측은 상기 상부 다이와 와이어 본딩되는 것을 특징으로 한다.

이 경우, 상기 스페이서는, FR4 재질의 PCB 또는 Dummy 실리콘을 사용하는 것을 특징으로 한다.

또한, 상기 스페이서는 상기 하부 다이 상면 일측에 와이어 본딩 작업이 가능하도록 상기 상부 다이 보다는 사이즈가 크고 상기 하부 다이 보다는 사이즈가 작게 구성하는 것을 특징으로 한다.

또한, 상기 메탈 패턴에 본딩 특성을 개선할 수 있도록 금도금(Gold plating)을 실시한 것을 특징으로 한다.

또한, 솔더 마스크를 사용하여 상기 금도금(Gold plating)이 필요한 부분을 최소화 하고 공정을 최적화 시키는 것을 특징으로 한다.

또한, 상기 스페이서 상면에는 GND 본딩 면 및 signal trace net의 라우팅(routing) 패턴을 형성하도록 한 것을 특징으로 한다.

이상에서와 같은 본 발명에 따른 적층 다중 칩 패키지 구조 형성에 따른 효과를 먼저 구조적 측면에서 보면, 와이어 본딩 길이 및 본딩 각을 개선하여 적층 구조로 제작 불가능한 작은 size의 다이도 수용 가능하도록 하고, 와이어 본딩 후 Mold 공정 시 와이어 본딩 sweeping 개선 효과를 가진다.

전기적 성능 개선 측면에서는, 가상의 GND metal layer 형성으로 Ground 인덕턴스 및 resistance 감소, Signal line의 경우도 impedance 제어 및 shielding 적용이 가능하도록 하는 효과를 갖는다.

도 1은 종래의 적층 다중 칩 패키지 구조의 단면도
도 2는 도 1의 평면도
도 3은 와이어 본딩 문제점을 도시하기 위한 평면도/단면도
도 4는 본 발명에 따른 스페이서를 적층시키는 다중 칩 패키지 구조의 일 실시 예
도 5는 본 발명에 따른 스페이서 GND 면을 사용할 경우의 resistance 개선 효과를 나타내는 그래프
도 6은 본 발명에 따른 스페이서 GND 면을 사용할 경우의 inductance 개선 효과를 나타내는 그래프
도 7은 본 발명에 따른 스페이서 상면을 routing으로 사용할 경우의 signal net 20% resistance 개선 효과를 나타내는 그래프
도 8은 본 발명에 따른 스페이서 상면을 routing으로 사용할 경우 signal 15% inductance 개선 효과를 나타내는 그래프
도 9는 본 발명에 따른 스페이서 상면 전체를 GND 메탈로 사용하는 경우의 적층 다중 칩 패키지 구조의 평면도 및 단면도
도 10은 본 발명에 따른 스페이서 상면을 routing 및 GND 면으로 사용하는 다중 칩 패키지 구조의 평면도 및 단면도

이하, 본 발명에 따른 적층 다중 칩 패키지 구조에 대한 실시 예를 첨부되는 도면을 참조하여 상세하게 설명하면 다음과 같다.

도 4는 본 발명에 따른 스페이서를 적층시키는 다중 칩 패키지 구조의 일 실시 예. 도 5는 스페이서 GND 면을 사용할 경우의 resistance 개선 효과를 나타내는 그래프, 도 6은 스페이서 GND 면을 사용할 경우의 inductance 개선 효과를 나타내는 그래프, 도 7은 스페이서 상면을 routing으로 사용할 경우의 signal net 20% resistance 개선 효과를 나타내는 그래프, 도 8은 스페이서 상면을 routing으로 사용할 경우 signal 15% inductance 개선 효과를 나타내는 그래프, 도 9는 스페이서 상면 전체를 GND 메탈로 사용하는 경우의 적층 다중 칩 패키지 구조의 평면도 및 단면도, 도 10은 스페이서 상면을 routing 및 GND 면으로 사용하는 다중 칩 패키지 구조의 평면도 및 단면도이다.

먼저 도 4를 참조하여 본 발명에 따른 다중 칩 패키지(Multi Chip Package) 구조의 일 실시 예를 상세하게 설명한다.

도시된 바와 같이, 저면으로부터 패키지 PCB(100), 하부 다이(Bottom die, 200), 상부 다이(Top die, 300)가 순서대로 적층되며, 전기적 접속을 위한 와이어 본딩이 이루어지는 일반적인 적층 다중 칩 패키지 구조에 있어서, 본 발명은 상기 하부 다이(200) 상면에 메탈 패턴(410)이 형성된 스페이서(400)를 형성하고 있음을 확인할 수 있다. 즉, 하부 다이(200)와 상부 다이(300) 사이에 판상 형상으로 위치시키고 있다.

이에 따라서, 상기 스페이서(400) 일측은 상기 패키지 PCB(100)와, 상기 스페이서(400) 타측은 상기 상부 다이(300)와 와이어 본딩 되도록 하고 있다. 이는 기존의 패키지 PCB(100)와 상부 다이(300)와의 와이어 본딩 시 본딩 와이어(700)의 길이가 길어져 야기되는 문제점을 해결하기 위한 본 발명의 핵심적인 기술 사상이다.

이 때, 적층 구성되는 상기 스페이서(400) 재질은 FR4 재질의 PCB 또는 Dummy 실리콘을 사용하는 것이 바람직하다.

그리고, 상기 스페이서(400)는 상기 하부 다이(200) 상면 일측에 와이어 본딩 작업이 가능하도록 상기 상부 다이(300) 보다는 사이즈가 크고 상기 하부 다이(200) 보다는 사이즈를 작게 구성함으로써 상기 하부 다이(200)로의 와이어 본딩 영역을 확보하도록 배치 구성하여야 한다.

한편, 상기 메탈 패턴(410)에 와이어 본딩 특성을 개선할 수 있도록 금도금(Gold plating)을 실시하도록 하여 전기적 접속 효율을 높이고 전기적 성능을 개선하게 함이 바람직하다.

이 경우, 상기 금도금(Gold plating) 양이 많을 경우에는 솔더 마스크를 사용하여 금도금이 필요한 부분을 최소화 하여 플레이팅을 최적화 시키도록 하는 것이 바람직하다.

이에 따라서, 상기 스페이서(400)가 패키지 PCB(100)와 상부 다이(200)의 와이어 본딩 공정을 매개하여 상부 다이(300)로 본딩되는 와이어(700)의 길이를 짧게 할 수 있게 됨으로써, 종래의 본딩 공정상 문제점을 개선하고 전기적 성능도 배가시킬 수 있게 된다.

도 5 내지 도 8은 본 발명에 따른 다중 칩 패키지 구조 적용 시 전기적 성능 개선 효과를 나타내기 위한 그래프이다.

도 5에서 알 수 있듯이, 스페이서(400)의 GND 면을 사용할 경우에는 평균 70%의 resistance 개선 효과를 가져오게 되며, 도 6은 스페이서(400)의 GND 면을 사용할 경우의 평균 70%의 inductance 개선 효과를 가져오게 됨을 확인할 수 있는 그래프이다.

즉, 와이어 본딩을 통한 전기적 접속 시 전기적 특성이 기존 종래의 적층 다중 칩 패키지 구조에 비하여 크게 개선될 수 있음을 확인할 수 있다.

도 7에서는 스페이서(400) 상면을 routing으로 사용할 경우에 있어서 signal net 20% resistance 개선 효과가 있음을 확인할 수 있으며, 도 8에서는 스페이서(400) 상면을 routing으로 사용할 경우의 signal 15% inductance 개선 효과가 있음을 확인할 수 있다.

이렇듯이 스페이서(400)를 하부 다이(200) 상면에 적층시키는 구조에 의하여 전기적 특성이 배가됨을 확인할 수 있는데, 이는 와이어 본딩되는 와이어(700)의 길이가 길면서 생기는 기존의 적층 다중 칩 패키지 구조 에서의 단점을 극복함에 기인한다.

이어서, 도 9 내지 도 10을 참조하여 본 발명에 따른 적층 다중 칩 패키지 구조의 구현 실시 예를 설명한다.

먼저, 하부 다이(200)의 와이어 본딩 공정에 문제가 되지 않는 크기의 스페이서(400)를 준비한다. 이는 패키지 PCB(100)의 본딩 단자(800)와 하부 다이(200)의 상면 일 지점에 와이어 본딩이 가능하도록 하부 다이(200)의 본딩 영역을 노출시켜 주기 위함이다.

이 경우, 일반적으로 와이어 본딩 패드보다 300㎛ 내지 500㎛ 크기의 작은 offset을 두고 만드는 것이 바람직하며 그 두께는 얇으면 얇을수록 유리하다.

이어서 적층되는 해당 스페이서(400)에 와이어 본딩이 가능하도록 스페이서(400) 상면에 메탈을 형성한다. 이 경우, 일반적으로 메탈 패턴(410)에 본딩 특성을 높이기 위하여 금도금(gold plating)을 하게 되는데 이러한 금도금(gold plating)의 두께는 두꺼우면 두꺼울수록 유리하다.

한편, 금도금(gold plating) 양이 많은 경우에는 솔더 마스크를 사용하여 금도금이 필요한 부분을 최소화 하여 플레이팅을 최적화 시키는 것이 바람직하다.

상기한 본 발명에 따른 적층 다중 칩 패키지 구조 구현 방법에 따른 구현 실시 예를 도 9와 도10을 참조하여 설명하면 다음과 같다.

일 실시 예로써, 메탈 패턴(410)이 GND 강화만을 목적으로 한다면 도 9에서와 같이, 스페이서(400) 상면 전체에 걸쳐 메탈을 형성하여 주고 해당 메탈을 GND 면으로 사용하게 한다.

또 다른 실시 예로써, signal line 및 와이어 본딩 각(angle) 개선이 함께 필요한 경우에는, 도 10에 도시된 바와 같이, 스페이서(400) 상면에 GND 본딩 및 signal trace net의 routing 패턴(900)을 형성하도록 하고 있음을 확인할 수 있다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 명세서 및 청구범위에 사용되는 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되어서는 아니되며, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서, 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있음을 이해하여야 한다.

100: 패키지 PCB 200:하부(Bottom) 다이
300: 상부(Top) 다이 400: 스페이서(spacer)
410: 메탈 패턴 700: 와이어(와이어)
800: 본딩 단자 900: routing 패턴

Claims (6)

1. 저면으로부터 패키지 PCB, 하부 다이(Bottom die), 상부 다이(Top die)가 적층되며, 층간 전기적 접속을 위한 와이어 본딩이 이루어지는 적층 다중 칩 패키지 (Multi Chip Package) 구조에 있어서,
   상기 하부 다이 상면에 메탈 패턴이 형성된 스페이서를 형성하고, 상기 스페이서 일측은 상기 패키지 PCB와, 상기 스페이서 타측은 상기 상부 다이와 와이어 본딩되는 것을 특징으로 하는 적층 다중 칩 패키지 구조
2. 제 1항에 있어서,
   상기 스페이서는,
   FR4 재질의 PCB 또는 Dummy 실리콘을 사용하는 것을 특징으로 하는 적층 다중 칩 패키지 구조
3. 제 2항에 있어서,
   상기 스페이서는 상기 하부 다이 상면 일측에 와이어 본딩 작업이 가능하도록 상기 상부 다이 보다는 사이즈가 크고 상기 하부 다이 보다는 사이즈를 작게 구성하는 것을 특징으로 하는 적층 다중 칩 패키지 구조
4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
   상기 메탈 패턴에 본딩 특성을 개선할 수 있도록 금도금(Gold plating)을 실시한 것을 특징으로 하는 적층 다중 칩 패키지 구조
5. 제 4항에 있어서,
   상기 금도금 양이 많을 경우 솔더 마스크를 사용하여 금도금이 필요한 부분을 최소화 하여 플레이팅을 최적화 시키는 것을 특징으로 하는 적층 다중 칩 패키지 구조
6. 제 5항에 있어서,
   상기 스페이서 상면에는 signal line 및 와이어 본딩 각(angle) 개선을 위하여 GND 본딩 면 및 signal trace net의 routing 패턴을 형성하도록 하는 것을 특징으로 하는 적층 다중 칩 패키지 구조
   
   

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