KR102440439B1 - 전자 구성요소의 열 관리 - Google Patents

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KR102440439B1
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라쎄 피캐리
일카 제이 사리넨
매티 티 코스키넨
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마이크로소프트 테크놀로지 라이센싱, 엘엘씨
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Abstract

전자 디바이스는 다층 인쇄 회로 기판을 포함한다. 인쇄 회로 기판에는, 전자 구성요소 및 전자 구성요소의 적어도 일부를 둘러싸는 금속 프레임이 설치된다. 본딩된 이방성의 도전성 필름의 층은 상기 프레임 및 전자 구성요소 상에 배치된다. 이 층은 상기 프레임과 전자 구성요소 상의 금속 포일의 시트를 열적으로 연결한다. 금속 포일의 시트는 전자 구성요소 및 금속 프레임을 덮는다.

Description

전자 구성요소의 열 관리{THERMAL MANAGEMENT OF ELECTRONIC COMPONENTS}
전자 구성요소는 작동하는 전자 시스템에서 부산물로서 열을 불가피하게 생성한다. 열은 소산된 전력의 형태로 능동 및 수동 전자 구성요소에 의해 생성된다. 전자 구성요소에 의해 소비되는 전력량은 전자 구성요소의 지오메트리 및 유형에 따른다. 대부분의 경우에 열의 주된 소스는 전자 구성요소에 포함된 도전체를 통과하는 전류의 통과에 대한 방해물(opposition)인 저항이다. 열은 저항, 비이상적인 커패시터, 인덕터, 트랜지스터, 집적 회로 및 이러한 구성요소들 사이의 전기 도전체에 의해 생성된다. 열은 또한 집적 회로 내의 기판에 의해 생성된다. 열은 전자 구성요소의 작동 온도 및 전자 구성요소가 사용되는 디바이스의 전반적인 온도를 증가시킨다. 작동 온도를 증가시키면 디바이스의 신뢰성을 감소시킨다. 온도가 상승하면 특정 전자 구성요소의 작동 매개변수에도 영향을 준다. 일반적으로, 레지스터의 저항은 온도의 함수로서 변할 수도 있다. 또한 증폭기의 이득은 작동 온도에 의해 영향을 받는다. 충분히 높은 온도에 이르면, 디바이스의 집적 회로가 오작동하기 시작할 수도 있다. 오동작은 먼저 특정 유형의 집적 회로에만 영향을 주므로, 오작동이 처음에는 디바이스에 미묘한 버그로서 나타날 수도 있다.
가열을 방지하기 위해, 컴퓨터 및 전자 시스템에 여러 가지 솔루션이 적용되어 있다. 이전에는, 활성 수냉을 사용하여 프로세서 보드를 냉각하였다. 현재의 블레이드 서버 및 타워 서버에서는 복수의 팬을 가지는 팬 트레이가 사용되고 있다. 그러나, 이러한 솔루션은 일반적으로 디바이스를 소형화해야 할 때 사용가능하지 않다. 많은 테이블 컴퓨터 및 랩탑 컴퓨터는 열이 발산되어야하는 마이크로프로세서 또는 칩셋의 상단에 설치된 핀 부착 히트 싱크를 사용한다. 핀은 큰 방열 표면 대 부피 비율로 인해 효과적인 방열을 달성한다.
후술되는 실시형태들은 공지된 모바일 디바이스들의 단점들 중 일부 또는 전부를 해결하는 구현들로 제한되지 않는다.
이 요약은 상세한 설명부에서 아래에서 더 설명되는, 단순화된 형태의 개념의 선택을 소개하기 위해 제공된다. 이 요약은 청구된 청구물의 주요 특징 또는 필수 특징을 식별하기 위한 것이 아니며 청구된 청구물의 범위를 제한하는 데 사용되도록 의도되지도 않는다.
전자 디바이스는 다층 인쇄 회로 기판 상에 제조된다. 다층 인쇄 회로 기판에는 전자 구성요소가 설치되어 있다. 전자 구성요소는 인쇄 회로 기판에 설치된 금속 프레임으로 둘러싸여 있다. 프레임 및 전자 구성요소 상에 본딩된(bonded) 이방성의 도전성 필름 층이 존재한다. 본딩된 이방성의 도전성 필름의 층은, 열적으로 금속 프레임 및 전자 구성요소 상의 금속 포일의 시트를 열적으로 연결한다. 시트는 전자 구성요소와 금속 프레임을 덮는다.
하나의 방법에서, 다층 인쇄 회로 기판 상에 전자 구성요소가 설치된다. 금속 프레임은 전자 구성요소를 둘러싸는 인쇄 회로 기판에 설치된다. 이방성의 도전성 필름의 층이 금속 프레임 및 전자 구성요소 상에 추가되고, 여기서 금속 포일의 시트가, 전자 구성요소 및 금속 프레임을 덮기 위해 이방성의 도전성 필름의 층 상에 배치된다. 그 후, 제1 압력이 전자 구성요소를 포함하는 영역에서 시트 상에 인가되어 전자 구성요소 상의 이방성의 도전성 필름의 층 상에 시트를 고정시킨다. 그 후, 금속 프레임을 덮는 영역에서 시트 상에 제2 압력을 인가하여 금속 프레임 상의 이방성의 도전성 필름의 층 상에 시트를 고정시킴으로써, 이방성의 도전성 필름의 층을 본딩하여 금속 포일의 시트를 통하여 금속 프레임으로의 적어도 하나의 전자 구성요소의 열적 연결을 형성한다.
첨부된 특징들 중 복수의 특징은, 첨부된 도면과 관련하여 고려되는 이하의 상세한 설명을 참조함으로써 더 잘 이해되기 때문에, 첨부된 특징들 중 복수의 특징은, 보다 용이하게 이해될 것이다.
본 설명은 첨부 도면을 고려하여 읽혀진 이하의 상세한 설명으로부터 더 잘 이해될 것이다.
도 1a은 일 실시형태에서 인쇄 회로 기판 상의 프레임에 의해 둘러싸이고 금속 포일로 덮인 전자 구성요소의 단면을 도시한다.
도 1b는 실시형태에서 금속 포일에 덮이고 인쇄 회로 기판 상의 프레임화된 패키지-온 -패키지 스택의 단면을 도시한다.
도 2는 실시형태에서 금속 포일에 의해 덮인 인쇄 회로 기판 상의 집적 회로 및 2 개의 프레임화된 패키지-온-패키지 스택의 단면을 도시한다.
도 3은 실시형태에서 위에서 보았을 때 금속 포일에 의해 덮인 프레임화된 패키지-온-패키지 스택을 도시한다.
도 4는 실시형태에서 위에서 보았을 때 금속 포일에 의해 덮인 인쇄 회로 기판 상의 집적 회로 및 2 개의 프레임화된 패키지-온-패키지 스택을 도시한다.
도 5는 금속 프레임 상에 인가된 이방성 도전성 필름 층과, 인쇄 회로 기판 상의 적어도 하나의 전자 구성요소 상에 금속 포일을 고정하기 위한 압력 인가 도구의 단면도이다.
도 6은 실시형태에서 인쇄 회로 상의 금속 프레임 상에 부착된 금속 포일을 갖는 전자 다바이스의 제조 방법을 예시하는 흐름도이다.
첨부된 도면에서 동일한 부분들을 지칭하기 위해 동일한 참조 부호가 사용된다.
첨부 도면과 관련하여 이하에 주어지는 상세한 설명은 본 실시예를 설명하기 위한 것이며, 본 실시예가 구성 또는 이용될 수 있는 유일한 형태를 나타내는 것은 아니다. 그러나, 동일하거나 등가적인 기능 및 순서가 다른 실시예로 달성될 수 있다.
여기서 본 실시예는 인쇄 회로 기판을 갖는 전자 디바이스에서 실시되는 것으로 설명되고 예시되지만, 설명되는 장치는 일 예로 주어진 것이고 제한적인 것이 아니다. 당업자라면 아는 바와 같이, 본 실시예는 다양한 서로 다른 종류의 회로 기판, 예컨대, 스트립보드, 베로브드(veroboard), 가요성 인쇄 회로 기판, 인쇄 전자 보드 및 착용 가능한 컴퓨터 보드에 이용되는데 적합하다.
도 1a는, 일 실시형태에서 인쇄 회로 기판 상의 프레임에 의해 둘러싸여 있고 금속 포일로 덮혀 있는 전자 구성요소의 단면을 도시한다. 인쇄 회로 기판(PCB)(11)이 있다. PCB(11) 상에는 금속 프레임이 부착되어 있는데, 이 프레임은 도 1a의 단면에서 금속 프레임의 금속 벽(15) 및 금속 프레임의 금속 벽(16)의 형태로 나타나 있다. 금속 벽(15, 16) 및 프레임은 알파카(alpaca)로 만들어질 수 있다. 금속 프레임의 금속 벽(15, 16)은 금속 어깨부(18, 19)를 각각 포함할 수 있다. 금속 벽(15, 16)은, 페러데이 케이지 효과에 여전히 기여하면서 공기 순환을 가능하게 해주는 오리피스 또는 개구를 포함할 수 있다. PCB(11) 상에는 금속 프레임으로 둘러싸이는 전자 구성요소(17)가 있다. 이 전자 구성요소(17)는 적어도 하나의 집적 회로를 포함할 수 있다. 전자 구성요소(17)는 칩 또는 칩 세트를 포함할 수 있다. 프레임은 다른 전자 구성요소(나타나 있지 않음)를 둘러쌀 수도 있다. 둘러싸이는 전자 구성요소는 전자 구성요소(17)와 동일한 높이를 가질 수 있거나, 동일한 높이를 갖는 열적 인터페이스 재료로 높이가 증가될 수 있다. 금속 벽(15) 상에는 본딩된 이방성의 도전성 막(ACF)의 층(12)이 있다. 금속 벽(16) 상에는 본딩된 ACF의 층(21)이 있다. 전자 구성요소(17) 상에도 본딩된 ACF의 층(20)이 있다. 프레임 및 전자 구성요소(17) 상에 있는 본딩된 ACF의 층은 금속 포일의 시트(13)를 프레임 및 전자 구성요소(17)에 고정시키기 위해 사용된다. 금속 포일은 구리, 알루미늄, 은 또는 알파카 중의 적어도 하나로 만들어질 수 있다. ACF 층(12, 20, 21)은 서로 연결되어, 금속 포일의 시트(13) 아래에 통합되는 단일 층을 형성할 수 있다.
도 1a에서 금속 프레임의 높이는 전자 구성요소(17)의 높이 보다 높은 것으로 도시되어 있지만, 대안적으로 높이는 실질적으로 동일할 수도 있음을 이해해야 한다. 이는 도 1b 내지 도 4의 실시예에도 해당된다.
금속 프레임의 금속 벽의 두께는 100 ㎛ 내지 200 ㎛ 일 수 있다. 일 실시 형태에서, 금속 프레임의 금속 벽의 두께는 145 ㎛ 내지 155 ㎛ 일 수 있다. 열 질량 및 에너지에 따라 금속 포일의 시트의 두께는 5 ㎛ 내지 125 ㎛ 일 수 있다. 금속 프레임은 알파카 도는 구리로 만들어질 수 있다. ACF 층의 두께는 처음에, 즉 ACF 본딩 공정에서 ACF 층에 압력 및/또는 열을 가하기 전에 예컨대 45 ㎛ 까지 될 수 있다.
금속 포일 및 금속 프레임은 무선 주파수(RF) 차폐부의 역할을 한다. 이 차폐부의 두께는 RF/EMI 감쇠 요건에 따라 선택될 수 있다. 금속 포일 및 금속 프레임은 열 관리의 역할도 한다. 금속 포일을 사용하면, PCB(11)가 사용되는 전자 디바이스를 소형화하는데 도움이 된다. 일 실시 형태에서, 금속 포일은 PCB(11)에 있는 다양한 전자 구성요소의 다양한 높이에 부합할 수 있다. PCB(11)에 있는 전자 구성요소의 다른 높이에 부합하지 않는 금속 프레임 상에 강성 덮개를 구비할 필요가 없다.
또한, 차폐 캔과는 달리, 전자 구성요소(들)과 금속 포일의 시트 사이에 공기 틈이 필요 없다. 이리하여, 금속 차폐 캔에서 현저한 두께 감소(예컨대, 0.30 ∼ 0.35 mm)가 얻어진다.
금속 포일의 시트는 금속 프레임 위에서 적어도 일측에서 연장되어 있어 금속 포일의 스트립 또는 가장자리를 형성할 수 있다. 이 스트립 또는 가장자리는 본딩된 ACF로 금속 포일에 연결될 수도 있다. 스트립 또는 가장자리는 PCB(11) 상의 열 싱크(나타나 있지 않음)에 열적으로 연결될 수 있다. 열 싱크는 예컨대 핀(fin)이 붙어 있는 열 싱크 또는 PCB(11)에 있는 적어도 하나의 구리 층을 포함할 수 있다. PCB(11)가 다층 PCB이면 적어도 2개의 구리 층을 포함하며, 이들 구리 층은 PCB(11)에서 적어도 하나의 열적 비아(via) 또는 구리 배렬형 비아에 의해 열적으로 연결될 수 있다. 스트립 또는 가장자리는 예컨대 납땜, 구리 입자 또는 구리 코팅 입자와의 ACF 본딩, 나사 결합 또는 기계적 압축을 사용하여 열 싱크에 열적으로 연결될 수 있다. 스트립 또는 가장자리는, 에컨대 땜납 볼, 구리 층에 연결되는 비아에 배치되는 본딩된 ACF로 PCB(11) 내의 구리 층에 연결될 수 있다. 본딩된 ACF는 구리, 니켈 및/또는 주석 입자 또는 구리, 니켈 및/또는 주석 코팅 입자를 가질 수 있다. 스트립 또는 가장자리가 열적으로 연결되는 구리 층은 전자 구성요소(17)에 의해 발생된 열을 보상하는 충분한 냉각 질량을 포함하는 것으로 가정한다.
도 1b는 일 실시 형태에서, 인쇄 회로 기판 상에 있고 금속 포일로 덮혀 있는 프레임드 패키지-온- 패키지 스택의 단면을 도시한다.
인쇄 회로 기판(PCB)(110)이 있다. PCB(110) 상에는 패키지-온-패키지(POP) 스택(114)이 있다. POP 스택(114)의 제1 층 기판(120)이 땝납 볼의 제1 볼 그리드 어레이(BGA)(112)로 PCB(110)에 부착되어 있다. 땝납 볼은 예컨대 리플로우 오븐에서 또는 적외선 가열기에 의해 가열되어 땜납 볼이 전기 도전성을 갖게 된다. 제1 층 기판(120) 아래에 그리고 제1 BGA(112) 위에는, 제1 BGA(112)와 대향하는 제1 패드 어레이(122)가 있다. 제1 패드 어레이(122)에 있는 서브 세트의 패드에는 금 와이어(124)와 같은 금 와이어가 연결될 수 있고, 이 금 와이어는 다이(126)에 연결된다. 다이(126) 및 이에 연결되는 금 와이어는 경화된 수지(128)에 의해 덮힌다. 제1 패드 어레이(122)에 있는 서브 세트의 패드는, 제1 층 기판(120)의 다른 측에 있는 대응하는 패드에 연결되는 비아를 가질 수 있다. 일반적으로, 서브 세트의 패드는 다이(126)를 위한 충분한 영역이 남도록 제1 층 기판(120)의 가장자리에 배치된다.
제1 BGA(112) 아래에는, PCB(110)의 적어도 하나의 구리 층에 있는 어레이 구리 리드(나타나 있지 않음)에 전기적으로 연결되는 제2 패드 어레이(나타나 있지 않음)가 있다. PCB(110)에 있는 중간 층에 전기적으로 연결되는 패드는 이 중간 층에 연결되는 비아를 가질 수 있다. 제2 층 기판(130)이 땜납 볼의 제2 BGA(129)로 제1 층 기판(120)에 부착된다. 제2 BGA(129) 위에 있는 제2 층 기판(130) 아래에는 제3 패드 어레이(132)가 있다. 이 제3 패드 어레이(132)에 있는 서브 세트의 패드에는 금 와이어(139)와 같은 금 와이어가 연결되어 있고, 이 금 와이어는 제2 층 기판(130) 상에 적층되어 있는 다이(134), 다이(136) 또는 다이(138) 중의 하나에 연결된다. 다이(134, 136, 138) 및 금 와이어는 경화된 수지(131)로 덮힌다.
PCB(110) 상에는 금속 프레임이 부착되어 있고, 이 금속 프레임은 도 1b의 단면도에서 금속 프레임의 금속 벽(150, 152)의 형태로 나타나 있다. 금속 프레임은 POP 스택(114)을 둘러싼다. 금속 벽(150, 152) 및 금속 프레임은 알파카로 만들어질 수 있다. 금속 프레임의 금속 벽의 두께는 100 ㎛ 내지 200 ㎛ 일 수 있다. 일 실시 형태에서, 금속 프레임의 금속 벽의 두께는 145 ㎛ 내지 155 ㎛ 일 수 있다. 금속 프레임의 금속 벽(150, 152)은 금속 어깨부(156, 158)를 각각 가질 수 있다. 이들 어깨부는 금속 프레임용 덮개를 위한 지지부로서 작용할 수 있다. 금속 어깨부(156, 158)는 금속 프레임 상에 있는 균일한 플랜지의 일부분일 수 있다. 금속 벽(150, 152)은, 페러데이 케이지 효과에 여전히 기여하면서 공기 순환을 가능하게 해주는 오리피스 또는 개구를 포함할 수 있다.
금속 프레임 상에는 본딩된 ACF(142) 층이 있다. 본딩된 ACF 층은 POP 스택(114)의 최상측의 경화된 수지(131)를 또한 덮는다. 본딩된 ACF 층은, 니켈 및 금 코팅 입자와 같은 ACF 입자 재료에 대한 열도전성을 개선하는 예컨대 구리, 니켈 및/또는 주석 입자 또는 구리, 니켈 및/또는 주석 코팅 입자를 포함할 수 있다. 그러나, 어떤 형태 또는 종류의 금속 입자라도 사용될 수 있음을 이해해야 한다. 입자는 용도 요건에 따라 선택될 수 있다. 일 실시 형태에서, 금속 프레임 및 POP 스택(114) 상에 서로 별개인 본딩된 ACF 층(142)이 있을 수 있다. 이는 금속 프레임과 POP 스택(114) 사이에 수평 방향 공간이 있을 때의 경우이다. 본딩된 ACF 층(142)을 사용하여, POP 스택(114) 및 금속 프레임 상에 금속 포일(144) 시트를 부착한다. 금속 포일은 구리, 알루미늄, 은 또는 알파카 중의 적어도 하나로 만들어질 수 있다. 금속 포일의 두께는 5 ㎛ 내지 125 ㎛일 수 있다. ACF 층의 두께는 처음에, 즉 ACF 본딩 공정에서 ACF 층에 압력 및/또는 열을 가하기 전에 예컨대 45 ㎛ 까지 될 수 있다.
금속 포일(144) 및 금속 프레임은 무선 주파수(RF) 차폐부의 역할을 할 수 있다. 금속 포일(144) 및 금속 프레임은 열을 관리하고 POP 스택(114)으로부터 열을 열 싱크로 소산시키는 역할도 할 수 있다.
금속 포일(144) 및 본딩된 ACF 층(142)은 금속 프레임 위에서 적어도 일측에서 연장되어 있어 가장자리 또는 여유부(154)를 형성할 수 있다. 가장자리(154)는열 싱크(나타나 있지 않음)에 열적으로 연결될 수 있고, 열 싱크는 PCB(110) 상에 있거나 PCB(110)의 일부분일 수 있다. 열 싱크는 예컨대 핀이 붙어 있는 열 싱크 또는 PCB(110) 내의 적어도 하나의 구리 층을 포함할 수 있다. PCB(110)가 다층 PCB이면 적어도 2개의 구리 층을 포함하며, 이들 구리 층은 PCB(110)에서 적어도 하나의 열적 비아에 의해 열적으로 연결될 수 있다. 가장자리(154)는 예컨대 납땜, 구리 입자 또는 구리 코팅 입자와의 ACF 본딩, 나사 결합 또는 기계적 압축을 사용하여 열 싱크에 열적으로 연결될 수 있다. 가장자리(154)는, 예컨대 땜납 볼, 구리 층에 연결되는 비아에 배치되는 본딩된 ACF로 PCB(110) 내의 구리 층(나타나 있지 않음)에 연결될 수 있다. 구리 층은 열 싱크로서 작용하는 구리 층의 냉각 질량을 증가시키기 위해 열적 비아(나타나 있지 않음)로 다른 구리 층에 더 연결될 수 있다. 가장자리(154)가 열적으로 연결되는 구리 층은 POP 스택(114)에 의해 발생된 열을 보상하는 충분한 냉각 질량을 포함하는 것으로 가정한다. 가장자리(154)는 PCB(110)를 포함하는 전자 디바이스의 하우징 오소에 열적으로 연결될 수 있다. 이 하우징 요소는 예컨대 디스플레이의 프레임 또는 백 커버일 수 있다. 이 실시 형태에서 ACF는 구리 입자 또는 구리 코팅 입자를 사용할 수 있다.
도 2는 인쇄 회로 기판 상에 있는 2개의 프레임드 패키지-온-패키지 스택 및 집적 회로의 단면도를 도시한다. 2개의 프레임드 패키지-온-패키지 스택 및 집적 회로는 금속 포일의 시트로 덮힌다. 도 2에는, 다층 인쇄 회로 기판인 인쇄 회로 기판(PCB)(210)이 있다. PCB(210)는 중간 전기 절연 층(211, 212) 및 구리 층(213, 214, 215)과 같은 중간 전기 도전성 층을 포함한다. 전기 도전성 층(213)은 예컨대 구리 트레이스 및 PCB(210) 상의 BGA 땜납 볼을 위한 패드를 포함한다. 패드는 구리 배럴형 블라인드 비아를 통해 PCB(210)의 내층에 전기적으로 또한 열적으로 연결될 수 있다.
다층 인쇄 회로 기판(PCB)(210)에 부착되는 제1 패키지-온-패키지(POP) 스택(220), 제2 패키지-온-패키지(POP) 스택(222) 및 칩 패키지(226)가 있다. 제1 POP 스택(220), 제2 POP 스택(222) 및 칩 패키지(226)는 PCB(210) 상의 땜납 볼의 각각의 볼 그리드 어레이(BGA)로 PCB(210)에 부착되며, 그 땜납 볼은 도전성을 갖도록 용융된다. 칩 패키지(226) 대신에 제3 POP 스택(나타나 있지 않음)이 사용될 수 있다. 도 2에 있는 POP 스택 및 칩 패키지는 단지 예시적인 것이다. BGA 대신에 핀 어레이를 사용하여 POP 스택을 PCB(210)에 부착할 수 있다.
제1 POP 스택(220)는, 프레임의 금속 벽(250, 252)으로서 도 2에 도시되어 있는 제1 금속 벽으로 둘러싸여 있다. 제2 POP 스택(222)는, 제2 프레임의 금속 벽(254, 256)으로서 도 2에 도시되어 있는 제2 금속 벽으로 둘러싸여 있다. 제1 금속 프레임 및 제2 금속 프레임은 알파카로 제조될 수 있다.
도 2에서, 제1 POP 스택(220) 및 제1 금속 프레임의 상부 상에는, 제2 POP 스택(222) 및 제2 금속 프레임의 상부 상에는, 그리고 칩 패키지(226)의 상부 상에는 본딩된 ACF의 층(242)이 존재하며, 그 층은 본딩된 AFC의 층(242) 상에 금속 호일의 시트(244)를 부착하는데 사용될 수 있다. ACF의 본딩된 층(242)은 본딩된 ACF 물질에서 열 전도를 개선하는 구리, 니켈 및/또는 주석 입자 또는 구리, 니켈 및/또는 주석 코팅된 입자를 포함한다. 임의의 실시양태에서, 제1 프레임, 제1 POP 스택(220), 제2 프레임, 제2 POP 스택(224) 및 칩 패키지(226) 상에는 본딩된 ACF의 별도 층이 존재하며, 그 층은 그 층 상에 시트(244)를 부착하는데 사용된다. 이러한 경우, 본딩된 ACF는 또한 예를 들면 구리, 니켈 및/또는 주석 입자, 또는 구리, 니켈 및/또는 주석 코팅된 입자를 포함할 수 있다.
시트(244)는 영역(240) 상에 PCB(210)를 접촉하도록 굽어져 있는 마진(margin)(228)을 갖는다. 시트(244)는 예를 들어 구리, 니켈 및/또는 주석 입자, 또는 구리, 니켈 및/또는 주석 코팅된 입자를 포함하는 본딩된 ACF에 의해 영역(240) 상의 PCB(210) 상에 부착된다. 영역(240)에서 PCB(210) 상에는 히트 싱크로서 작용을 하는 구리 층(215)을 유도하는 열을 위한 채널(216)이 존재한다. 채널(216)은 시트(244)에서 구리 층(215)으로 열을 전도하는 열적 비아 또는 구리 원통형 블라이드 비아(barreled blind via)일 수 있다. 구리 층(215)은 복수의 열적 비아 또는 복수의 구리 원통형 비아(도시되어 있지 않음)에 의해 구리 층(214)에 접속될 수 있다.
요구되는 공간을 충족하도록 용이하게 절단될 수 있으며, 그리고 싱크에 대한 열적 전도체로서도 작용하도록 사용될 수 있어, 전자 구성요소의 냉각 및 열 전연을 가능하게함으로써 디바이스의 커버가 단일 지점에서 가열을 일으키기지 않도록 하는 1개 초과의 전자 구성요소, 및 1개의 금속 호일의 시트가 존재할 수 있다.
임의의 실시양태에서, 마진(228) 또는 시트(244)는 또한 다른 유형의 열 싱크, 예컨대 PCB(210)를 포함하는 전자 디바이스의 하우징 구성요소에 접속될 수도 있다. 그 하우징 구성요소는, 예를 들면 디스플레이의 프레임 또는 백 커버일 수 있다. 임의의 실시양태에서, PCB(210)를 포함하는 전자 디바이스는 컴퓨터 디바이스, 예컨대 모바일 터미날 또는 스마트폰이다.
임의의 실시양태에서, 금속 벽(250, 252, 254 및 256), 및 금속 프레임은 알파카(alpaca) 또는 구리로 제조될 수 있다. 금속 프레임의 금속 벽의 두께는 100 ㎛ 내지 200 ㎛일 수 있다. 임의의 실시양태에서, 금속 프레임의 금속 벽의 두께는 145 ㎛ 내지 155 ㎛일 수 있다. 프레임의 금속 벽(250, 252, 254 및 256)은 금속 쇼울더를 가질 수 있으며, 이 쇼울더는 금속 프레임의 커버를 위한 지지체로서 작용할 수 있다. 금속 쇼울더는 프레임 상에 유니온 쇼울더의 부분일 수 있다. 금속 벽(250, 252, 254 및 256)은 여전히 패러데이 상자 효과에 기여하면서도 공기 순환을 허용하는 오리피스 또는 개방부를 포함할 수 있다. 금속 호일의 시트는 하나 이상의 구리, 알루미늄, 은 또는 알파카로 제조될 수 있다. 금속 호일의 두께는 5 ㎛ 내지 125 ㎛일 수 있다. 이러한 실시양태에서 ACF는 구리, 니켈 및.또는 주석 입자, 또는 구리, 니켈 및/또는 주석 코팅된 입자를 포함할 수 있다.
금속 호일, 및 제1 및 제2 금속 프레임은 라디오 주파수(RF) 차폐(shielding)를 목적으로 하는 작용을 할 수 있다. 금속 호일, 및 제1 및 제2 금속 프레임은 또한 열 제어를 목적으로 하는 작용을 할 수도 있다. 금속 호일의 사용은 PCB(210) 또는 PCB(110)가 사용되는 전자 디바이스의 최소화에 도움을 준다. 임의의 실시양태에서, 금속 호일의 두께, 예를 들면 5 ㎛ 내지 125 ㎛는 금속 호일이 PCB(210) 또는 PCB(110) 상의 다양한 전자 구성요소의 다양한 높이에 정합하도록 한다. 금속 프레임 내에서 PCB(210) 또는 PCB(110) 상의 전자 구성요소의 상이한 높이에 정합하지 않은 제1 및 제2 금속 프레임 상의 경질 커버를 가질 필요가 없다. 정합성의 부족은 이 정합성의 부족에 기인하여 모면하게 되는 공간에서 시트(244) 상에 또는 위에 다른 전자 구성요소 또는 기계 구성요소의 배치를 허용한다. 예를 들면, 시트(244)에 의해 커버된 금속 프레임의 중앙 섹션은 금속 프레임보다 몇 밀리미터 낮은 상부 표면을 갖는 전자 구성요소를 가질 수 있다. 그 여분의 밀리미터는 기계 또는 전자 구성요소 또는 배선을 하우징하는데 사용될 수 있다.
도 3은 임의의 실시양태에서 위에서 바라볼 때 금속 호일에 의해 커버된 프레밈화된 패키지-온-패키지 스택(framed package-on-package stack)를 예시한 것이다. 도 3에서, 도 1b의 금속 프레임의 영역은 금속 쇼울더(156 및 158)의 영역에 의해 예시되어 있다. POP 스택(114)의 영역은 영역(160)에 의해 예시되어 있다. 도 3에서, 금속 호일의 시트의 영역 및 형상은 단지 예시 목적에 불과하고, 상이한 실시양태에서 변할 수 있다.
도 4는 임의의 실시양태에서 위에서 바라 볼 때 금속 호일에 의해 커버되는 인쇄된 회로판 상의 집적 회로 및 2개의 프레임화된 패키지-온-패키지 스택을 예시한 것이다. 도 4에서, 제1 금속 프레임의 영역은 금속 벽(250 및 252)의 영역에 의해 예시되고, 반면에 제2 금속 프레임의 영역은 금속 벽(254 및 256)의 영역에 의해 예시된다. 제1 POP 스택(220)의 영역은 영역(261)에 의해 예시된다. 제2 POP 스택(222)의 영역은 영역(262)에 의해 예시된다. 칩 패키지(226)의 영역, 및 PCB(228)의 영역에 굽어져 있는 시트(244)의 영역이 또한 예시되어 있다. 도 4에서, 금속 호일의 시트(244)의 영역 및 형상은 단지 예시한 것에 불과하며, 상이한 실시양태에서 변할 수 있다.
도 5는 인쇄된 회로판 상의 하나 이상의 전자 구성요소 상에 그리고 금속 프레임 상에 도포된 이방성의 전도성 필름 층 상에 금속 호일을 고정하기 위한 가압 도포 도구의 단면을 예시한 것이다.
도 5에는 압력 인가 툴(500)이 존재한다. 그 압력 인가 툴은 할로우 정사각형 실린더(512)을 포함하고, 그 실린더는 그 실린더(512)를 둘러싸고 있는 벽(514)을 갖는다. 실린더의 한 단부에는 벽(514)에 장입된 바디(510)가 존재한다. 그 바디(510)에는 스프링(532, 534)이 장입된다. 스프링(532 및 534)은 피스톤(520)이 압축 위치와 연장 위치 사이에서 실린더(512)에서 이동하도록 허용하고, 압축 위치에서 피스톤(520)은 실린더(512) 내로 완전 푸싱되므로, 실린더(512)로부터 접하고 있는 피스톤의 표면(522)은 실린더의 바닥 표면(524)의 수준 상에 수직으로 정렬되고, 연장 위치에서 피스톤(520)은 실린더(512)로부터 수직으로 연장되며, 스프링(532 및 534)은 정지 상태가 된다.
압력 인가 툴(500)은 벽(550 및 552)을 갖는 금속 프레임의 ACF 코팅된 표면을 접촉하는 금속 호일의 시트(540)를 푸싱하기에 적합하며, 그리고 인쇄판(560) 상의 전자 구성요소(554)의 ACF 코팅된 표면을 접촉하는 시트(540)를 푸싱하기에 적합하다. 전자 구성요소(554)는 금속 프레임에 의해 둘러싸여 있다. 푸싱 작용은 화살표(501)에 의해 예시된다. 그 푸싱은 엑츄에이터 메카니즘(572)에 의해 달성되고, 그 엑츄에이터는 엑츄에이터 샤프트(574)의 높이를 제어한다. 엑츄에이터 샤프트(574)의 하단에는 압력 인가 툴(500)이 장입되어 있다. 압력 인가 툴(500)의 수평 정렬은 메모리(578)를 갖는 프로세서(576)에 의해 제어된 로보트 아암(570)에 의해 제어된다. 메모리(578)에는 컴퓨터 프로그램(576)이 저장되고, 그 컴퓨터 프로그램은 프로세서(576)에 의해 실행될 때, 로보트 아암(570), 엑츄테이터(472) 및 ACF 디스펜서 또는 스프레터(573)를 제어한다. 컴퓨터 프로그램(579)은 또한 프로세서(576)에 통신적으로 접속된 ACF 본딩을 위한 가열기(572)를 제어할 수도 있다. 컴퓨터 프로그램(579)은 또한 금속 프레임 및 전자 구성요소(554) 상에 ACF를 도포하는 ACF 디스펜서 또는 스프레더를 제어한다. 대안으로, 금속 프레임 및 전자 구성요소(554) 상에 ACF를 도포하는 것 대신에, ACF는 금속 호일의 시트(540)의 바닥 표면 상에 정렬될 수 있다.
푸싱하기 전에, 압력 인가 툴(500)의 실린더 벽(514)은 컴퓨터 프로그램(579)으로부터의 명령어에 기초하여 로봇 아암(570)에 의해 금속 프레임과 정렬된다. 시트(540)는 또한 금속 프레임에 대하여 원하는 위치에 정렬된다. 시트(540)의 정렬은 또한 프로세서(576)가 컴퓨터 프로그램(579)을 실행할 때, 프로세서(576)에 의해 제어되는 정렬 아암(571)으로 수행된다.
피스톤(520)이 실린더(514) 밖으로 연장된다는 사실로 인하여, 압력 인가 툴(500)은 먼저 피스톤(520)에 의해 ACF 코팅된 전자 구성요소(554)와 접촉하여 시트(540)를 푸시한다. 이에 응답하여, 시트(540)는 전자 구성요소(554)에 부착되며, 더 이상 수평으로 미끄러지지 않는다. 압력 인가 툴(500)이 단계적으로 낮아질 때, 시트(540)가 ACF 코팅된 전자 구성요소(554)에 대해 피스톤(520)에 의해 푸시되는 압력은 더욱 증가한다. 궁극적으로, 압력 인가 툴(500)은 실린더 벽 (514)의 바닥면(524)이 벽(550 및 552)을 갖는 ACF 코팅된 금속 프레임과 접촉하여 시트 (540)를 푸시하게 되는 수직 레벨로 낮아진다.
압력 인가 툴(500)은 압력 인가 툴(500)이 장착되는 작동기(572) 및 작동기 샤프트(574)에 의해 상부 위치, 중간 위치 및 하부 위치 사이에서 이동될 수 있다. 중간 위치에서, 압력 인가 툴(500)은 먼저 ACF 코팅된 전자 구성요소(554)와 접촉하는 시트 (540)를 제1 압력으로 피스톤(520)의 바닥면(522)과 함께 푸시한다. 하부 위치에서, 압력 인가 툴(500)은 제2 압력으로 실린더(514) 벽의 바닥면(524)과 함께 벽(550 및 552)을 갖는 ACF 코팅 된 금속 프레임과 접촉하여 시트 (540)를 푸시한다. 피스톤(520)이 완전히 실린더(514) 내에 있을 때, 스프링(532, 534)이 완전히 압축되지 않으면, 제2 압력은 제1 압력과 상이하다.
시트(540)가 금속 프레임 상의 그리고 전자 구성요소(554) 상의 ACF와 접촉할 때, ACF는 예를 들어, 피스톤 (520)은 예를 들어, 피스톤(520)의 외부 가장자리에서, 구비되는 가열 툴로 가열함으로써 본딩될 수도 있다. 따라서, 피스톤(520)은 압력과 열 양쪽을 인가하는 ACF 본딩 툴로서 기능한다.
도 6은 일 실시형태에서 인쇄 회로의 금속 프레임 상에 부착된 금속 포일을 갖는 전자 장치의 제조 방법을 예시하는 흐름도이다.
도 4는, 도 6은 일 실시 예에서 인쇄 회로의 금속 프레임 상에 부착된 금속 포일을 갖는 전자 디바이스의 제조 방법을 예시하는 흐름도이다.
단계 602에서, 다층 인쇄 회로 기판일 수도 있는 인쇄 회로 기판 상에 적어도 하나의 전자 구성요소를 설치한다. 적어도 하나의 전자 구성요소는 패키지-온-패키지 스택을 포함한다. 적어도 하나의 전자 구성요소는 또한, 칩 패키지, 예를 들어 플립 칩을 포함할 수도 있다. 적어도 하나의 전자 구성요소는 또한 집적 회로를 포함할 수도 있다. 적어도 하나의 전자 구성요소는 또한, 커패시터, 레지스터, 인덕터 및 능동 디바이스 중 적어도 하나를 포함할 수도 있다.
단계 604에서, 적어도 하나의 전자 구성요소를 둘러싸는 인쇄 회로 기판 상에 금속 프레임이 설치된다. 금속 프레임은 적어도 하나의 전자 구성요소와 동일한 높이를 가질 수도 있다. 전자 구성요소의 높이는 열 그리스(grease)와 같은 열 인터페이스 재료로 증가될 수도 있다. 열 그리스는 중합될 수 있는 액체 매트릭스와 전기 절연성이지만 열 도전성 필러의 대량 프렉션(fraction)으로 구성된다.
단계 606에서, 이방성의 도전성 필름의 제1 층이, 금속 프레임 및 적어도 하나의 전자 구성요소 상에 추가되고, 금속 포일의 시트가 이방성의 전도성 필름의 제1 층 상에 배치된다. 일 실시형태에서, 이방성의 도전성 필름의 제1 층상에 금속 포일의 시트의 배치는 미리 금속 포일의 시트의 일 측 상에 ACF 층을 적층하거나 다른 방법에 의해 부착함으로써 수행된다. 그 후, 기성품 구조는 금속 프레임에 ACF 층이 아래쪽으로 배치되어 금속 프레임과 접촉하게 된다. 다른 실시형태에서, 이방성의 도전성 필름의 제1 층상에 금속 포일의 시트를 배치하는 것은, 금속 프레임 위에 ACF 층을 적층하거나 다른 방법에 의해 부착함으로써 수행된다. 그 후, 금속 포일의 시트는 ACF 층 위에 배치된다. 또 다른 실시형태에서, ACF 층은 초기에 이방성의 도전성 페이스트(anisotropically conductive paste; ACP)의 도트를 포함한다. 이방성의 도전성 필름의 제1 층상에 금속 포일의 시트를 배치하는 것은, 먼저 금속 프레임 위에 ACP의 도트를 분배함으로써 수행된다. 그 후, ACP 도트 위로 금속 포일의 시트가 배치된다.
단계 608에서, 제1 압력은 시트가 적어도 하나의 전자 구성요소를 덮는 영역에서 시트 상에 균일하게 인가되어 시트를 적어도 하나의 전자 구성요소 상의 이방성의 도전성 필름의 제1 층 상에 고정시킨다.
단계 610에서, 금속 프레임을 덮는 영역에서 시트 상에 제2 압력을 균일하게 인가하여 금속 프레임 상의 이방성의 도전성 필름의 제1 층 상에 시트를 고정시킴으로써, 이방상의 도전성 필름의 제1 층을 본딩하여 금속 포일의 시트를 통해 상기 금속 프레임으로의 적어도 하나의 전자 구성요소의 열적 연결을 형성한다.
일 실시형태에서, 본딩은 시트를 예를 들어 130℃ 내지 200℃ 사이일 수도 있는 온도로 가열함으로써 추가로 달성된다. 접착제유형에 따라 온도가 변할 수도 있다.
일 실시 예에서, ACF 층은 이방성의 도전성 페이스트(ACP)를 포함 할 수도 있다.
그 후, 상기 방법은 종료될 수도 있다. 일 실시형태에서, 방법 단계는 참조 번호의 숫자 순서로 실행될 수도 있다.
일 실시형태에서, 상기 방법은 인쇄 회로 기판 상의 전자 구성요소를 둘러싸는 각각의 금속 프레임에 대하여 반복될 수도 있다.
전자 장치, 방법 및 컴퓨터 프로그램이 제공된다.
전자 디바이스가 존재하며, 상기 전자 디바이스는, 다층 인쇄 회로 기판; 상기 인쇄 회로 기판 상에 설치된 적어도 하나의 제1 전자 구성요소; 상기 인쇄 회로 기판 상에 설치되고, 상기 적어도 하나의 전자 구성요소를 둘러싸는 제1 금속 프레임; 상기 제1 금속 프레임 상의 본딩된 이방성의 도전성 필름의 제1 층을 포함하고, 상기 적어도 하나의 제1 전자 구성요소는, 상기 제1 금속 프레임 상의 그리고 상기 적어도 하나의 제1 전자 구성요소 상의 금속 포일의 시트를 열적으로 연결하고, 상기 시트는 상기 적어도 하나의 제1 전자 구성요소 및 상기 제1 금속 프레임을 덮는다.
방법이 존재하며, 상기 방법은, 금속 프레임 및 적어도 하나의 전자 구성요소 상에 이방성의 도전성 필름의 제1 층을 추가하는 단계로서, 상기 금속 프레임은 상기 전자 구성요소를 둘러싸며, 상기 금속 프레임 및 상기 전자 구성요소는 인쇄 회로 기판 상에 부착되고, 금속 포일의 시트는 이방성의 도전성 필름의 제1 층 상에 배치되는 것인, 상기 도전성 필름의 제1 층을 추가하는 단계와; 상기 적어도 하나의 전자 구성요소를 덮는 영역에서 상기 시트 상에 제1 압력을 인가하여 적어도 하나의 전자 구성요소 상의 이방성의 도전성 필름의 제1 층 상에 상기 시트를 고정시키는 단계와; 상기 금속 프레임을 덮는 영역에서 상기 시트 상에 제2 압력을 인가하여 상기 시트를 상기 금속 프레임 상의 상기 이방성의 도전성 필름의 제1 층 상에 고정시켜, 상기 이방성의 도전성 필름의 제1 층을 본딩하여 상기 금속 포일의 시트를 통하여 상기 금속 프레임으로의 상기 적어도 하나의 전자 구성요소의 열적 연결을 형성하는 단계를 포함한다.
컴퓨터 판독가능한 매체 상에 저장된 컴퓨터 프로그램이 존재하며, 상기 컴퓨터 프로그램은, 데이터 프로세싱 시스템 상에서 실행될 때, 각각 금속 프레임 및 적어도 하나의 전자 구성요소 상에 이방성의 도전성 필름의 제1 층을 추가하는 단계로서, 상기 금속 프레임은 상기 전자 구성요소를 둘러싸며, 상기 금속 프레임 및 상기 전자 구성요소는 인쇄 회로 기판 상에 부착되며, 금속 포일의 시트는 상기 이방성의 도전성 필름의 제1 층 상에 배치되는 것인, 상기 이방성의 도전성 필름의 제1 층을 추가하는 단계와; 상기 적어도 하나의 전자 구성요소를 덮는 영역에서 상기 시트 상에 제1 압력을 인가하고 상기 적어도 하나의 전자 구성요소 상의 이방성의 도전성 필름의 제1 층 상에 상기 시트를 고정시키는 단계와; 상기 금속 프레임을 덮는 영역에서 상기 시트 상에 제2 압력을 인가하여 상기 시트를 상기 금속 프레임 상의 상기 이방성의 도전성 필름의 제1 층 상에 고정시켜, 이방성의 도전성 필름의 제1 층을 본딩하여 금속 포일의 시트를 통하여 상기 금속 프레임으로의 상기 적어도 하나의 전자 구성요소의 열적 연결을 형성하는 단계를 야기하도록 구성된 코드를 포함한다.
일 실시형태에서, 컴퓨터 판독가능한 매체는, 정적 랜덤 액세스 메모리, 판독 전용 메모리, 마스크 판독 전용 메모리, 비휘발성 랜덤 액세스 메모리, 전기적 소거가능한 프로그래머블 판독 전용 메모리, 플래시 메모리, 자기 또는 광학 디스크, 분리형 메모리 모듈, 분리형 메모리 카드 및 자기저항 랜덤 액세스 메모리를 포함한다.
일 실시형태에서, 적어도 하나의 제1 전자 구성요소는 집적 회로를 포함한다. 상기 집적 회로는 패키지-온-패키지를 포함할 수도 있다. 집적 회로는 전기적으로 절연된 경화 수지 몰드로 덮인 적어도 2개의 패키지 층을 포함하는 칩 패키지를 포함할 수도있다.
일 실시형태에서, 제1 프레임은 무선 주파수 차폐에 적합하다.
일 실시형태에서, 본딩된 이방성의 도전성 필름의 제1 층은, 구리, 니켈 및 주석 입자 중 적어도 하나, 또는 구리, 니켈 및 주석 코팅된 입자 중 적어도 하나를 포함한다.
일 실시형태에서, 전자 디바이스는 인쇄 회로 기판 상에 설치된 적어도 하나의 제2 전자 구성요소, 인쇄 회로 기판 상에 설치되며, 상기 적어도 하나의 제2 전자 구성요소를 둘러싸는 제2 금속 프레임, 상기 제2 프레임 및 상기 적어도 하나의 제2 전자 구성요소 상의 본딩된 이방성의 도전성 필름의 제2 층을 더 포함하며, 상기 제2 층은 상기 제2 프레임상의 그리고 적어도 하나의 제2 전자 구성요소 상의 금속 포일의 시트를 열적으로 연결하고, 상기 시트는 또한, 적어도 하나의 제2 전자 구성요소 및 제1 프레임을 덮는다.
일 실시형태에서, 상기 제1 프레임 및 제2 프레임은 무선 주파수 차폐에 적합하다.
일 실시형태에서, 본딩된 이방성의 도전성 필름의 제1 층 및/또는 제2 층은 구리 입자 또는 구리 코팅된 입자를 포함한다.
일 실시형태에서, 제2 금속 프레임의 높이는 제1 금속 프레임의 높이와 상이하다.
일 실시형태에서, 적어도 하나의 제2 전자 구성요소는 집적 회로를 포함한다.
일 실시형태에서, 집적 회로는 전기적으로 절연된 경화 수지 몰드로 덮인 적어도 2개의 패키지 층을 포함하는 칩 패키지를 포함한다.
일 실시형태에서, 제2 프레임은 무선 주파수 차폐에 적합하다.
일 실시형태에서, 전자 디바이스는 적어도 하나의 제3 전자 구성요소, 상기 적어도 하나의 제3 전자 구성요소 상의 금속 포일의 시트를 열적으로 연결하는 본딩된 이방성의 도전성 필름의 제3 층을 더 포함하며, 상기 시트는 또한, 상기 적어도 하나의 제3 전자 구성요소를 덮는다.
일 실시형태에서, 적어도 하나의 제3 전자 구성요소는 집적 회로를 포함한다.
일 실시형태에서, 집적 회로는 칩 패키지를 포함한다.
일 실시형태에서, 집적 회로는 플립 칩을 포함한다.
일 실시형태에서, 시트는 히트 싱크에 열적으로 연결된다. 히트 싱크는 인쇄 회로 기판에 적어도 하나의 구리 층을 포함할 수도 있다. 히트 싱크는 또한 전자 디바이스의 커버 또는 커버 구성 요소, 예를 들어, 백(back) 커버 또는 디스플레이 프레임을 포함할 수도 있다. 커버 또는 커버 구성 요소는 알루미늄 또는 구리로 이루어질 수도 있다.
일 실시형태에서, 히트 싱크는 인쇄 회로 기판의 적어도 하나의 구리 층을 포함한다.
일 실시형태에서, 시트는 인쇄 회로 기판의 열 비아 상에 본딩된 이방성의 도전성 필름의 적어도 하나의 스폿에 부착되고, 적어도 하나의 열 비아는 다층 인쇄 회로 기판의 구리 층에 열적으로 연결된다.
일 실시형태에서, 시트는 구리 포일, 알루미늄 포일 및 알파카 포일 중 적어도 하나로 제조된다. 상기 포일은 5 ㎛ 내지 125 ㎛의 두께를 가질 수도 있다.
전자 디바이스가 존재하며, 상기 전자 디바이스는, 다층 인쇄 회로 기판, 상기 인쇄 회로 기판 상에 설치된 적어도 하나의 제1 전자 구성요소 및 상기 인쇄 회로 기판 상에 설치되며 상기 적어도 하나의 제1 전자 구성요소를 둘러싸는 제1 금속 프레임을 포함한다. 전자 디바이스는, 제1 프레임 상의 및 적어도 하나의 제1 전자 구성요소 상의 본딩된 이방성의 도전성 필름의 제1 층이 제1 프레임 상의 그리고 상기 적어도 하나의 제1 전자 구성요소 상의 금속 포일의 시트를 열적으로 연결하고, 상기 시트가 상기 적어도 하나의 제1 전자 구성요소 및 제1 프레임을 덮는 것을 특징으로 한다.
인쇄 회로 보드 상에 열 도전성 쉴드를 부착하기 위한 방법이 있다. 방법은, 금속 프레임 및 적어도 하나의 전자 구성요소 상에 이방성 도전성 막의 제1 층을 추가하는 단계로서, 금속 프레임은 전자 구성요소를 둘러싸고, 금속 프레임 및 전자 구성요소는 인쇄 회로 보드 상에 부착되며, 이방성 도전성 막의 제1 층 상에 금속 포일의 시트가 배열되는 것인, 이방성 도전성 막의 제1 층을 추가하는 단계; 적어도 하나의 전자 구성요소를 덮는 영역에서 시트 상에 제1 압력을 인가하여 적어도 하나의 전자 구성요소 상에 이방성 도전성 막의 제1 층 상의 시트를 고정하는 단계; 금속 프레임을 덮는 영역에서 시트 상에 제2 압력을 인가하여 금속 프레임 상에 이방성 도전성 막의 제1 층 상의 시트를 고정하여 이방성 도전성 막의 제1 층을 본딩함으로써 금속 포일의 시트를 통한 금속 프레임에의 적어도 하나의 전자 구성요소의 열적 연결을 형성하는 단계를 포함하는 점으로 특징지어진다.
컴퓨터 판독가능한 매체 상에 저장되는 컴퓨터 프로그램이 있으며, 컴퓨터 프로그램은 코드를 포함한다. 컴퓨터 프로그램은, 데이터 프로세싱 시스템 상에서 실행될 때 다음의 단계들을 발생시키도록 구성되는 점으로 특징지어진다: 금속 프레임 및 적어도 하나의 전자 구성요소 상에 이방성 도전성 막의 제1 층을 추가하는 단계로서, 금속 프레임은 전자 구성요소를 둘러싸고, 금속 프레임 및 전자 구성요소는 인쇄 회로 보드 상에 부착되며, 이방성 도전성 막의 제1 층 상에 금속 포일의 시트가 배치되는 것인, 이방성 도전성 막의 제1 층을 추가하는 단계; 적어도 하나의 전자 구성요소를 덮는 영역에서 시트 상에 제1 압력을 인가하여 적어도 하나의 전자 구성요소 상에 이방성 도전성 막의 제1 층 상의 시트를 고정하는 단계; 금속 프레임을 덮는 영역에서 시트 상에 제2 압력을 인가하여 금속 프레임 상에 이방성의 도전성 막의 제1 층 상의 시트를 고정하여 이방성의 도전성 막의 제1 층을 본딩함으로써 금속 포일의 시트를 통한 금속 프레임에의 적어도 하나의 전자 구성요소의 열적 연결을 형성하는 단계.
본원에서 이전에 설명된 실시형태들은 서로 임의의 조합으로 사용될 수 있다. 실시형태들 중 몇몇은 함께 조합되어 추가 실시형태를 형성할 수 있다. 방법, 전자 디바이스, 컴퓨터 프로그램 또는 컴퓨터 프로그램 제품은 본원에서 이전에 설명된 실시예들 중 적어도 하나를 포함할 수 있다. 위에서의 실시형태들 또는 변형예들 중 임의의 것들은, 그들이 대안들을 배제하는 것으로서 명시적으로 언급되지 않는 한, 그들이 참조하는 각 양태들에 대해 단독으로 또는 조합으로 적용될 수 있다는 점이 이해되어야 한다.
대안적으로, 또는 추가적으로, 본원에서 설명된 전자 구성요소들은 적어도 부분적으로 하나 이상의 하드웨어 로직 구성요소를 포함할 수 있다. 제한적이지 않은 예를 들면, 사용될 수 있는 예시적인 유형의 하드웨어 로직 구성요소들은 필드 프로그램가능 게이트 어레이(Field-programmable Gate Array; FPGA)들, 프로그램 특정 집적 회로(Program-specific Integrated Circuit; ASIC)들, 프로그램 특정 표준 제품(Program specific Standard Product; ASSP)들, 시스템 온 칩 시스템(System on a chip system; SOC)들, 복합 프로그램가능 로직 디바이스(Complex Programmable Logic Device; CPLD)들, 그래픽 프로세싱 유닛(Graphics Processing Unit; GPU)들을 포함한다.
본원에서 이전에 설명된 장치 또는 시스템의 예시는, 하나 이상의 센서를 제어하고 센서 데이터를 수신하고 센서 데이터를 사용하기 위한, 디바이스의 동작을 제어하는 컴퓨터 실행가능 명령어들을 프로세싱하는 마이크로프로세서들, 컨트롤러들 또는 임의의 다른 적절한 유형의 프로세서들일 수 있는 하나 이상의 프로세서를 포함하는 컴퓨팅 기반 디바이스이다. 애플리케이션 소프트웨어가 디바이스 상에서 실행될 수 있도록, 운영 체제를 포함하는 플랫폼 소프트웨어 또는 임의의 다른 적절한 플랫폼 소프트웨어가 컴퓨팅 기반 디바이스에 제공될 수 있다.
컴퓨터 실행가능한 명령어들은 컴퓨팅 기반 디바이스에 의해 액세스가능한 임의의 컴퓨터 판독가능한 매체를 사용하여 제공될 수 있다. 컴퓨터 판독가능한 매체는 예를 들어, 메모리 및 통신 매체와 같은 컴퓨터 저장 매체를 포함할 수 있다. 메모리와 같은 컴퓨터 저장 매체는 컴퓨터 판독가능한 명령어들, 데이터 구조들, 프로그램 모듈들, 또는 다른 데이터와 같은, 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성의, 분리형 및 비분리형 매체를 포함한다. 컴퓨터 저장 매체는, RAM, ROM, EPROM, EEPROM, 플래시 메모리 또는 다른 메모리 기술, CD-ROM, 디지털 다기능 디스크(digital versatile disk; DVD) 또는 다른 광학 저장장치, 자기 카세트, 자기 테이프, 자기 디스크 저장장치 또는 다른 자기 저장 디바이스들, 또는 컴퓨팅 디바이스에 의한 액세스를 위해 정보를 저장하는데 사용될 수 있는 임의의 다른 매체를 포함하지만, 이에 제한되는 것은 아니다. 반대로, 통신 매체는 컴퓨터 판독가능 명령어들, 데이터 구조들, 프로그램 모듈들, 또는 다른 데이터를 반송파와 같은 변조된 데이터 신호 또는 다른 전송 메커니즘 내에 포함시킬 수 있다. 본원에서 규정된 바와 같이, 컴퓨터 저장 매체는 통신 매체를 포함하지 않는다. 따라서, 컴퓨터 저장 매체는 그 자체가 전파 신호로 해석되어서는 안된다. 전파 신호들은 컴퓨터 저장 매체 내에 존재할 수 있지만, 전파 신호들은 그 자체가 컴퓨터 저장 매체의 예시들이 아니다. 컴퓨터 저장 매체가 컴퓨팅 기반 디바이스 내에 도시되어 있지만, 저장 매체는 원격으로 분산 또는 위치되고, 네트워크 또는 다른 통신 링크를 통해, 예를 들어 통신 인터페이스를 사용함으로써 액세스될 수 있다는 점이 이해될 것이다.
컴퓨팅 기반 디바이스는, 컴퓨팅 기반 디바이스로부터 분리되거나 또는 컴퓨팅 기반 디바이스에 통합될 수 있는 디스플레이 디바이스에 디스플레이 정보를 출력하도록 배열되는 입력/출력 컨트롤러를 포함할 수 있다. 디스플레이 정보는, 예를 들어 센서 입력을 사용하여 디바이스에 의해 추적되는 손 제스처들을 디스플레이하거나 또는 다른 디스플레이 목적들을 위해 그래픽 사용자 인터페이스를 제공할 수 있다. 입력/출력 컨트롤러는 또한, 사용자 입력 디바이스(예를 들어, 마우스, 키보드, 카메라, 마이크로폰, 또는 다른 센서)와 같은 하나 이상의 디바이스로부터 입력을 수신하고 프로세싱하도록 배열된다. 몇몇 예시들에서, 사용자 입력 디바이스는 음성 입력, 사용자 제스처들 또는 다른 사용자 액션들을 검출할 수 있고, 내추럴 사용자 인터페이스(natural user interface; NUI)를 제공할 수 있다. 이 사용자 입력은 특정 사용자를 위해 디바이스들 구성하도록 사용될 수 있다. 실시예에서 디스플레이 디바이스는 또한 터치 감지 디스플레이 디바이스이면, 사용자 입력 디바이스로서 역할을 할 수 있다. 입력/출력 컨트롤러는 또한 디스플레이 디바이스 이외의 디바이스들, 예를 들어 로컬로 연결된 인쇄 디바이스에 데이터를 출력할 수 있다.
‘컴퓨터’ 또는 ‘컴퓨팅 기반 디바이스(computing-based device)’라는 용어는 본 명세서에서 명령어를 실행할 수 있는 처리 능력을 가진 임의의 디바이스를 지칭하는데 사용된다. 당업자는 이러한 처리 능력이, 복수의 상이한 디바이스들에 통합되므로, 각각‘컴퓨터’및‘컴퓨팅 기반 디바이스’라는 용어는 PC, 서버, 모바일 전화(스마트 폰을 포함함), 태블릿 컴퓨터, 셋탑 박스, 미디어 플레이어, 게임 콘솔, 개인 정보 단말기(personal digital assistant; PDA) 및 많은 기타 디바이스들을 포함한다는 것을 인식한다.
본 명세서에서 설명된 방법은, 유형의(tangible) 저장 매체 예를 들어, 프로그램이 컴퓨터 상에서 동작될 때 본 명세서에서 설명된 방법들 중 임의의 방법의 모든 단계들을 수행하도록 구성된 컴퓨터 프로그램 코드 수단을 구비하는 컴퓨터 프로그램의 형태로, 머신 판독가능한 형태의 소프트웨어에 의해 수행될 수도 있으며, 여기서 컴퓨터 프로그램은 컴퓨터 판독가능한 매체 상에서 구현될 수도 있다. 유형의 저장 매체의 예는. 디스크, 썸(thumb) 드라이브, 메모리 등과 같은 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 저장 디바이스를 포함하며, 전파된 신호를 포함하지는 않는다. 전파된 신호는 유형의 저장 매체에 존재할 수도 있지만, 전파된 신호 자체는 유형의 저장 매체의 예가 아니다. 소프트웨어는 병렬 프로세서 또는 직렬 프로세서에서 실행하기에 적합할 수 있어, 방법 단계가 임의의 적절한 순서로, 또는 동시에 수행될 수도 있다.
이는 소프트웨어가 가치가 크고 별도로 거래 가능한 상품임을 인정한다. 이는 원하는 기능을 수행하기 위해 "덤(dumb)" 또는 표준 하드웨어에서 실행되거나 제어되는 소프트웨어를 포함하도록 의도된다. 또한 원하는 기능을 수행하기 위해, 실리콘 칩을 설계하거나 범용 프로그래머블 칩을 구성하는데 사용되는 HDL(harddware description language; 하드웨어 설명 언어) 소프트웨어와 같은 하드웨어의 구성을 “설명” 하거나 정의하는 소프트웨어도 포함하도록 의도된다.
당업자들은 프로그램 명령들을 저장하기 위해 사용되는 저장 디바이스들이 네트워크에 걸쳐서 분산될 수 있다는 것을 인식할 것이다. 예를 들어, 원격 컴퓨터는 소프트웨어로서 설명된 프로세스의 예를 저장할 수도 있다. 로컬 또는 터미널 컴퓨터가 원격 컴퓨터에 액세스하여 소트프웨어의 일부 또는 전체를 다운로드하여 프로그램을 작동시킬 수 있다. 대안적으로, 로컬 컴퓨터는 필요에 따라 소프트웨어의 일부를 다운로드하거나, 로컬 터미널 및 원격 컴퓨터(또는 컴퓨터 네트워크)에서 일부 소프트웨어 명령어들을 실행할 수도 있다.
선택적으로 또는 부가적으로, 본 명세서에 기능적으로 설명된 것은, 적어도 부분적으로 하나 이상의 하드웨어 로직 구성요소들에 의해 수행될 수있다. 예를 들어, 제한 없이, 사용될 수 있는 예시적인 유형의 하드웨어 로직 구성요소들은, FPGA (Field-Programmable Gate Array), ASIC(Application-Specific Integrated Circuit), ASSP(Application-Specific Standard Product), SOC(System-on-a-chip), 복합 프로그래머블 로직 디바이스(Complex Programmable Logic Device; CPLD) 등을 포함한다.
여기에 주어진 임의의 범위 또는 디바이스 값은 원하는 효과를 잃지 않고 확장되거나 변경될 수도 있다.
본 발명이 구조적 특징들 및/또는 동작들에 특정한 언어로 설명되었지만, 첨부된 청구항들에 정의된 청구물이 반드시 전술한 특정 특징들 또는 동작들로 제한되지는 않는다라고 이해할 수 있다. 오히려, 전술한 특정 특징들 및 동작들은 청구범위를 구현하는 예로서 개시되고, 다른 동등한 특징 및 동작은 청구범위의 범위 내에 있도록 의도된다.
전술한 이익 및 이점은 일 실시형태와 관련될 수도 있거나 일부 실시형태와 관련될 수도 있다는 것을 이해할 수 있다. 상기 실시형태는 언급된 문제점 중 일부 또는 전부를 해결하는 것, 또는 언급된 이익 및 이점 중 일부 또는 전부를 해결하는 것으로 제한되지 않는다. ‘an’항목에 대한 참조는 하나 이상의 항목을 지칭한다는 것을 더 이해할 수 있다.
본 명세서에 기술된 방법들의 단계는 임의의 적합한 순서로, 또는 적절한 경우에는 동시에 수행될 수도 있다. 또한, 개별 블록은 본 명세서에서 설명된 청구물의 사상 및 범위를 벗어나지 않고 임의의 방법으로부터 삭제될 수도 있다. 전술한 임의의 실시예의 양태는, 설명된 다른 실시예 중 임의의 실시예의 양태와 결합하여 추구되는 효과를 잃지 않고 추가의 예를 형성할 수도 있다.
용어‘포함하는’은 본 명세서에서 식별된 방법 블록 또는 요소를 포함하는 것을 의미하도록 사용되지만, 이러한 블록 또는 요소는 배타적인 목록을 포함하지 않으며, 방법 또는 장치는 추가적인 블록 또는 요소를 포함할 수도 있다.
상기 설명은 단지 예시로서 주어지며, 당업자에 의해 다양한 수정이 이루어질 수도 있음을 이해할 것이다. 상기 명세서, 실시예 및 데이터는, 예시적인 실시형태의 구조 및 사용에 대한 완전한 설명을 제공한다. 여러 가지 실시형태가 어느 정도의 특이성으로, 또는 하나 이상의 개별적인 실시형태를 참조하여 전술되었지만, 당업자는 본 명세서의 사상 또는 범위를 벗어나지 않으면서 개시된 실시형태들에 다수의 변경을 행할 수도 있다.

Claims (20)

  1. 전자 디바이스에 있어서,
    다층 인쇄 회로 기판과,
    상기 인쇄 회로 기판 상에 설치된 적어도 하나의 제1 전자 구성요소와,
    상기 인쇄 회로 기판 상에 설치되고, 상기 적어도 하나의 제1 전자 구성요소를 둘러싸는 제1 금속 프레임과,
    상기 제1 금속 프레임 및 상기 적어도 하나의 제1 전자 구성요소 상의 본딩된 이방성의 도전성 필름의 제1 층
    을 포함하고,
    상기 제1 층은 상기 제1 금속 프레임 상의 그리고 상기 적어도 하나의 제1 전자 구성요소 상의 금속 포일의 시트를 열적으로 연결하며,
    상기 시트는 상기 적어도 하나의 제1 전자 구성요소 및 상기 제1 금속 프레임을 덮는 것인 전자 디바이스.
  2. 제1항에 있어서, 상기 적어도 하나의 제1 전자 구성요소는 집적 회로를 포함하는 것인 전자 디바이스.
  3. 제2항에 있어서, 상기 집적 회로는 전기 절연성 경화 수지 몰드로 덮인 적어도 2개의 패키지 층을 구비하는 칩 패키지를 포함하는 전자 디바이스.
  4. 제1항에 있어서, 상기 제1 금속 프레임은 무선 주파수 차폐에 적합한 것인 전자 디바이스.
  5. 제1항에 있어서, 상기 본딩된 이방성의 도전성 필름의 제1 층은 구리, 니켈 및 주석 입자 중 적어도 하나를 포함하는 것인 전자 디바이스.
  6. 제1항에 있어서,
    상기 전자 디바이스는,
    상기 인쇄 회로 기판 상에 설치된 적어도 하나의 제2 전자 구성요소와,
    상기 인쇄 회로 기판 상에 설치되고, 상기 적어도 하나의 제2 전자 구성요소를 둘러싸는 제2 금속 프레임과,
    상기 제2 금속 프레임 및 상기 적어도 하나의 제2 전자 구성요소 상의 본딩된 이방성의 도전성 필름의 제2 층
    을 포함하며,
    상기 제2 층은, 상기 제2 금속 프레임 상의 그리고 상기 적어도 하나의 제2 전자 구성요소 상의 금속 포일의 시트를 열적으로 연결하고,
    상기 시트는 또한, 상기 적어도 하나의 제2 전자 구성요소 및 상기 제1 금속 프레임을 덮는 것인 전자 디바이스.
  7. 제6항에 있어서, 상기 제2 금속 프레임의 높이는 상기 제1 금속 프레임의 높이와 상이한 것인 전자 디바이스.
  8. 제6항에 있어서, 상기 적어도 하나의 제2 전자 구성요소는 집적 회로를 포함하는 것인 전자 디바이스.
  9. 제8항에 있어서, 상기 집적 회로는 전기 절연성 경화 수지 몰드로 덮인 적어도 2개의 패키지 층을 구비하는 칩 패키지를 포함하는 전자 디바이스.
  10. 제6항에 있어서, 상기 제2 금속 프레임은 무선 주파수 차폐에 적합한 것인 전자 디바이스.
  11. 제1항에 있어서,
    상기 전자 디바이스는,
    적어도 하나의 제3 전자 구성요소와,
    상기 적어도 하나의 제3 전자 구성요소 상의 금속 포일의 시트를 열적으로 연결하는 본딩된 이방성의 도전성 필름의 제3 층
    을 더 포함하며,
    상기 시트는 또한, 상기 적어도 하나의 제3 전자 구성요소를 덮는 것인 전자 디바이스.
  12. 제11항에 있어서, 상기 적어도 하나의 제3 전자 구성요소는 집적 회로를 포함하는 것인 전자 디바이스.
  13. 제12항에 있어서, 상기 집적 회로는 칩 패키지를 포함하는 것인 전자 디바이스.
  14. 제12항에 있어서, 상기 집적 회로는 플립 칩을 포함하는 것인 전자 디바이스.
  15. 제1항에 있어서, 상기 시트는 히트 싱크(heat sink)에 열적으로 연결되는 것인 전자 디바이스.
  16. 제15항에 있어서, 상기 히트 싱크는 상기 인쇄 회로 기판의 적어도 하나의 구리 층을 포함하는 것인 전자 디바이스.
  17. 제16항에 있어서, 상기 시트는, 상기 인쇄 회로 기판의 열적 비아(thermal via) 상에 본딩된 이방성의 도전성 필름의 스폿(spot)에 부착되고, 상기 열적 비아는 상기 다층 인쇄 회로 기판의 구리 층에 열적으로 연결되는 것인 전자 디바이스.
  18. 제1항에 있어서, 상기 시트는, 구리 포일, 알루미늄 포일, 및 알파카(alpaca) 포일 중 적어도 하나로 구성되며, 상기 포일은 5 ㎛ 내지 125 ㎛의 두께를 가지는 것인 전자 디바이스.
  19. 방법에 있어서,
    금속 프레임 및 적어도 하나의 전자 구성요소 상에 이방성의 도전성 필름의 제1 층을 추가하는 단계로서, 상기 금속 프레임은 상기 전자 구성요소를 둘러싸며, 상기 금속 프레임 및 상기 전자 구성요소는 인쇄 회로 기판 상에 부착되고, 금속 포일의 시트는 이방성의 도전성 필름의 제1 층 상에 배치되는 것인, 상기 도전성 필름의 제1 층을 추가하는 단계와,
    상기 적어도 하나의 전자 구성요소를 덮는 영역에서 상기 시트 상에 제1 압력을 인가하여 적어도 하나의 전자 구성요소 상의 이방성의 도전성 필름의 제1 층 상에 상기 시트를 고정시키는 단계와,
    상기 금속 프레임을 덮는 영역에서 상기 시트 상에 제2 압력을 인가하여 상기 시트를 상기 금속 프레임 상의 상기 이방성의 도전성 필름의 제1 층 상에 고정시켜, 상기 이방성의 도전성 필름의 제1 층을 본딩하여 상기 금속 포일의 시트를 통하여 상기 금속 프레임으로의 상기 적어도 하나의 전자 구성요소의 열적 연결을 형성하는 단계
    를 포함하는 방법.
  20. 컴퓨터 판독가능한 매체 상에 저장된 컴퓨터 프로그램으로서, 상기 컴퓨터 프로그램은, 데이터 프로세싱 시스템 상에서 실행될 때,
    금속 프레임 및 적어도 하나의 전자 구성요소 상에 이방성의 도전성 필름의 제1 층을 추가하는 단계로서, 상기 금속 프레임은 상기 전자 구성요소를 둘러싸며, 상기 금속 프레임 및 상기 전자 구성요소는 인쇄 회로 기판 상에 부착되며, 금속 포일의 시트는 상기 이방성의 도전성 필름의 제1 층 상에 배치되는 것인, 상기 이방성의 도전성 필름의 제1 층을 추가하는 단계와,
    상기 적어도 하나의 전자 구성요소를 덮는 영역에서 상기 시트 상에 제1 압력을 인가하고 상기 적어도 하나의 전자 구성요소 상의 이방성의 도전성 필름의 제1 층 상에 상기 시트를 고정시키는 단계와,
    상기 금속 프레임을 덮는 영역에서 상기 시트 상에 제2 압력을 인가하여 상기 시트를 상기 금속 프레임 상의 상기 이방성의 도전성 필름의 제1 층 상에 고정시켜, 이방성의 도전성 필름의 제1 층을 본딩하여 상기 금속 포일의 시트를 통하여 상기 금속 프레임으로의 상기 적어도 하나의 전자 구성요소의 열적 연결을 형성하는 단계
    를 야기하도록 구성된 코드를 포함하는 것인 컴퓨터 판독가능한 매체 상에 저장된 컴퓨터 프로그램.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9420734B2 (en) * 2014-04-01 2016-08-16 Advanced Micro Devices, Inc. Combined electromagnetic shield and thermal management device
DE102015001148B4 (de) * 2015-01-30 2019-04-11 e.solutions GmbH Anordnung und Verfahren zur elektromagnetischen Abschirmung
CN107113991B (zh) 2015-06-04 2019-11-15 华为技术有限公司 移动终端及散热屏蔽结构
KR102583890B1 (ko) 2016-02-18 2023-10-05 삼성전자주식회사 열 수집/확산 구조를 가진 전자 장치
US20180175005A1 (en) * 2016-12-21 2018-06-21 Intel Corporation Thermal dissipation using anisotropic conductive material
JP6363687B2 (ja) * 2016-12-26 2018-07-25 デクセリアルズ株式会社 半導体装置
KR102398672B1 (ko) 2017-05-18 2022-05-17 삼성전자주식회사 방열구조를 포함하는 전자 장치
KR20190044411A (ko) * 2017-10-20 2019-04-30 엘지전자 주식회사 이동 단말기
CN110416200B (zh) * 2019-07-02 2020-11-20 珠海格力电器股份有限公司 一种功率模块封装结构及制作方法
TWI717056B (zh) * 2019-10-15 2021-01-21 萬潤科技股份有限公司 散熱片壓合製程之溫度控制方法及裝置
KR20210063824A (ko) * 2019-11-25 2021-06-02 삼성전자주식회사 방열 구조를 포함하는 전자 장치
TWI731737B (zh) 2020-07-03 2021-06-21 財團法人工業技術研究院 導線架封裝結構
CN112163659A (zh) * 2020-09-09 2021-01-01 北京智芯微电子科技有限公司 微型电子标签以及微型电子标签的制备方法
US20230137512A1 (en) * 2021-11-03 2023-05-04 Western Digital Technologies, Inc. Stacked ssd semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050036291A1 (en) 2003-08-12 2005-02-17 Siliconware Precision Industries Co., Ltd. Semiconductor package with heat dissipating structure
US20100244236A1 (en) 2009-03-26 2010-09-30 Yun Jaeun Integrated circuit packaging system with heat spreader and method of manufacture thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5294826A (en) 1993-04-16 1994-03-15 Northern Telecom Limited Integrated circuit package and assembly thereof for thermal and EMI management
WO1996023399A1 (en) 1995-01-25 1996-08-01 Aavid Engineering, Inc. Thermal management and rfi/emi shielding system
US5796170A (en) 1996-02-15 1998-08-18 Northern Telecom Limited Ball grid array (BGA) integrated circuit packages
US7169643B1 (en) * 1998-12-28 2007-01-30 Seiko Epson Corporation Semiconductor device, method of fabricating the same, circuit board, and electronic apparatus
US8143108B2 (en) 2004-10-07 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US6900383B2 (en) * 2001-03-19 2005-05-31 Hewlett-Packard Development Company, L.P. Board-level EMI shield that adheres to and conforms with printed circuit board component and board surfaces
US6807731B2 (en) 2002-04-02 2004-10-26 Delphi Technologies, Inc. Method for forming an electronic assembly
US6744640B2 (en) * 2002-04-10 2004-06-01 Gore Enterprise Holdings, Inc. Board-level EMI shield with enhanced thermal dissipation
JP4148201B2 (ja) 2004-08-11 2008-09-10 ソニー株式会社 電子回路装置
US7262369B1 (en) 2006-03-09 2007-08-28 Laird Technologies, Inc. Combined board level EMI shielding and thermal management
US7463496B2 (en) 2006-03-09 2008-12-09 Laird Technologies, Inc. Low-profile board level EMI shielding and thermal management apparatus and spring clips for use therewith
US7656025B2 (en) * 2006-11-21 2010-02-02 The Boeing Company Direct semiconductor contact ebullient cooling package
US8077479B2 (en) 2008-02-20 2011-12-13 Apple Inc. Apparatus for reducing electromagnetic interference and spreading heat
KR101486420B1 (ko) 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
US7965514B2 (en) 2009-06-05 2011-06-21 Laird Technologies, Inc. Assemblies and methods for dissipating heat from handheld electronic devices
US8021930B2 (en) 2009-08-12 2011-09-20 Stats Chippac, Ltd. Semiconductor device and method of forming dam material around periphery of die to reduce warpage
US8476115B2 (en) * 2011-05-03 2013-07-02 Stats Chippac, Ltd. Semiconductor device and method of mounting cover to semiconductor die and interposer with adhesive material
US9179538B2 (en) 2011-06-09 2015-11-03 Apple Inc. Electromagnetic shielding structures for selectively shielding components on a substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050036291A1 (en) 2003-08-12 2005-02-17 Siliconware Precision Industries Co., Ltd. Semiconductor package with heat dissipating structure
US20100244236A1 (en) 2009-03-26 2010-09-30 Yun Jaeun Integrated circuit packaging system with heat spreader and method of manufacture thereof

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