KR100914980B1 - 적층 반도체 패키지 - Google Patents

적층 반도체 패키지

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KR100914980B1
KR100914980B1 KR1020070106480A KR20070106480A KR100914980B1 KR 100914980 B1 KR100914980 B1 KR 100914980B1 KR 1020070106480 A KR1020070106480 A KR 1020070106480A KR 20070106480 A KR20070106480 A KR 20070106480A KR 100914980 B1 KR100914980 B1 KR 100914980B1
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Abstract

적층 반도체 패키지가 개시되어 있다. 적층 반도체 패키지는 상면, 하면, 상기 상면과 상기 하면을 연결하는 측면들 및 회로부를 갖는 반도체 칩 몸체, 상기 회로부와 연결되며 상기 상면의 에지에 배치된 패드들, 상기 각 패드와 대응하는 상기 측면에 오목하게 형성되며 상기 상면 및 상기 하면을 연결하는 리세스부 및 상기 리세스부의 표면에 배치되며 상기 패드와 연결된 도전성 연결 패턴을 포함하는 적어도 2 개의 반도체 칩들을 포함하는 반도체 칩 모듈 및 상기 반도체 칩 모듈을 수납하는 수납부를 갖고, 상기 수납부에 의하여 형성된 내측면들 중 상기 반도체 칩 모듈과 마주하는 내측면 상에 배치되어 상기 각 도전성 연결 패턴과 접속되는 접속 패턴이 형성된 수납 기판을 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 다양한 종류의 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 소자를 포함하는 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 데이터 용량 및 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
복수개의 반도체 칩들을 적층 한 적층 반도체 패키지의 경우, 적층 된 반도체 칩들을 전기적으로 연결하기 위하여 반도체 칩에 관통홀을 형성하고, 관통홀에 관통 전극이 배치된다.
적층 반도체 패키지를 제조하기 위하여 각 반도체 칩을 관통하는 관통 전극을 형성할 경우, 관통 전극이 차지하는 면적에 의하여 각 반도체 칩의 데이터 용량이 감소 된다.
또한, 반도체 칩에 관통 전극을 형성할 때, 반도체 칩의 파손이 발생 될 수 있고, 관통 전극에 의하여 적층 반도체 패키지에만 적용되는 반도체 칩이 요구된다.
본 발명의 하나의 목적은 관통 전극의 구조를 개선하여 데이터 저장 용량의 감소 없이 복수개의 반도체 칩을 적층 및 부피를 감소시킨 적층 반도체 패키지를 제공한다.
본 발명에 따른 적층 반도체 패키지는 상면, 하면, 상기 상면과 상기 하면을 연결하는 측면들 및 회로부를 갖는 반도체 칩 몸체, 상기 회로부와 연결되며 상기 상면의 에지에 배치된 패드들, 상기 각 패드와 대응하는 상기 측면에 오목하게 형성되며 상기 상면 및 상기 하면을 연결하는 리세스부 및 상기 리세스부의 표면에 배치되며 상기 패드와 연결된 도전성 연결 패턴을 포함하는 적어도 2 개의 반도체 칩들을 포함하는 반도체 칩 모듈 및 상기 반도체 칩 모듈을 수납하는 수납부를 갖고, 상기 수납부에 의하여 형성된 내측면들 중 상기 반도체 칩 모듈과 마주하는 내측면 상에 배치되어 상기 각 도전성 연결 패턴과 접속되는 접속 패턴이 형성된 수납 기판을 포함한다.
적층 반도체 패키지의 상기 수납 기판의 상기 수납부는 상기 수납 기판의 상면 및 상기 상면과 대향 하는 하면을 관통하는 관통공이다.
적층 반도체 패키지의 상기 수납 기판은 상기 상면에 배치되어 상기 수납부의 일측을 덮는 커버 및 상기 수납 기판의 상기 일측과 대향 하는 타측을 덮는 몰딩 부재를 포함한다.
적층 반도체 패키지의 상기 접속 패턴은 상기 내측면 상에 배치된 도금 패턴 및 상기 도금 패턴 상에 형성되어 상기 도전성 연결 부재와 전기적으로 접속되는 솔더 패턴을 포함한다.
적층 반도체 패키지의 상기 수납 기판의 상면 및 상기 상면과 대향 하는 하면 중 적어도 하나에는 상기 접속 패턴과 전기적으로 연결된 볼 랜드 패턴이 형성된다.
적층 반도체 패키지의 상기 반도체 칩 모듈이 수납된 상기 수납 기판은 적어도 2 개가 적층 되고, 적층된 각 수납 기판들 중 마주하는 볼 랜드 패턴들은 솔더볼에 의하여 전기적으로 연결된다.
적층 반도체 패키지의 상기 수납 기판은 적어도 2 개의 수납부들을 포함한다.
본 발명에 의하면, 적층 반도체 패키지를 이루는 반도체 칩들을 상호 전기적으로 연결하기 위해 각 반도체 칩들의 측면으로부터 노출된 도전성 연결 부재를 배치하여 각 반도체 칩들의 데이터 저장 용량이 감소 되는 것을 방지할 뿐만 아니라 적층 반도체 패키지를 리세스를 갖는 수납 기판 내에 실장 하여 적층 반도체 패키지의 두께를 크게 감소 시킬 수 있는 장점을 갖는다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 분해 사시도이다.
도 2는 도 1에 도시된 반도체 칩 모듈들 중 어느 하나의 반도체 칩을 도시한 부분 절개 사시도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 4는 도 3의 'A' 부분 확대도이다.
도 5는 도 1에 도시된 적층 반도체 패키지를 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 분해 사시도이다.
도 1을 참조하면, 적층 반도체 패키지(400)는 반도체 칩 모듈(100) 및 수납 기판(250)을 포함한다.
반도체 칩 모듈(100)은 적층 된 적어도 2 개의 반도체 칩(90)들을 포함한다. 본 실시예에서, 반도체 칩 모듈(100)은, 예를 들어, 4 개의 반도체 칩(90)들을 포함한다.
도 2는 도 1에 도시된 반도체 칩 모듈들 중 어느 하나의 반도체 칩을 도시한 부분 절개 사시도이다. 도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다. 도 4는 도 3의 'A' 부분 확대도이다.
도 2 및 도 3을 참조하면, 반도체 칩 모듈(100)의 각 반도체 칩(90)은 반도체 칩 몸체(10), 패드(20)들, 리세스부(30) 및 도전성 연결 패턴(40)을 포함한다.
반도체 칩 몸체(10)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩 몸체(10)는, 상면(1), 상면(1)과 대향 하는 하면(3), 상면(1) 및 하면(3)을 연결하는 측면(5)들 및 회로부(8)를 포함한다. 직육면체 형상을 갖는 반도체 칩 몸체(10)는 4 개의 측면(5)들을 포함한다. 회로부(8)들은, 예를 들어, 데이터를 저장 및 데이터를 처리하기 위해 트랜지스터, 커패시터, 저항 등과 같은 소자를 포함한다.
패드(20)들은 반도체 칩 몸체(10)의 상면(1)에 배치된다. 패드(20)들은 회로부(8)와 전기적으로 연결된다. 회로부(8)와 전기적으로 연결된 패드(20)들은, 예를 들어, 상면(1)의 에지 부분에 배치된다.
리세스부(30)는 반도체 칩 몸체(10)의 측면(5)들에 배치된다. 예를 들어, 리세스부(30)는 대향 하는 한 쌍의 측면(5)들에 각각 배치되며, 리세스부(30)는 측면(5)으로부터 오목하게 형성된 리세스 형상을 갖는다. 본 실시예에서, 리세스부(30)는 각 패드(20)와 대응하는 위치에 배치된다.
본 실시예에서, 리세스부(30)에 의하여 반도체 칩 몸체(10)의 측면(5)에는, 예를 들어, 반원 형상의 홈이 형성된다. 리세스부(30)는 반도체 칩 몸체(10)의 상면(1) 및 하면(3)을 연결한다.
본 실시예에서, 리세스부(30)에 의하여 반도체 칩 몸체(10)의 측면(5)에 반원 형상의 홈을 형성할 경우, 회로부(8)의 면적을 증가시켜 회로부(8)의 데이터 저장 용량을 크게 향상시킬 수 있다.
패드(20) 및 각 패드(20)와 대응하는 리세스부(30)는 상호 인접하게 배치될 수 있다. 이와 다르게, 패드(20) 및 각 패드(20)와 대응하는 리세스부(30)는 상호 소정 간격 이격 될 수 있다. 본 실시예에서, 패드(20) 및 각 패드(20)와 대응하는 리세스부(30)는 상호 인접하게 배치된다.
도전성 연결 패턴(40)은 리세스부(30)에 의하여 반도체 칩 몸체(10)의 측면(5)에 형성된 홈을 덮고, 도전성 연결 패턴(40)의 일부는 반도체 칩 몸체(10)의 상면(1)에 배치된 패드(20)를 덮는다. 도전성 연결 패턴(40)은, 예를 들어, 반원통 형상을 갖는다.
도 4를 참조하면, 도전성 연결 패턴(40)은 금속 씨드 패턴(42)을 포함할 수 있다. 금속 씨드 패턴(42)은 리세스부(30)에 의하여 반도체 칩 몸체(10)의 측면(5)에 형성된 홈 및 패드(20)를 덮는다. 본 실시예에서, 금속 씨드 패턴(42)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
도전성 연결 패턴(40)은, 예를 들어, 납과 유사한 용융점을 갖는 저융점 금속일 수 있다. 본 실시예에서, 금속 씨드 패턴(42) 상에 배치된 도전성 연결 패턴(40)은 솔더를 포함할 수 있다. 본 실시예에서, 금속 씨드 패턴(42) 및 도전성 연결 패턴(40)은 실질적으로 동일한 형상 및 사이즈를 갖는다.
도 2에 도시된 반도체 칩(90)들은 도 1에 도시된 바와 같이 복수개가 적층 된다. 반도체 칩(90)들은, 예를 들어, 4 개가 적층 된다.
복수개의 반도체 칩(90)들을 적층 하기 위하여 적층 된 반도체 칩(90)의 상면(1) 및 하면(3)에는 절연성 접착 부재(70)가 배치된다. 적층 된 반도체 칩(90)들은 절연성 접착 부재(70)에 의하여 상호 부착되며, 절연성 접착 부재(70)의 두께에 의하여 인접한 한 쌍의 반도체 칩(90)들은 상호 이격 된다.
한편, 절연성 접착 부재(70)는 적층 된 반도체 칩(90)들을 상호 부착할 뿐만 아니라 하부 반도체 칩의 패드(40) 및 하부 반도체 칩 상에 배치된 상부 반도체 칩이 전기적으로 쇼트 되는 것을 방지한다.
적층 된 반도체 칩(90)들의 각 도전성 연결 패턴(40)들은 동일 위치에 정렬되어 적층 된 반도체 칩(90)들의 각 도전성 연결 패턴(40)들은 상호 오버랩된다. 정렬된 도전성 연결 패턴(40)들은 리플로우 등의 방법에 의하여 상호 전기적으로 연결되고, 이로 인해 각 반도체 칩(90)의 각 도전성 연결 패턴(40)들은 전기적으로 연결된다.
본 실시예에서, 적층 된 각 반도체 칩(90)들의 반도체 칩 몸체(10)는 절연성 접착 부재(70)에 의하여 상호 이격 되지만 솔더를 포함하는 도전성 연결 패턴(40)들은 각각 전기적으로 연결된다.
도 5는 도 1에 도시된 적층 반도체 패키지를 절단한 단면도이다.
도 1 및 도 5를 참조하면, 수납 기판(250)은 수납부(255) 및 접속 패턴(260)을 포함한다.
수납부(255) 및 접속 패턴(260)을 포함하는 수납 기판(250)은, 예를 들어, 플레이트 형상을 갖는다. 플레이트 형상을 갖는 수납 기판(250)은, 예를 들어, 인쇄회로기판(PCB)일 수 있다.
수납부(255)는, 예를 들어, 수납 기판(250)의 중앙부에 배치될 수 있고, 수납부(255)는 수납 기판(250)의 상면(251) 및 하면(252)을 관통하는 관통공일 수 있다. 이와 다르게, 수납부(255)는 수납 기판(250)의 상면(251)으로부터 소정 깊이로 형성된 리세스일 수 있고, 리세스의 깊이는 반도체 칩 모듈(100)을 수납하기에 적합한 깊이를 갖는다. 본 실시예에서, 수납부(255)는 수납 기판(250)의 상면(251) 및 하면(252)을 관통하는 관통공이다.
수납부(255)에는 반도체 칩 모듈(100)이 수납된다. 수납부(255)에 반도체 칩 모듈(100)을 수납하기 위하여 수납부(255)는 반도체 칩 모듈(100) 보다 다소 큰 사이즈를 갖는다.
접속 패턴(260)은 수납부(255)에 의하여 형성된 수납 기판(250)의 내측면(255) 상에 형성된다. 접속 패턴(260)은 수납부(255)에 의하여 형성된 수납 기판(250)의 내측면(255)들 중 반도체 칩 모듈(100)의 도전성 연결 패턴(40)과 마주하는 내측면(255)에 선택적으로 형성된다.
도 5를 다시 참조하면, 접속 패턴(260)은 도금 패턴(262) 및 솔더 패턴(264)을 포함한다.
도금 패턴(262)은, 예를 들어, 도전성 연결 패턴(40)과 마주하는 내측면(255) 상에 배치되며, 도금 패턴(262)은, 예를 들어, 다양한 도금 방법들에 의하여 형성될 수 있다. 도금 패턴(262)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐, 구리 등을 포함할 수 있다.
솔더 패턴(264)은 도금 패턴(262) 상에 선택적으로 형성된다. 솔더 패턴(264)은, 예를 들어, 도금 방법에 의하여 도금 패턴(262) 상에 형성된다. 솔더 패턴(264)은 반도체 칩 모듈(100)의 도전성 연결 패턴(40)과 전기적으로 접속된다.
수납부(255) 및 접속 패턴(260)을 포함하는 수납 기판(250)의 상면(251) 및 하면(252)에는 각각 볼 랜드 패턴(275, 277)들이 형성될 수 있고, 볼 랜드 패턴(255,257)은 수납 기판(250)의 접속 패턴(260)과 전기적으로 연결된다.
한편, 볼 랜드 패턴(255,257) 상에는 솔더볼(280)이 어탯치 될 수 있다.
수납 기판(250)은 커버(285) 및 몰딩 부재(287)를 더 포함할 수 있다. 커버(285) 및 몰딩 부재(287)는 수납 기판(250)의 수납부(255)에 수납된 반도체 칩 모듈(100)을 외부에서 인가된 충격 및/또는 진동으로부터 보호, 외부 도전체로부터 절연, 반도체 칩 모듈(100)로부터 발생 된 열을 신속하게 방열하는 역할을 한다.
커버(285)는 수납 기판(250)의 상면(251)으로부터 노출된 반도체 칩 모듈(100)을 덮고, 커버(285)는 금속을 포함할 수 있다. 몰딩 부재(287)는 수납 기판(250)의 하면(252)으로부터 노출된 반도체 칩 모듈(100)을 덮고, 몰딩 부재(287)는 에폭시 수지 등을 포함할 수 있다.
본 실시예에서, 도 1 및 도 5에 도시된 적층 반도체 패키지(400)는 적어도 2 개가 도 6에 도시된 바와 같이 적층 될 수 있다. 이와 다르게, 도 1 및 도 5에 도시된 적층 반도체 패키지(400)는 도 7에 도시된 바와 같이 수납 기판(250)에 적어도 2 개의 수납부(255)를 형성하고, 각 수납부(255)에 반도체 칩 모듈(100)을 수납하여도 무방하다.
적층 반도체 패키지를 이루는 반도체 칩들을 상호 전기적으로 연결하기 위해 각 반도체 칩들의 측면으로부터 노출된 도전성 연결 부재를 배치하여 각 반도체 칩들의 데이터 저장 용량이 감소 되는 것을 방지할 뿐만 아니라 적층 반도체 패키지를 리세스를 갖는 수납 기판 내에 실장하여 적층 반도체 패키지의 두께를 크게 감소 시킬 수 있는 장점을 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 상면, 하면, 상기 상면과 상기 하면을 연결하는 측면들 및 회로부를 갖는 반도체 칩 몸체, 상기 회로부와 연결되며 상기 상면의 에지에 배치된 패드들, 상기 각 패드와 대응하는 상기 측면에 오목하게 형성되며 상기 상면 및 상기 하면을 연결하는 리세스부 및 상기 리세스부의 표면에 배치되며 상기 패드와 연결된 도전성 연결 패턴을 포함하는 적어도 2 개의 반도체 칩들을 포함하는 반도체 칩 모듈; 및
    상기 반도체 칩 모듈을 수납하는 수납부를 갖고, 상기 수납부에 의하여 형성된 내측면들 중 상기 반도체 칩 모듈과 마주하는 내측면 상에 배치되어 상기 각 도전성 연결 패턴과 접속되는 접속 패턴이 형성된 수납 기판을 포함하며,
    상기 수납 기판의 상기 수납부는 상기 수납 기판의 상면 및 상기 상면과 대향 하는 하면을 관통하는 관통공인 것을 특징으로 하는 적층 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 수납 기판은 상기 상면에 배치되어 상기 수납부의 일측을 덮는 커버 및 상기 수납 기판의 상기 일측과 대향하는 타측을 덮는 몰딩 부재를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서,
    상기 접속 패턴은 상기 내측면 상에 배치된 도금 패턴 및 상기 도금 패턴 상에 형성되어 상기 도전성 연결 부재와 전기적으로 접속되는 솔더 패턴을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 수납 기판의 상면 및 상기 상면과 대향 하는 하면 중 적어도 하나에는 상기 접속 패턴과 전기적으로 연결된 볼 랜드 패턴이 형성된 것을 특징으로 하는 적층 반도체 패키지.
  6. 제5항에 있어서,
    상기 반도체 칩 모듈이 수납된 상기 수납 기판은 적어도 2 개가 적층 되고, 적층된 각 수납 기판들 중 마주하는 볼 랜드 패턴들은 솔더볼에 의하여 전기적으로 연결되는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제1항에 있어서,
    상기 수납 기판은 적어도 2 개의 상기 수납부들을 포함하는 적층 반도체 패키지.
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KR20010001159A (ko) * 1999-06-02 2001-01-05 윤종용 비아 홀을 이용한 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
KR20070008883A (ko) * 2005-07-12 2007-01-18 이즈텍코리아 주식회사 리플로 솔더를 이용한 3차원 칩 적층 방법

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