KR100886718B1 - 적층 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

적층 반도체 패키지 및 이의 제조 방법이 개시되어 있다. 적층 반도체 패키지는 상면, 하면, 상기 상면과 상기 하면을 연결하는 측면들 및 회로부를 갖는 반도체 칩 몸체, 상기 회로부와 연결되며 상기 상면의 에지에 배치된 패드들, 상기 각 패드와 대응하는 상기 측면에 오목하게 형성되며 상기 상면 및 상기 하면을 연결하는 리세스부 및 상기 리세스부의 표면에 배치되며 상기 패드와 연결된 도전성 연결 패턴을 포함하는 적어도 2 개의 반도체 칩들을 포함하는 반도체 칩 모듈 및 상기 반도체 칩 모듈이 배치되며, 상기 도전성 연결 패턴과 전기적으로 접속되는 접속 패드를 갖는 기판을 포함한다.

Description

적층 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 다양한 종류의 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 소자를 포함하는 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 데이터 용량 및 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
복수개의 반도체 칩들을 적층 한 적층 반도체 패키지의 경우, 적층 된 반도 체 칩들을 전기적으로 연결하기 위하여 반도체 칩에 관통홀을 형성하고, 관통홀에 관통 전극이 배치된다.
적층 반도체 패키지를 제조하기 위하여 각 반도체 칩을 관통하는 관통 전극을 형성할 경우, 관통 전극이 차지하는 면적에 의하여 각 반도체 칩의 데이터 용량이 감소 된다.
또한, 반도체 칩에 관통 전극을 형성할 때, 반도체 칩의 파손이 발생 될 수 있고, 관통 전극에 의하여 적층 반도체 패키지에만 적용되는 반도체 칩이 요구된다.
본 발명의 하나의 목적은 관통 전극의 구조를 개선하여 데이터 저장 용량의 감소 없이 복수개의 반도체 칩을 적층한 적층 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 적층 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 적층 반도체 패키지는 상면, 하면, 상기 상면과 상기 하면을 연결하는 측면들 및 회로부를 갖는 반도체 칩 몸체, 상기 회로부와 연결되며 상기 상면의 에지에 배치된 패드들, 상기 각 패드와 대응하는 상기 측면에 오목하게 형성되며 상기 상면 및 상기 하면을 연결하는 리세스부 및 상기 리세스부의 표면에 배치되며 상기 패드와 연결된 도전성 연결 패턴을 포함하는 적어도 2 개의 반도체 칩들을 포함하는 반도체 칩 모듈 및 상기 반도체 칩 모듈이 배치되며, 상기 도전성 연결 패턴과 전기적으로 접속되는 접속 패드를 갖는 기판을 포함한다.
적층 반도체 패키지의 상기 도전성 연결 패턴은 상기 리세스부의 표면을 덮고 상기 패드와 전기적으로 연결된 금속 씨드 패턴을 포함한다.
적층 반도체 패키지의 상기 리세스부 및 상기 패드는 상호 접촉된다.
적층 반도체 패키지의 상기 리세스부 및 상기 패드는 상호 이격 된다.
적층 반도체 패키지의 상기 도전성 연결 패턴은 솔더를 포함한다.
적층 반도체 패키지의 상기 반도체 칩들의 사이에는 절연성 접착 부재가 개재된다.
상기 반도체 칩 몸체는 상기 회로부와 연결되며 상기 반도체 칩 몸체의 중앙부에 배치된 본딩 패드들을 포함하고, 상기 각 본딩 패드 및 상기 패드는 재배선에 의하여 전기적으로 연결된다.
적층 반도체 패키지의 상기 도전성 연결 패턴은 반원통 형상을 갖는다.
적층 반도체 패키지의 인접한 한 쌍의 상기 반도체 칩들은 상호 이격 되고, 인접한 한 쌍의 상기 도전성 연결 부재들은 상호 전기적으로 직접 연결된다.
적층 반도체 패키지의 제조 방법은 절단부에 의하여 상호 연결되며, 회로부와 연결된 패드들을 갖는 예비 반도체 칩들을 제조하는 단계, 상기 각 패드와 대응하는 상기 절단부에 상기 절단부를 관통하는 관통부를 형성하는 단계, 상기 관통부에 의하여 형성된 내측면 및 상기 패드를 전기적으로 연결하는 예비 도전성 연결 패턴을 형성하는 단계, 상기 절단부를 절단하여 외부에 노출된 도전성 연결 패턴을 포함하는 반도체 칩들을 제조하는 단계 및 상기 반도체 칩의 도전성 연결 패턴을 기판의 접속 패드에 전기적으로 접속하는 단계를 포함한다.
상기 관통부를 형성하는 단계에서, 상기 관통부는 원통 형상으로 형성된다.
상기 예비 도전성 연결 패턴을 형성하는 단계는 상기 관통부 및 상기 각 패드를 노출하는 개구를 갖는 마스크 패턴을 상기 예비 반도체 칩들에 형성하는 단계, 상기 개구에 의하여 노출된 상기 관통부의 표면 및 상기 패드의 표면에 금속 씨드 패턴을 형성하는 단계 및 상기 금속 씨드 패턴을 이용하여 상기 금속 씨드 패턴 상에 도전 패턴을 형성하는 단계를 포함한다.
금속 씨드 패턴은 무전해 도금 방법에 의하여 형성된다.
상기 도전 패턴은 전해 도금 방법에 의하여 형성된다.
상기 도전 패턴은 솔더를 포함한다.
상기 반도체 칩들을 제조하는 단계 이후, 적어도 2 개의 상기 각 반도체 칩들을 상호 적층 하는 단계 및 상기 각 반도체 칩들의 상기 도전성 연결 패턴들을 전기적으로 연결하는 단계를 포함한다.
적층 반도체 패키지의 제조 방법은 상기 반도체 칩들의 사이에 접착 부재를 개재하는 단계를 더 포함한다.
인접한 상기 도전성 연결 패턴들을 전기적으로 연결하는 단계는 상기 도전성 연결 패턴을 용융시키는 단계를 더 포함한다.
본 발명에 의하면, 적층 반도체 패키지를 이루는 반도체 칩들을 상호 전기적으로 연결하기 위해 각 반도체 칩들의 측면으로부터 노출된 도전성 연결 부재를 배치하여 각 반도체 칩들의 데이터 저장 용량이 감소 되는 것을 방지 및 적층 반도체 패키지를 제조하는 도중 반도체 칩의 파손을 방지하는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 부분 절개 사시도이다.
도 1을 참조하면, 적층 반도체 패키지(400)는 반도체 칩 모듈(100) 및 기판(200)을 포함한다. 이에 더하여, 적층 반도체 패키지(400)는 몰딩 부재(300)를 더 포함할 수 있다.
반도체 칩 모듈(100)은 적층 된 적어도 2 개의 반도체 칩(90)들을 포함한다. 본 실시예에서, 반도체 칩 모듈(100)은, 예를 들어, 4 개의 반도체 칩(90)들을 포함한다.
도 2는 도 1에 도시된 반도체 칩 모듈들 중 어느 하나의 반도체 칩을 도시한 부분 절개 사시도이다. 도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다. 도 4는 도 3의 'A' 부분 확대도이다.
도 2 및 도 3을 참조하면, 반도체 칩 모듈(100)의 각 반도체 칩(90)은 반도체 칩 몸체(10), 패드(20)들, 리세스부(30) 및 도전성 연결 패턴(40)을 포함한다.
반도체 칩 몸체(10)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩 몸체(10)는, 상면(1), 상면(1)과 대향 하는 하면(3), 상면(1) 및 하면(3)을 연결하는 측면(5)들 및 회로부(8)를 포함한다. 직육면체 형상을 갖는 반도체 칩 몸체(10)는 4 개의 측면(5)들을 포함한다. 회로부(8)들은, 예를 들어, 데이터를 저장 및 데이터를 처리하기 위해 트랜지스터, 커패시터, 저항 등과 같은 소자를 포함한다.
패드(20)들은 반도체 칩 몸체(10)의 상면(1)에 배치된다. 패드(20)들은 회로 부(8)와 전기적으로 연결된다. 회로부(8)와 전기적으로 연결된 패드(20)들은, 예를 들어, 상면(1)의 에지 부분에 배치된다.
리세스부(30)는 반도체 칩 몸체(10)의 측면(5)들에 배치된다. 예를 들어, 리세스부(30)는 대향 하는 한 쌍의 측면(5)들에 각각 배치되며, 리세스부(30)는 측면(5)으로부터 오목하게 형성된 리세스 형상을 갖는다. 본 실시예에서, 리세스부(30)는 각 패드(20)와 대응하는 위치에 배치된다.
본 실시예에서, 리세스부(30)에 의하여 반도체 칩 몸체(10)의 측면(5)에는, 예를 들어, 반원 형상의 홈이 형성된다. 리세스부(30)는 반도체 칩 몸체(10)의 상면(1) 및 하면(2)을 연결한다.
본 실시예에서, 리세스부(30)에 의하여 반도체 칩 몸체(10)의 측면(5)에 반원 형상의 홈을 형성할 경우, 회로부(8)의 면적을 증가시켜 회로부(8)의 데이터 저장 용량을 크게 향상시킬 수 있다.
패드(20) 및 각 패드(20)와 대응하는 리세스부(30)는 상호 인접하게 배치될 수 있다. 이와 다르게, 패드(20) 및 각 패드(20)와 대응하는 리세스부(30)는 상호 소정 간격 이격 될 수 있다. 본 실시예에서, 패드(20) 및 각 패드(20)와 대응하는 리세스부(30)는 상호 인접하게 배치된다.
도전성 연결 패턴(40)은 리세스부(30)에 의하여 반도체 칩 몸체(10)의 측면(5)에 형성된 홈을 덮고, 도전성 연결 패턴(40)의 일부는 반도체 칩 몸체(10)의 상면(1)에 배치된 패드(20)를 덮는다. 도전성 연결 패턴(40)은, 예를 들어, 반원통 형상을 갖는다.
도 4를 참조하면, 도전성 연결 패턴(40)은 금속 씨드 패턴(42)을 포함할 수 있다. 금속 씨드 패턴(42)은 리세스부(30)에 의하여 반도체 칩 몸체(10)의 측면(5)에 형성된 홈 및 패드(20)를 덮는다. 본 실시예에서, 금속 씨드 패턴(42)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
도전성 연결 패턴(40)은, 예를 들어, 납과 유사한 용융점을 갖는 저융점 금속일 수 있다. 본 실시예에서, 금속 씨드 패턴(42) 상에 배치된 도전성 연결 패턴(40)은 솔더를 포함할 수 있다. 본 실시예에서, 금속 씨드 패턴(42) 및 도전성 연결 패턴(40)은 실질적으로 동일한 형상 및 사이즈를 갖는다.
도 5는 도 1의 II-II' 선을 따라 절단한 단면도이다.
도 1 및 도 5를 참조하면, 반도체 칩 모듈(100)은 도 2에 도시된 적어도 2 개의 반도체 칩(90)을 포함하며, 적어도 2 개의 반도체 칩(90)들은 상호 수직 방향으로 적층 된다.
적어도 2 개의 반도체 칩(90)들을 적층 하기 위하여 적층 된 반도체 칩(90)의 상면(1) 및 하면(2)에는 절연성 접착 부재(70)가 배치된다. 적층 된 반도체 칩(90)들은 절연성 접착 부재(70)에 의하여 상호 부착되며, 절연성 접착 부재(70)의 두께에 의하여 인접한 한 쌍의 반도체 칩(90)들은 상호 이격 된다.
한편, 절연성 접착 부재(70)는 적층 된 반도체 칩(90)들을 상호 부착할 뿐만 아니라 하부 반도체 칩의 패드(40) 및 하부 반도체 칩 상에 배치된 상부 반도체 칩이 전기적으로 쇼트 되는 것을 방지한다.
적층 된 반도체 칩(90)들의 각 도전성 연결 패턴(40)들은 동일 위치에 정렬 되어 적층 된 반도체 칩(90)들의 각 도전성 연결 패턴(40)들은 상호 오버랩된다. 정렬된 도전성 연결 패턴(40)들은 리플로우 등의 방법에 의하여 상호 전기적으로 연결되고, 이로 인해 각 반도체 칩(90)의 도전성 연결 패턴(40)들은 일체로 형성된다.
본 실시예에서, 적층 된 각 반도체 칩(90)들의 반도체 칩 몸체(10)는 절연성 접착 부재(70)에 의하여 상호 이격 되지만 솔더를 포함하는 도전성 연결 패턴(40)들은 각각 전기적으로 연결된다.
기판(200)은 기판 몸체(205), 접속 패드(210) 및 볼 랜드(230)를 갖는다. 기판(200)의 기판 몸체(205)의 상면에는 반도체 칩 모듈(100)이 실장 된다.
기판 몸체(205)는, 예를 들어, 직육면체 플레이트 형상을 갖는다. 기판 몸체(205)는, 예를 들어, 인쇄회로기판일 수 있다.
접속 패드(210)는, 예를 들어, 기판 몸체(205)의 상면 상에 배치된다. 접속 패드(210)는 반도체 칩 모듈(100)의 각 도전성 연결 패턴(40)과 대응하는 위치에 배치된다. 본 실시예에서, 접속 패드(210)는, 평면상에서 보았을 때, 사각형 형상을 가질 수 있다.
볼 랜드(230)는 기판 몸체(205)의 상면과 대향 하는 하면 상에 배치된다. 각 볼 랜드(230)는 기판 몸체(205)를 통해 각 접속 패드(210)와 전기적으로 연결된다. 볼 랜드(230) 상에는 솔더볼과 같은 도전 부재(230)가 전기적으로 접속된다.
도 5를 다시 참조하면, 기판(200)의 접속 패드(210)에는 반도체 칩 모듈(100)의 도전성 연결 패턴(40)이 전기적으로 접속된다.
몰딩 부재(300)는 기판(200)의 상면 및 반도체 칩 모듈(100)을 덮어 반도체 칩 모듈(100)을 외부에서 인가된 충격 및/또는 진동으로부터 보호한다.
본 실시예에서, 몰딩 부재(300)로서 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다.
비록, 본 실시예에서는 반도체 칩(90)의 패드(20)가 반도체 칩 몸체(10)의 상면(1)의 에지에 배치된 것이 도시 및 설명되고 있지만, 이와 다르게, 도 6에 도시된 바와 같이 회로부(8)와 전기적으로 연결된 패드(20)가 반도체 칩 몸체(10)의 상면 중앙 부분에 배치될 경우, 재배선(75)을 이용하여 패드(20) 및 도전성 연결 패턴(40)을 전기적으로 연결할 수 있다.
도 7 내지 도 16은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.
도 7은 예비 반도체 칩들을 도시한 평면도이다.
도 7을 참조하면, 적층 반도체 패키지를 제조하기 위해서는 웨이퍼 상에 적어도 2 개의 예비 반도체 칩(91)들이 제조된다.
본 실시예에서, 웨이퍼 상에 배치된 인접한 두 개의 예비 반도체 칩(91)들 사이에는 절단부(93)가 형성된다. 복수개의 예비 반도체 칩(91)들은 절단부(93)에 의하여 일체로 형성된다.
각 예비 반도체 칩(91)들은 데이터를 저장 및/또는 데이터를 처리하는 회로부(미도시) 및 회로부와 전기적으로 연결된 패드(20)들을 갖는다. 패드(20)들은, 예를 들어, 절단부(93)와 인접한 각 예비 반도체 칩(91)의 에지를 따라 복수개가 배치된다. 이로 인해 인접한 예비 반도체 칩(91)들의 패드(20)들은 절단부(93)의 양쪽에 인접하게 배치된다.
도 8은 도 7에 도시된 절단부에 형성된 관통부를 도시한 평면도이다.
도 8을 참조하면, 절단부(93)에 의하여 상호 연결된 예비 반도체 칩(91)이 제조된 후, 절단부(93)에는 예비 반도체 칩(91)을 관통하는 관통부(32)가 형성된다. 관통부(32)는, 예를 들어, 레이저 드릴링 방법, 드릴링 방법 및 포토리소그라피 공정 등에 의하여 형성된다.
관통부(32)에 의하여 예비 반도체 칩(91)의 절단부(93)에는 원통 형상의 관통홀이 형성될 수 있다. 이와 다르게, 관통부(32)는 다양한 홀 형상을 가질 수 있다.
본 실시예에서, 관통부(32)는 절단부(93)의 양쪽에 배치된 패드(20)들과 대응하는 위치에 형성된다. 관통부(32) 및 절단부(93)의 양쪽에 배치된 각 패드(20)들은 상호 인접하게 배치될 수 있다. 이와 다르게, 관통부(32) 및 절단부(93)의 양쪽에 배치된 각 패드(20)들은 상호 소정 간격 이격 될 수 있다.
도 9는 도 8에 도시된 패드 및 관통부를 노출하는 마스크 패턴을 포함하는 예비 반도체 칩을 도시한 평면도이다. 도 10은 도 9의 III-III' 선을 따라 절단한 단면도이다.
도 9 및 도 10을 참조하면, 마스크 패턴(95)은 절단부(93)에 의하여 복수개가 연결된 예비 반도체 칩(93)들 상에 형성된다.
마스크 패턴(95)을 예비 반도체 칩(93) 상에 형성하기 위하여, 포토레지스트 필름(미도시)이 복수개의 예비 반도체 칩(93)상에 형성된다. 포토레지스트 필름은 사진 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어, 패드(20) 및 관통부(32)를 노출하는 개구(95a)를 갖는 마스크 패턴(95)이 예비 반도체 칩(93) 상에 형성된다.
도 11은 도 10에 도시된 개구에 의하여 노출된 관통부 및 패드에 금속 씨드 패턴을 형성한 것을 도시한 평면도이다. 도 12는 도 11의 IV-IV' 선을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 마스크 패턴(95)이 예비 반도체 칩(93) 상에 형성된 후, 금속 씨드 패턴(42)이 마스크 패턴(95)의 개구(95a)에 의하여 노출된 패드(20) 및 관통부(32)의 표면에 형성된다. 금속 씨드 패턴(42)은 무전해 도금 방법에 의하여 마스크 패턴(95)의 개구(95a)에 의하여 노출된 패드(20) 및 관통부(32)의 표면에 형성된다. 이로써, 패드(20) 및 관통부(32)의 표면은 전기적으로 연결된다. 금속 씨드 패턴(42)으로 사용될 수 있는 금속의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다. 이와 다르게, 금속 씨드 패턴(42)은 물리적 기상 증착(PVD) 공정에 의하여 형성될 수 있다.
도 13은 도 12에 도시된 금속 씨드 패턴 상에 도전성 연결 패턴을 형성한 것을 도시한 평면도이다. 도 14는 도 13의 V-V' 선을 따라 절단한 단면도이다.
도 13 및 도 14를 참조하면, 패드(20) 및 관통부(32)의 표면에 금속 씨드 패턴(42)이 형성된 후, 금속 씨드 패턴(42) 상에는 예비 도전성 연결 패턴(40a)이 형성된다. 예비 도전성 연결 패턴(40a)은, 예를 들어, 전해 도금 방법에 의하여 금속 씨드 패턴(42) 상에 형성될 수 있다. 예비 도전성 연결 패턴(40a)으로 사용될 수 있는 금속의 예로서는 솔더 등과 같은 저융점 금속을 들 수 있다. 이와 다르게, 예비 도전성 연결 패턴(40a)은 물리적 기상 증착(PVD) 공정에 의하여 형성될 수 있다.
도 15는 도 14에 도시된 마스크 패턴을 예비 반도체 칩으로부터 제거한 것을 도시한 평면도이다.
도 15를 참조하면, 예비 반도체 칩의 금속 씨드 패턴(42) 상에 도전성 연결 패턴(40)을 형성한 후, 예비 반도체 칩(91)의 상면을 덮는 마스크 패턴(95)은 예비 반도체 칩(91)으로부터 제거된다. 마스크 패턴(95)은, 예를 들어, 스트립 공정 또는 애싱 공정에 의하여 예비 반도체 칩(91)으로부터 제거된다.
도 16은 도 15에 도시된 예비 반도체 칩을 절단하여 적층 반도체 패키지용 반도체 칩을 형성하는 것을 도시한 평면도이다.
도 1 및 도 16을 참조하면, 예비 반도체 칩(91)으로부터 마스크 패턴(95)을 제거한 후, 예비 반도체 칩(91)들을 연결하는 절단부(93)를 이용하여 예비 반도체 칩(91)들이 개별화되어 도전성 연결 패턴(40)을 갖는 반도체 칩(90)이 제조된다.
이어서, 도전성 연결 패턴(40)을 갖는 반도체 칩(90)은 접착 부재를 이용하여 상호 적층 된다. 이때, 적층 되는 반도체 칩(90)들의 도전성 연결 패턴(40)은 상호 정렬된다. 상호 정렬된 반도체 칩(90)들의 도전성 연결 패턴(40)은 리플로우 공정에 의하여 용융되어 적층 된 반도체 칩(90)들의 각 도전성 연결 패턴(40)은 상호 전기적으로 연결되어 반도체 칩 모듈(100)이 제조된다.
반도체 칩 모듈(100)이 제조된 후, 반도체 칩 모듈(100)은 기판(200) 상의 접속 패드(210)에 배치되고, 접속 패드(210) 및 반도체 칩 모듈(100)의 도전성 연결 패턴(40)은 상호 전기적으로 접속된다.
반도체 칩 모듈(100) 및 기판(200)이 접속된 후, 반도체 칩 모듈(100)은 몰딩 부재(300)에 의하여 몰딩 되어 적층 반도체 패키지(400)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 적층 반도체 패키지를 이루는 반도체 칩들을 상호 전기적으로 연결하기 위해 각 반도체 칩들의 측면으로부터 노출된 도전성 연결 부재를 배치하여 각 반도체 칩들의 데이터 저장 용량이 감소 되는 것을 방지 및 적층 반도체 패키지를 제조하는 도중 반도체 칩의 파손을 방지하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 부분 절개 사시도이다.
도 2는 도 1에 도시된 반도체 칩 모듈들 중 어느 하나의 반도체 칩을 도시한 부분 절개 사시도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 4는 도 3의 'A' 부분 확대도이다.
도 5는 도 1의 II-II' 선을 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시에에 의한 반도체 칩을 도시한 평면도이다.
도 7 내지 도 16은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.

Claims (18)

  1. 상면, 하면, 상기 상면과 상기 하면을 연결하는 측면들 및 회로부를 갖는 반도체 칩 몸체, 상기 회로부와 연결되며 상기 상면의 에지에 배치된 패드들, 상기 각 패드와 대응하는 상기 측면에 오목하게 형성되며 상기 상면 및 상기 하면을 연결하는 리세스부 및 상기 리세스부의 표면에 배치되며 상기 패드와 연결된 도전성 연결 패턴을 포함하는 적어도 2 개의 반도체 칩들을 포함하는 반도체 칩 모듈; 및
    상기 반도체 칩 모듈이 배치되며, 상기 도전성 연결 패턴과 전기적으로 접속되는 접속 패드를 갖는 기판을 포함하며,
    상기 반도체 칩들의 사이에는 절연성 접착 부재가 개재된 것을 특징으로 하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 도전성 연결 패턴은 상기 리세스부의 표면을 덮고 상기 패드와 전기적으로 연결된 금속 씨드 패턴을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제1항에 있어서,
    상기 패드는 상기 각 리세스부와 대응하는 위치에 배치된 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서,
    상기 리세스부 및 상기 패드는 상호 이격 된 것을 특징으로 하는 적층 반도 체 패키지.
  5. 제1항에 있어서,
    상기 도전성 연결 패턴은 솔더를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 삭제
  7. 제1항에 있어서,
    상기 반도체 칩 몸체는 상기 회로부와 연결되며 상기 반도체 칩 몸체의 중앙부에 배치된 본딩 패드들을 포함하고, 상기 각 본딩 패드 및 상기 패드는 재배선에 의하여 전기적으로 연결된 것을 특징으로 하는 적층 반도체 패키지.
  8. 제1항에 있어서,
    상기 도전성 연결 패턴은 반원통 형상을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제1항에 있어서,
    인접한 한 쌍의 상기 반도체 칩들은 상호 이격 되고, 인접한 한 쌍의 상기 도전성 연결 부재들은 상호 전기적으로 직접 연결된 것을 특징으로 하는 적층 반도체 패키지.
  10. 절단부에 의하여 상호 연결되며, 회로부와 연결된 패드들을 갖는 예비 반도체 칩들을 제조하는 단계;
    상기 각 패드와 대응하는 상기 절단부에 상기 절단부를 관통하는 관통부를 형성하는 단계;
    상기 관통부에 의하여 형성된 내측면 및 상기 패드를 전기적으로 연결하는 예비 도전성 연결 패턴을 형성하는 단계;
    상기 절단부를 절단하여 외부에 노출된 도전성 연결 패턴을 포함하는 반도체 칩들을 제조하는 단계; 및
    상기 반도체 칩의 도전성 연결 패턴을 기판의 접속 패드에 전기적으로 접속하는 단계를 포함하며,
    상기 관통부를 형성하는 단계에서, 상기 관통부는 원통 형상으로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  11. 삭제
  12. 제10항에 있어서,
    상기 예비 도전성 연결 패턴을 형성하는 단계는 상기 관통부 및 상기 각 패드를 노출하는 개구를 갖는 마스크 패턴을 상기 예비 반도체 칩들에 형성하는 단계;
    상기 개구에 의하여 노출된 상기 관통부의 표면 및 상기 패드의 표면에 금속 씨드 패턴을 형성하는 단계; 및
    상기 금속 씨드 패턴을 이용하여 상기 금속 씨드 패턴 상에 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  13. 제12항에 있어서,
    금속 씨드 패턴은 무전해 도금 방법에 의하여 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  14. 제12항에 있어서,
    상기 도전 패턴은 전해 도금 방법에 의하여 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  15. 제12항에 있어서,
    상기 도전 패턴은 솔더를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  16. 제10항에 있어서,
    상기 반도체 칩들을 제조하는 단계 이후, 적어도 2 개의 상기 각 반도체 칩들을 상호 적층 하는 단계; 및
    상기 각 반도체 칩들의 상기 도전성 연결 패턴들을 전기적으로 연결하는 단계를 포함하는 적층 반도체 패키지의 제조 방법.
  17. 제16항에 있어서,
    상기 반도체 칩들의 사이에 접착 부재를 개재하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  18. 제16항에 있어서,
    인접한 상기 도전성 연결 패턴들을 전기적으로 연결하는 단계는 상기 도전성 연결 패턴을 용융시키는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
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