KR20080001623A - 반도체 소자 및 이를 갖는 반도체 패키지 - Google Patents

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Abstract

보이드가 제거된 반도체 소자 및 이를 이용한 반도체 패캐지가 개시되어 있다. 반도체 소자는 제1 영역에 형성된 회로부 및 상기 제1 영역의 주변에 형성된 제2 영역에 형성된 주변부를 갖는 반도체 칩 및 상기 제1 및 제2 영역들을 덮고, 보이드가 형성되는 것을 방지하기 위해 상기 제1 영역으로부터 상기 제2 영역으로 연장된 보이드 제거부를 갖는 절연막을 포함한다. 이로써, 반도체 소자 및 반도체 소자를 기판 또는 다른 반도체 소자에 적층하기 위한 접착 필름 사이에 보이드가 형성되는 것을 방지하는 효과를 갖는다.

Description

반도체 소자 및 이를 갖는 반도체 패키지{SEMICONDUCTOR DEVICE AND STACKED SEMICONDUCTOR PACKAGE HAVING THE SAME}
도 1은 본 발명의 일실시예에 의한 반도체 소자의 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다.
도 4는 본 발명의 일실시예에 의한 반도체 소자의 평면도이다.
도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 6은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다.
도 7은 본 발명의 일실시예에 의한 반도체 소자를 도시한 평면도이다.
도 8은 본 발명의 일실시예에 의한 반도체 소자를 도시한 평면도이다.
도 9는 본 발명의 일실시예에 의한 반도체 소자를 도시한 평면도이다.
도 10은 도 9의 III-III' 선을 따라 절단한 단면도이다.
도 11은 본 발명의 일실시예에 의한 반도체 소자의 평면도이다.
도 12는 도 11의 IV-IV' 선을 따라 절단한 단면도이다.
도 13은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.
도 14는 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.
본 발명은 반도체 소자 및 이를 갖는 적층 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 보이드(void)를 제거하기에 적합한 구조를 갖는 반도체 소자 및 이를 이용하여 보이드를 제거한 반도체 패키지에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자(semiconductor device)가 개발되고 있다.
반도체 소자는 순도 높은 실리콘으로 이루어진 실리콘 웨이퍼(silicon wafer)에 반도체 칩(semiconductor chip)을 제조하는 반도체 칩 제조 공정(semiconductor chip manufactruing process), 반도체 칩을 전기적으로 검사하는 다이 소팅 공정(die sorting process) 및 양품 반도체 칩을 패키징하는 패키징 공정(packaging process) 등을 통해 제조된다.
이들 중 패키징 공정에 의하여 반도체 패키지의 품질은 보다 향상될 수 있다. 예를 들면, 최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 110%에 불과한 칩 스캐일 패키지(chip scale package) 및 반도체 소자의 용량 및 처리 속도를 배가시키기 위해서 복수개의 반도체 칩들을 상호 적층시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
대부분의 반도체 패키지는 반도체 칩을 기판상에 고정하기 위해 절연 물질을 포함하는 접착 부재(insulating member)를 필요로 한다.
그러나, 반도체 칩을 접착 부재 상에 부착할 때, 접착 부재 및 반도체 칩의 사이에 빈 공간인 보이드(void)가 빈번하게 트랩 된다. 특히, 보이드는 반도체 칩에 형성된 회로부를 리페어하기 위해 회로부와 전기적으로 연결되는 퓨즈 박스 부분에서 빈번하게 발생 된다.
접착 부재 및 반도체 칩 사이에 보이드가 트랩 될 경우, 반도체 칩이 기판에 대하여 기울어지게 배치되는 문제점이 발생된다.
이와 다르게, 접착 부재 및 반도체 칩 사이에 보이드가 트랩 될 경우, 반도체 칩에 와이어 본딩 공정을 진행할 때 도전성 와이어가 지정된 위치에 본딩되지 않는 문제점을 갖는다.
또한, 반도체 칩 및 접착 부재 사이에 보이드가 트랩 될 경우, 보이드 내에 포함된 공기가 후속 고온 공정에서 팽창하면서 반도체 패키지의 신뢰성을 크게 감소시키는 문제점을 갖는다.
따라서, 본 발명의 목적은 반도체 칩 및 반도체 칩 상에 배치된 접착 부재 사이에 보이드가 없는(void free) 반도체 소자를 제공한다.
본 발명의 다른 목적은 내부에 보이드 발생을 억제한 반도체 패키지를 제거함에 있다.
본 발명의 하나의 목적을 구현하기 위한 반도체 소자는 제1 영역에 형성된 회로부 및 상기 제1 영역의 주변에 형성된 제2 영역에 형성된 주변부를 갖는 반도체 칩 및 상기 제1 및 제2 영역들을 덮고, 보이드가 형성되는 것을 방지하기 위해 상기 제1 영역으로부터 상기 제2 영역으로 연장된 보이드 제거부를 갖는 절연막을 포함한다.
본 발명의 하나의 목적을 구현하기 위한 반도체 소자는 제1 영역을 갖는 회로부 및 상기 제1 영역의 주변에 배치된 제2 영역에 단속적으로 배치되며 상기 회로부와 연결된 퓨즈 박스들을 포함하는 반도체 칩 및 상기 제1 및 제2 영역을 덮고, 상기 제2 영역을 따라 상기 각 퓨즈 박스들을 동시에 노출하는 보이드 제거부를 갖는 절연막을 포함한다.
본 발명의 다른 목적을 구현하기 위한 반도체 패키지는 접속 패드 및 볼 랜드를 갖는 기판, 회로 영역을 갖는 회로부, 상기 회로 영역의 주변에 배치된 주변 영역에 단속적으로 배치되며 상기 회로부와 연결된 퓨즈 박스들 및 상기 기판과 마주하는 본딩 패드를 포함하는 반도체 칩, 상기 회로 영역 및 상기 주변 영역을 덮고, 상기 주변 영역을 따라 상기 각 퓨즈 박스들을 동시에 노출하는 보이드 제거부를 갖는 절연막, 상기 절연막 및 상기 기판을 부착하는 접합 부재 및 상기 본딩 패드와 상기 접속 패드를 전기적으로 연결하는 연결 부재를 포함한다.
본 발명의 다른 목적을 구현하기 위한 반도체 패키지는 외부 접촉 단자를 갖는 베이스 기판, 상기 베이스 기판 상에 배치되며 회로부가 형성된 제1 영역과 상기 제1 영역의 주변에 형성된 제2 영역을 갖는 제1 반도체 칩 및 상기 제1 반도체 칩들의 상기 제1 및 제2 영역들을 각각 덮고, 상기 제1 영역으로부터 상기 제2 영역으로 연장된 제 1보이드 제거부를 갖는 제1 절연막을 포함하는 제1 반도체 소자, 상기 제1 반도체 소자 상에 배치되며, 회로부가 형성된 제3 영역과 상기 제3 영역 의 주변에 형성된 제4 영역을 갖는 제2 반도체 칩 및 상기 제2 반도체 칩들의 상기 제3 및 제4영역들을 각각 덮고, 상기 제3 영역으로부터 상기 제4 영역으로 연장된 제2 보이드 제거부를 갖는 제2 절연막을 포함하는 제2 반도체 소자 및 상기 제1 및 제2 반도체 소자들 사이에 개재된 접착 부재를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 소자 및 이를 갖는 반도체 패키지 제조 방법에 대하여 상세하게 설명한다.
반도체 소자
도 1은 본 발명의 일실시예에 의한 반도체 소자의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 반도체 칩(30) 및 보이드 제거부(40)를 갖는 절연층(45, 도 2 참조)을 포함한다.
본 실시예에 의하면, 반도체 칩(30)은, 예를 들어, 데이터를 저장 및 처리하기 위한 데이터 저장부(미도시) 및 데이터 처리부(미도시)를 포함하는 회로부(15)를 포함한다.
반도체 칩(30)의 회로부(15)는, 예를 들어, 반도체 칩(30)의 중앙부에 배치된다. 이하, 반도체 칩(30)의 회로부(15)가 형성된 영역을 제 1영역(10)이라 정의하기로 한다. 한편, 정의된 제1 영역(10)의 주변을 제2 영역(20)이라 정의하기로 한다.
반도체 칩(30)의 제1 영역(10) 및/또는 제2 영역(20)에는 접착성을 갖는 접착 필름(미도시)이 배치될 수 있다. 접착 필름이 제1 영역(10) 및/또는 제2 영 역(20)상에 부착될 때, 접착 필름과 반도체 칩(30) 사이에 공기를 포함하는 보이드(void)가 형성될 수 있다.
절연막(45)은 반도체 칩(30)의 표면에 배치되고, 절연막(45)에는 보이드의 형성을 억제하는 보이드 제거부(40)가 형성된다. 절연막(45)에 형성된 보이드 제거부(40)는, 예를 들어, 제1 영역(10)으로부터 제2 영역(20)까지 연장된다.
도 2를 참조하면, 보이드 제거부(40)는 반도체 칩(30)의 상면을 개구 시키는 슬릿 형상의 개구일 수 있다.
본 실시예에서는 슬릿 형상을 갖는 보이드 제거부(40)가 제1 영역(10)으로부터 제2 영역(20)으로 연장된다. 따라서, 비록 제1 영역(10)에 대응하는 절연막(45) 상에 접착 필름이 부착되는 도중 접착 필름의 에지가 접착 필름의 중앙보다 먼저 절연막(45)에 부착더라도, 접착 필름 및 절연막(45) 사이에 트랩되는 공기는 보이드 제거부(40)를 따라 배기되어 접착 필름 및 절연막(45) 사이에 보이드가 트랩 되지 않는다.
본 실시예에서, 절연막(45)에 형성된 보이드 제거부(40)는 적어도 하나가 보이드가 빈번하게 발생하는 곳에 선택적으로 형성될 수 있다. 예를 들면, 보이드 제거부(40)는 보이드가 빈번하게 발생 되는 제 1영역(10) 및 제 2영역(20)의 경계 부분에 복수개가 형성될 수 있다.
본 실시예에 의하면, 회로부(15)를 덮어 보호하는 절연막(45)의 일부를 개구시켜 보이드 제거부(40)를 형성하여 반도체 칩 및 접착 필름 사이에 보이드가 발생되는 것을 억제할 수 있다.
도 3은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다. 본 발명의 일실시예에 의한 반도체 소자는 보이드 제거부를 제외하면 앞서 도 1을 참조하여 설명한 실시예의 반도체 소자와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 3을 참조하면, 본 실시예에 의한 반도체 소자(100)는 반도체 칩(30) 및 보이드 제거부(42)를 갖는 절연막(45)을 포함한다. 본 실시예에 의한 절연층(45)은 제1 영역(10) 및 제2 영역(20) 상에 형성되어 반도체 소자(100)의 회로부(15)를 절연 및 보호한다. 절연층(45)에는 제1 영역(10)에 부착되는 접착 필름(미도시)에 의하여 형성되는 보이드를 제거하기 위한 보이드 제거부(42)가 형성된다.
본 실시예에 의한 보이드 제거부(42)는 절연막(45)의 하부에 배치된 회로부(15)가 외부로 노출되는 것을 방지할 뿐만 아니라 보이드가 발생되는 것을 방지한다.
이를 구현하기 위해서, 본 실시예에 의한 보이드 제거부(42)는 절연막(45)의 상면에 배치되며, 평면상에서 보았을 때, 그루브(groove) 형상 또는 홈(recee) 형상을 가질 수 있다. 홈 또는 그루브 형상을 갖는 보이드 제거부(42)의 깊이의 길이는 절연막(45)의 두께의 길이보다 낮다. 바람직하게, 보이드 제거부(42)의 깊이는 절연막(45) 두께의 약 90% 내지 약 10% 일 수 있다.
본 실시예에 의하면, 절연막(45)의 두께보다 얕은 깊이를 갖는 보이드 제거부(42)를 절연막(45)상에 형성하여 절연층(45)으로부터 회로부(15)의 일부가 노출되지 않도록 함과 동시에 보이드를 효율적으로 제거할 수 있다.
도 4는 본 발명의 일실시예에 의한 반도체 소자의 평면도이다. 도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 반도체 소자(100)는 퓨즈 박스(48)를 갖는 반도체 칩(30) 및 보이드 제거부(43)를 갖는 절연막(45, 도 5 참조)을 포함한다.
본 실시예에 의하면, 각 반도체 칩(30)은 각각 데이터를 저장 및 처리하기 위한 회로부(15)를 포함한다. 반도체 칩(30)의 회로부(15)는, 평면상에서 보았을 때, 반도체 칩(30)의 중앙부에 배치된다.
이하, 반도체 칩(30)의 회로부(15)가 형성된 영역을 제1 영역(10)이라 정의하기로 하고, 정의된 제1 영역(10)의 주변을 제2 영역(20)으로 정의하기로 한다.
반도체 칩(30)의 회로부(15)의 일부에는 회로부(15)의 리페어 및 회로부(15)를 검사하기 위한 퓨즈 박스(48)가 배치된다. 본 실시예에서, 퓨즈 박스(48)는 반도체 칩(30)의 제1 영역(10)에 형성될 수 있다.
절연막(45)은 반도체 칩(30)의 제1 영역(10) 및 제2 영역(20) 상에 배치된다. 절연막(45)은 회로부(15)를 절연 및 보호한다. 한편, 절연막(45)은 퓨즈 박스(48)와 대응하는 부분에 형성되어 퓨즈 박스(48)를 노출하는 개구를 갖는다.
본 실시예에서, 반도체 칩(30) 중 퓨즈 박스(48)가 배치된 제1 영역(10) 상에는 접착성이 있는 접착 필름(미도시)이 배치될 수 있고, 접착 필름 및 반도체 칩(30)이 상호 부착될 때 접착 필름 및 제1 영역(10)에 형성된 반도체 칩(30)의 퓨즈 박스(48)를 노출시키는 절연층(45)의 개구에는 보이드가 형성될 수 있다. 절연 필름에 의하여 절연층(45)의 개구가 밀폐되어 보이드가 형성될 경우, 보이드에 포 함된 공기가 후속 공정 중 팽창하여 절연층(45), 반도체 칩(30), 퓨즈 박스(48) 및 절연 필름을 파손시킬 수 있다.
본 실시예에서, 퓨즈 박스(48)에 대응하는 절연막(45)에는 보이드가 발생하는 것을 방지하기 위한 보이드 제거부(43)가 배치된다. 절연층(45)에 형성된 보이드 제거부(43)는 제1 영역(10)으로부터 제2 영역(20)까지 연장되는데, 보이드 제거부(43)는 퓨즈 박스(48)를 노출시키는 개구로부터 연장된다. 따라서, 보이드 제거부(43) 내에는 퓨즈 박스(48)가 위치한다.
도 4를 참조하면, 본 실시예에 의한 보이드 제거부(43)는 반도체 칩(30)의 상면을 개구하는 슬릿(slit) 형상의 개구일 수 있다.
퓨즈 박스(48)를 노출하는 보이드 제거부(43)가 제1 영역(10)으로부터 제2 영역(20)으로 연장되어 있기 때문에 제1 영역(10)에 대응하는 절연막(45) 상에 접착 필름이 부착되는 도중 트랩 되는 공기는 보이드 제거부(43)를 통해 절연 필름 외부로 되어 접착 필름 및 절연막(45) 사이에는 보이드가 발생되는 것을 방지할 수 있다.
본 실시예에 의하면, 회로부(15)를 리페어하는 퓨즈박스(48)가 포함되도록 절연막(45)의 일부를 개구시켜 보이드 제거부(43)을 형성하여 퓨즈 박스(48)에 기인하여 형성된 보이드 및 절연막(45)을 덮는 접착 부재에 의하여 보이드가 형성되는 것을 방지할 수 있다.
도 6은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다. 본 발명의 일실시예에 의한 반도체 소자는 접착 부재를 제외하면 앞서 도 1을 참조하여 설명한 실시예의 반도체 소자와 실질적으로 동일하다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조부호를 부여하기로 한다.
도 6을 참조하면, 반도체 소자(100)는 반도체 칩(30) 및 보이드 제거부(40)를 갖는 절연막(45) 및 접착 필름(50)을 포함한다.
접착 필름(50)은 높은 전기적 저항을 가질 뿐만 아니라 점착성을 갖는다. 전기적 저항이 높고 점착성을 갖는 접착 필름(50)은 반도체 칩(30)의 제1 영역(10)에 선택적으로 부착될 수 있다.
본 실시예에 의하여 반도체 칩(30)의 제1 영역(10)에 접착 필름(50)을 배치함에 따라 반도체 소자(100)는 복수개의 반도체 칩(30)들을 상호 적층 하여 배치할 수 있게 된다.
도 7은 본 발명의 일실시예에 의한 반도체 소자를 도시한 평면도이다. 본 발명의 일실시예에 의한 반도체 소자는 보이드 제거부의 형상을 제외하면 앞서 도 1을 참조하여 설명한 실시예의 반도체 소자와 실질적으로 동일하다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조부호를 부여하기로 한다.
도 7을 참조하면, 보이드 제거부(40)는, 평면상에서 보았을 때, 십자 형상을 가질 수 있다. 이와 다르게, 보이드 제거부(40)는, 평면상에서 보았을 때, 일자 형상을 가질 수 있다.
십자 형상을 갖는 보이드 제거부(40a)는 보이드가 빈번하게 발생하는 절연 막(45)의 제1 영역(10)의 코너 부분에 형성될 수 있다. 이와 다르게, 구조가 단순하여 보이드에 포함된 공기를 보다 쉽게 배출할 수 있도록 보이드 제거부(40b)는, 평면상에서 보았을 때, 일자 형상을 갖는 것 역시 무방하다.
도 8은 본 발명의 일실시예에 의한 반도체 소자를 도시한 평면도이다. 본 발명의 일실시예에 의한 반도체 소자는 보이드 제거부의 형상을 제외하면 앞서 도 1을 참조하여 설명한 실시예의 반도체 소자와 실질적으로 동일하다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조부호를 부여하기로 한다.
도 8을 참조하면, 반도체 소자(100)의 보이드 제거부(40)는 절연막(45)의 제1 영역(10)을 가로질러 제2 영역(20)까지 연장되는 슬릿 형상의 가로 개구(41a) 및 세로 개구(41b)가 서로 교차 되어 형성된 것으로, 평면상에서 보았을 때, 보이드 제거부(40)는, 예를 들어, 격자 형상을 갖는다.
격자 형상을 갖는 보이드 제거부(40)의 가로 개구(41a) 및 세로 개구(41b)가 제1 영역(10) 전면에, 예를 들어, 동일한 간격으로 형성되기 때문에 절연막(45)의 어느 위치에 보이드가 발생 되어도 보이드를 형성하는 공기를 제2 영역(20)으로 쉽게 배출시킬 수 있다.
도 9는 본 발명의 일실시예에 의한 반도체 소자를 도시한 평면도이다. 도 10은 도 9의 III-III' 선을 따라 절단한 단면도이다.
도 9 및 도 10을 참조하면, 반도체 소자(100)는 반도체 칩(30) 및 보이드 제거부(50)를 갖는 절연막(45)을 포함한다.
반도체 칩(30)은 회로부(16,17,18,19)들, 퓨즈 박스(35)들 및 본딩 패드(31)들을 포함한다.
회로부(16,17,18,19)들은, 예를 들어, 제1 회로부(16), 제2 회로부(17), 제3 회로부(14) 및 제4 회로부(19)로 구성된다. 제1 내지 제4 회로부(16,17,18,19)들은 각각 매트릭스 형태로 배치된다. 회로부(16,17,18,19)들은, 예를 들어, 2×2 행렬 형태로 배치되며, 제2 회로부(17)는 제1 회로부(16)와 인접하게 배치되고, 제4 회로부(19)는 제3 회로부(18)와 인접하게 배치된다. 한편, 제1 및 제4 회로부(16,19)들은 대각선 방향으로 배치되고, 제2 및 제3 회로부(17,18)들도 대각선 방향으로 배치된다.
이하, 회로부(16,17,18,19)들이 형성된 각 영역을 제1 영역들로 정의하기로 하며, 회로부(16,17,18,19)들의 주변에 배치된 영역을 제2 영역으로 정의하기로 한다.
퓨즈 박스(35)들은 복수개로 이루어진다. 본 실시예에서, 퓨즈 박스(35)들은 복수개가 단속적으로 형성된다. 퓨즈 박스(35)들은 제1 및 제2 회로부(16,17)들, 제3 및 제4 회로부(18,19)들을 리페어 한다. 퓨즈 박스(35)들이 제1 및 제2 회로부(16,17)들, 제3 및 제4 회로부(18,19)들을 각각 리페어하기 위해서 퓨즈 박스(35)들은 제1 및 제2 회로부(16,17)들, 제3 및 제4 회로부(18,19)들 사이에 Y 축을 따라 배치된다.
본 실시예에서, 단속적으로 배치된 퓨즈 박스(35)들은 일렬로 배치된다. 또는 퓨즈 박스(35)들은, 평면상에서 보았을 때, 지그재그 형상으로 배치될 수 있다.
본딩 패드(31)들은 제1 및 제3 회로부(16,18)들, 제2 및 제4 회로부(17,19)들의 사이에 X축을 따라 배치된다. 본딩 패드(31)들은 제1 내지 제4 회로부(16,17,18,19)들과 전기적으로 연결된다.
도 10을 다시 참조하면, 절연막(45)은 회로부(16,17,18,19)들, 퓨즈 박스(35) 및 본딩 패드(31)들을 갖는 반도체 칩(30) 상에 배치된다. 절연막(45)은 반도체 칩(30)을 절연 및 보호하는 역할을 한다. 절연막(45)은 산화막 및/또는 질화막일 수 있다. 이와 다르게, 절연막(45)은 유기막일 수 있다.
절연막(45)은 보이드 제거부(50)를 포함한다. 보이드 제거부(50)는, 예를 들어, 슬릿 형상을 갖는 개구로, 보이드 제거부(50)는 제2 영역에 선택적으로 형성되어 단속적으로 배치된 퓨즈 박스(35)들에 보이드가 형성되는 것을 방지한다.
보이드 제거부(50)는 단속적으로 형성된 복수개의 퓨즈 박스(35)들을 동시에 개구하고, 보이드 제거부(50)의 일측 단부는 절연막(45)의 측면까지 연장되고, 보이드 제거부(50)는 외부와 연통된 통로 역할을 하게 된다. 이와 다르게, 보이드 제거부(50)의 일측 단부는 절연막(45)의 측면까지 연장되고, 보이드 제거부(50)의 타측 단부는 절연막(45) 중 제1 내지 제4 회로부(16,17,18,19)들의 가운데 부분까지 연장되어도 무방하다.
본 실시예에서, 보이드 제거부(50)의 폭은 각 퓨즈 박스(35)의 폭과 실질적으로 동일할 수 있다. 이와 다르게, 보이드 제거부(50)의 폭은 각 퓨즈 박스(35)의 폭 이하일 수 있다. 보이드 제거부(50)의 폭을 퓨즈 박스(35)의 폭 이하로 형성함으로써 후속 공정에서 몰딩 부재 등이 보이드 제거부(50)로 유입되는 것을 방지할 수 있다.
도 11은 본 발명의 일실시예에 의한 반도체 소자의 평면도이다. 도 12는 도 11의 IV-IV' 선을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 반도체 소자(100)는 반도체 칩(30) 및 보이드 제거부(51,52)를 갖는 절연막(45)을 포함한다.
반도체 칩(30)은 회로부(16,17,18,19)들, 퓨즈 박스(36,37)들 및 본딩 패드(31)들을 포함한다.
회로부(16,17,18,19)들은, 예를 들어, 제1 회로부(16), 제2 회로부(17), 제3 회로부(14) 및 제4 회로부(19)로 구성된다. 제1 내지 제4 회로부(16,17,18,19)들은 각각 매트릭스 형태로 배치된다. 회로부(16,17,18,19)들은, 예를 들어, 2×2 행렬 형태로 배치되며, 제2 회로부(17)는 제1 회로부(16)와 인접하게 배치되고, 제4 회로부(19)는 제3 회로부(18)와 인접하게 배치된다. 한편, 제1 및 제4 회로부(16,19)들은 대각선 방향으로 배치되고, 제2 및 제3 회로부(17,18)들도 대각선 방향으로 배치된다.
이하, 회로부(16,17,18,19)들이 형성된 각 영역을 제1 영역들로 정의하기로 하며, 회로부(16,17,18,19)들의 주변에 배치된 영역을 제2 영역으로 정의하기로 한다.
퓨즈 박스(35)들은 복수개로 이루어진다. 본 실시예에서, 퓨즈 박스(36,37)들은 복수개가 단속적으로 형성된다. 퓨즈 박스(36,37)들은 제1 및 제2 회로부(16,17)들, 제3 및 제4 회로부(18,19)들을 리페어 한다. 퓨즈 박스(36,37)들이 제1 및 제2 회로부(16,17)들, 제3 및 제4 회로부(18,19)들을 각각 리페어하기 위해서 퓨즈 박스(36,37)들은 제1 및 제2 회로부(16,17)들, 제3 및 제4 회로부(18,19)들 사이에 Y축 방향으로 배치된다.
본 실시예에서, 단속적으로 배치된 퓨즈 박스(36,37)들은 적어도 2개의 열들로 배치된다. 본 실시예에서, 퓨즈 박스(36,37)들은, 예를 들어, 2 개의 열들로 배치된다.
본딩 패드(31)들은 제1 및 제3 회로부(16,18)들, 제2 및 제4 회로부(17,19)들의 사이에 X축을 따라 배치된다. 본딩 패드(31)들은 제1 내지 제4 회로부(16,17,18,19)들과 전기적으로 연결된다.
도 11을 다시 참조하면, 절연막(45)은 회로부(16,17,18,19)들, 퓨즈 박스(36,37) 및 본딩 패드(31)들을 갖는 반도체 칩(30) 상에 배치된다. 절연막(45)은 반도체 칩(30)을 절연 및 보호하는 역할을 한다. 절연막(45)은 산화막 및/또는 질화막일 수 있다. 이와 다르게, 절연막(45)은 유기막일 수 있다.
절연막(45)은 보이드 제거부(51,52)들을 포함한다. 보이드 제거부(51,52)들은 예를 들어, 슬릿 형상을 갖는 개구로, 보이드 제거부(51,52)들은 제2 영역에 선택적으로 형성되어 단속적으로 배치된 퓨즈 박스(36,37)들에 보이드가 형성되는 것을 방지한다. 본 실시예에서, 보이드 제거부(51,52)들은 퓨즈 박스(36,37)들의 열의 개수에 대응하여 형성된다. 본 실시예에서, 퓨즈 박스(36,37)들이 2개의 열들로 형성되기 때문에 보이드 제거부(51,52)들 역시 2 개로 형성된다.
보이드 제거부(51,52)들은 단속적으로 형성된 복수개의 퓨즈 박스(36,37)들 을 동시에 개구하고, 보이드 제거부(51,52)들의 일측 단부는 절연막(45)의 측면까지 연장되고, 보이드 제거부(51,52)들은 외부와 연통된 통로 역할을 하게 된다.
본 실시예에서, 보이드 제거부(51,52)의 폭은 각 퓨즈 박스(36,37)의 폭과 실질적으로 동일할 수 있다. 이와 다르게, 보이드 제거부(51,52)의 폭은 각 퓨즈 박스(36,37)의 폭 이하일 수 있다. 보이드 제거부(51,52)의 폭을 퓨즈 박스(36,37)의 폭 이하로 형성함으로써 후속 공정에서 몰딩 부재 등이 보이드 제거부(51,52)로 유입되는 것을 방지할 수 있다.
한편, 보이드 제거부(51,52)의 일측 단부는 절연막(45)의 측면까지 연장되고, 보이드 제거부(51,52)의 일측 단부와 대향하는 타측 단부는 절연막(45) 중 제1 내지 제4 회로부(16,17,18,19)들의 가운데 부분까지 연장된 개구 패턴(54)을 포함할 수 있다.
본 실시예에서, 보이드 제거부(51,52)들은 제1 폭을 갖고, 개구 패턴(54)은 제1 폭보다 넓은 제2 폭을 가질 수 있다.
반도체 패키지
도 13은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.
도 13을 참조하면, 반도체 패키지(600)는 베이스 기판(200), 제1 반도체 소자(300), 제2 반도체 소자(400) 및 몰딩 부재(500)를 포함한다.
베이스 기판(200)은 실질적으로 직육면체 형상을 갖는 플레이트이다. 예를 들어, 베이스 기판(200)은 인쇄회로기판(PCB)일 수 있다. 베이스 기판(200)의 하부면에는 복수개의 볼 랜드(210)들이 형성되고, 각 볼 랜드(210)에는 솔더를 포함하 는 도전볼(220)들이 전기적으로 접속된다. 베이스 기판(200)의 하부면과 대향하는 상부면에는 볼 랜드(210)와 대응하는 접속 패드(240)가 형성된다.
제1 반도체 소자(300)는 베이스 기판(200) 상부면에 실장된다. 예를 들어, 제1 반도체 소자(300)는 접착 부재(310)에 의하여 베이스 기판(200)의 상부면에 부착된다. 제1 반도체 소자(300)의 에지에는 제1 본딩 패드(360)가 배치된다.
제1 반도체 소자(300)는 회로부(315)가 형성된 제1 영역과 제1 영역의 주변에 형성된 제2 영역을 갖는 제1 반도체 칩(320) 및 제1 반도체 칩(320)들의 제1 및 제2 영역들을 각각 덮고, 제1 영역으로부터 제2 영역으로 연장된 제1 보이드 제거부(335)를 갖는 제1 절연층(330)을 포함한다.
본 실시예에서, 제1 보이드 제거부(335)는, 평면상에서 보았을 때, 일자 형상 또는 십자 형상을 가질 수 있다.
제2 반도체 소자(400)는 제1 반도체 소자(300) 상에 배치되며, 회로부(415)가 형성된 제3 영역과 제3 영역의 주변에 형성된 제4 영역을 갖는 제2 반도체 칩(420) 및 제2 반도체 칩(420)들의 제3 및 제4 영역들을 각각 덮고, 제3 영역으로부터 제4 영역의 소정부분까지 연장된 제2 보이드 제거부(440)를 갖는 제2 절연층(430)을 포함한다. 제2 반도체소자(400)의 에지에는 제2 본딩 패드(470)가 배치된다.
본 실시예에서, 제2 보이드 제거부(430)는, 평면상에서 보았을 때, 일자 형상 또는 십자 형상을 가질 수 있다.
스페이서(460)는 제1 반도체 소자(300) 및 제2 반도체 소자(400)들 사이에 개재되어, 제1 및 제2 반도체 소자(300, 400)들을 상호 이격시켜 절연시킨다.
본 실시예에서, 스페이서(460)는, 예를 들어, 제1 반도체 소자(300)의 제1 영역 및 제2 반도체 소자의 제3 영역에 대응하는 곳에 선택적으로 배치될 수 있다.
스페이서(460)가 제1 반도체 소자(300)의 제1 영역에 부착될 때, 스페이서(460)의 가장자리가 스페이서(460)의 중앙 부분보다 먼저 제1 반소체 소자(300)에 부착되면 공기를 포함한 보이드가 발생 될 수 있다. 그러나, 보이드를 형성하는 공기는 제1 반도체 소자(300)의 제1 영역으로부터 제2 영역으로 연장된 제1 보이드 제거부(335)를 따라 스페이서(460)의 외부로 방출되기 때문에 스페이서(460)가 부착된 제1 영역 내에는 보이드가 발생 되지 않는다.
한편, 제 1 및 제 2 반도체 소자(300, 400)들에 형성된 제1 및 제2 본딩 패드(360,470)들은 베이스 기판(200)에 형성된 접속 패드(240)와 도전성 와이어(450)를 이용하여 전기적으로 연결된다.
몰딩 부재(500)는 베이스 기판(200)상에 배치된 제1 및 제2 반도체 소자(300, 400)들을 덮어 보호한다. 본 실시예에서, 몰딩 부재(500)는 제 1 및 제 2반도체 소자(300, 400)들을 덮어 보호하는 에폭시 합성 수지를 포함할 수 있다.
도 14는 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.
도 14를 참조하면, 반도체 패키지(700)는 기판(710), 반도체 소자(100), 제1 몰딩 부재(760) 및 제2 몰딩 부재(770)를 포함한다.
기판(710)은 접속 패드(720) 및 볼 랜드(730)를 갖는다. 본 실시예에서, 기판(710)은 인쇄회로기판(PCB)일 수 있다. 기판(710)의 중앙부에는 관통공이 형성된 다. 관통공은 후술될 반도체 칩(100)의 본딩 패드(31)들과 대응하는 위치에 형성된다.
접속 패드(720) 및 볼 랜드(730)들은 기판(710)의 동일면, 예를 들면, 기판(710)의 하면 상에 형성된다. 접속 패드(720)는 기판(710)의 관통공 주변에 배치되고, 볼 랜드(730)들은 접속 패드(720) 바깥쪽에 배치된다.
기판(710) 상에는 접착 부재(780)가 배치된다. 접착 부재(780)는 접속 패드(720) 및 볼 랜드(730)가 배치된 기판(710)의 하면과 대향하는 상면 상에 배치된다. 접착 부재(780)중 기판(710)의 관통공과 대응하는 위치에는 기판(710)의 관통공과 대응하는 관통공이 형성된다.
도 11 및 도 14를 참조하면, 반도체 소자(100)는 반도체 칩(30) 및 보이드 제거부(51,52)를 갖는 절연막(45)을 포함한다.
반도체 칩(30)은 회로부(16,17,18,19)들, 퓨즈 박스(36,37)들 및 본딩 패드(31)들을 포함한다.
회로부(16,17,18,19)들은, 예를 들어, 제1 회로부(16), 제2 회로부(17), 제3 회로부(14) 및 제4 회로부(19)로 구성된다. 제1 내지 제4 회로부(16,17,18,19)들은 각각 매트릭스 형태로 배치된다. 회로부(16,17,18,19)들은, 예를 들어, 2×2 행렬 형태로 배치되며, 제2 회로부(17)는 제1 회로부(16)와 인접하게 배치되고, 제4 회로부(19)는 제3 회로부(18)와 인접하게 배치된다. 한편, 제1 및 제4 회로부(16,19)들은 대각선 방향으로 배치되고, 제2 및 제3 회로부(17,18)들도 대각선 방향으로 배치된다.
이하, 회로부(16,17,18,19)들이 형성된 각 영역을 제1 영역들로 정의하기로 하며, 회로부(16,17,18,19)들의 주변에 배치된 영역을 제2 영역으로 정의하기로 한다.
퓨즈 박스(35)들은 복수개로 이루어진다. 본 실시예에서, 퓨즈 박스(36,37)들은 복수개가 단속적으로 형성된다. 퓨즈 박스(36,37)들은 제1 및 제2 회로부(16,17)들, 제3 및 제4 회로부(18,19)들을 리페어 한다. 퓨즈 박스(36,37)들이 제1 및 제2 회로부(16,17)들, 제3 및 제4 회로부(18,19)들을 각각 리페어하기 위해서 퓨즈 박스(36,37)들은 제1 및 제2 회로부(16,17)들, 제3 및 제4 회로부(18,19)들 사이에 Y축 방향으로 배치된다.
본 실시예에서, 단속적으로 배치된 퓨즈 박스(36,37)들은 적어도 2개의 열들로 배치된다. 본 실시예에서, 퓨즈 박스(36,37)들은, 예를 들어, 2 개의 열들로 배치된다.
본딩 패드(31)들은 제1 및 제3 회로부(16,18)들, 제2 및 제4 회로부(17,19)들의 사이에 X축을 따라 배치된다. 본딩 패드(31)들은 제1 내지 제4 회로부(16,17,18,19)들과 전기적으로 연결된다.
절연막(45)은 회로부(16,17,18,19)들, 퓨즈 박스(36,37) 및 본딩 패드(31)들을 갖는 반도체 칩(30) 상에 배치된다. 절연막(45)은 반도체 칩(30)을 절연 및 보호하는 역할을 한다. 절연막(45)은 산화막 및/또는 질화막일 수 있다. 이와 다르게, 절연막(45)은 유기막일 수 있다.
절연막(45)은 보이드 제거부(51,52)들을 포함한다. 보이드 제거부(51,52)들 은 예를 들어, 슬릿 형상을 갖는 개구로, 보이드 제거부(51,52)들은 제2 영역에 선택적으로 형성되어 단속적으로 배치된 퓨즈 박스(36,37)들에 보이드가 형성되는 것을 방지한다. 본 실시예에서, 보이드 제거부(51,52)들은 퓨즈 박스(36,37)들의 열의 개수에 대응하여 형성된다. 본 실시예에서, 퓨즈 박스(36,37)들이 2개의 열들로 형성되기 때문에 보이드 제거부(51,52)들 역시 2 개로 형성된다.
보이드 제거부(51,52)들은 단속적으로 형성된 복수개의 퓨즈 박스(36,37)들을 동시에 개구하고, 보이드 제거부(51,52)들의 일측 단부는 절연막(45)의 측면까지 연장되고, 보이드 제거부(51,52)들은 외부와 연통된 통로 역할을 하게 된다.
본 실시예에서, 보이드 제거부(51,52)의 폭은 각 퓨즈 박스(36,37)의 폭과 실질적으로 동일할 수 있다. 이와 다르게, 보이드 제거부(51,52)의 폭은 각 퓨즈 박스(36,37)의 폭 이하일 수 있다. 보이드 제거부(51,52)의 폭을 퓨즈 박스(36,37)의 폭 이하로 형성함으로써 후속 공정에서 몰딩 부재 등이 보이드 제거부(51,52)로 유입되는 것을 방지할 수 있다.
한편, 보이드 제거부(51,52)의 일측 단부는 절연막(45)의 측면까지 연장되고, 보이드 제거부(51,52)의 일측 단부와 대향하는 타측 단부는 절연막(45) 중 제1 내지 제4 회로부(16,17,18,19)들의 가운데 부분까지 연장된 개구 패턴(54)을 포함할 수 있다.
본 실시예에서, 보이드 제거부(51,52)들은 제1 폭을 갖고, 개구 패턴(54)은 제1 폭보다 넓은 제2 폭을 가질 수 있다.
도 14를 다시 참조하면, 반도체 소자(100)의 본딩 패드(31)는 기판(710)의 접속 패드(720)와 전기적으로 접속된다. 본 실시예에서, 본딩 패드(31) 및 접속 패드(720)는, 예를 들어, 도전성 와이어(750)에 의하여 전기적으로 접속될 수 있다.
제1 몰딩 부재(760)는 반도체 소자(100)를 덮어 반도체 소자(100)가 외부에서 인가된 충격 및/또는 진동에 의하여 파손되는 것을 방지한다.
제2 몰딩 부재(770)는 기판(710)에 형성된 관통공에 의하여 노출된 본딩 패드(31) 및 도전성 와이어(750)를 덮어 도전성 와이어(750)를 전기적으로 보호 및 절연한다.
이상에서 상세하게 설명한 바에 의하면, 반도체 소자 및 반도체 소자를 기판 또는 다른 반도체 소자에 적층하기 위한 접착 필름 사이에 보이드가 형성되는 것을 방지하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이 해할 수 있을 것이다.

Claims (27)

  1. 제1 영역에 형성된 회로부 및 상기 제1 영역의 주변에 형성된 제2 영역에 형성된 주변부를 갖는 반도체 칩; 및
    상기 제1 및 제2 영역들을 덮고, 보이드가 형성되는 것을 방지하기 위해 상기 제1 영역으로부터 상기 제2 영역으로 연장된 보이드 제거부를 갖는 절연막을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 보이드 제거부는, 평면상에서 보았을 때, 그루브 형상을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 보이드 제거부는 상기 반도체 칩을 노출하는 개구인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 보이드 제거부의 내부에는 퓨즈 박스가 배치된 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제 1영역을 덮는 접착 필름을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 보이드 제거부는, 평면상에서 보았을 때, 십자 형상을 갖는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 보이드 제거부는, 평면상에서 보았을 때, 일자 형상을 갖는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 보이드 제거부는, 평면상에서 보았을 때, 격자 형상을 갖는 것을 특징으로 하는 반도체 소자.
  9. 제1 영역을 갖는 회로부 및 상기 제1 영역의 주변에 배치된 제2 영역에 단속적으로 배치되며 상기 회로부와 연결된 퓨즈 박스들을 포함하는 반도체 칩; 및
    상기 제1 및 제2 영역을 덮고, 상기 제2 영역을 따라 상기 각 퓨즈 박스들을 동시에 노출하는 보이드 제거부를 갖는 절연막을 포함하는 것을 특징으로 하는 반 도체 소자.
  10. 제9항에 있어서,
    상기 보이드 제거부는 외부와 연통 되도록 상기 절연막의 측면까지 연장된 것을 특징으로 하는 반도체 소자.
  11. 제9항에 있어서,
    상기 보이드 제거부의 폭은 상기 퓨즈 박스의 폭과 실질적으로 동일한 것을 특징으로 하는 반도체 소자.
  12. 제9항에 있어서,
    상기 퓨즈 박스들은 상기 제2 영역을 따라 적어도 2열로 배치된 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 보이드 제거부는 적어도 2열로 배치된 상기 퓨즈 박스들의 개수에 대응하여 형성된 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서,
    적어도 2열로 배치된 상기 퓨즈 박스들을 각각 노출하는 상기 보이드 제거부 들과 연통 되는 개구 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서,
    상기 각 보이드 제거부들은 제1 폭을 갖고, 상기 개구 패턴은 상기 제1 폭보다 넓은 제2 폭을 갖는 것을 특징으로 하는 반도체 소자.
  16. 접속 패드 및 볼 랜드를 갖는 기판;
    회로 영역을 갖는 회로부, 상기 회로 영역의 주변에 배치된 주변 영역에 단속적으로 배치되며 상기 회로부와 연결된 퓨즈 박스들 및 상기 기판과 마주하는 본딩 패드를 포함하는 반도체 칩;
    상기 회로 영역 및 상기 주변 영역을 덮고, 상기 주변 영역을 따라 상기 각 퓨즈 박스들을 동시에 노출하는 보이드 제거부를 갖는 절연막;
    상기 절연막 및 상기 기판을 부착하는 접합 부재; 및
    상기 본딩 패드와 상기 접속 패드를 전기적으로 연결하는 연결 부재를 포함하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 보이드 제거부는 외부와 연통 되도록 상기 절연막의 측면까지 연장된 것을 특징으로 하는 반도체 패키지.
  18. 제16항에 있어서,
    상기 보이드 제거부의 폭은 상기 퓨즈 박스의 폭과 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  19. 제16항에 있어서,
    상기 퓨즈 박스들은 상기 주변 영역을 따라 적어도 2열로 배치된 것을 특징으로 하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 보이드 제거부는 적어도 2열로 배치된 상기 퓨즈 박스들의 개수에 대응하여 형성된 것을 특징으로 하는 반도체 패키지.
  21. 제20항에 있어서,
    적어도 2열로 배치된 상기 퓨즈 박스들을 각각 노출하는 상기 보이드 제거부들과 연통 되는 개구 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제21항에 있어서,
    상기 각 보이드 제거부들은 제1 폭을 갖고, 상기 개구 패턴은 상기 제1 폭보다 넓은 제2 폭을 갖는 것을 특징으로 하는 반도체 패키지.
  23. 외부 접촉 단자를 갖는 베이스 기판;
    상기 베이스 기판 상에 배치되며 회로부가 형성된 제1 영역과 상기 제1 영역의 주변에 형성된 제2 영역을 갖는 제1 반도체 칩 및 상기 제1 반도체 칩들의 상기 제1 및 제2 영역들을 각각 덮고, 상기 제1 영역으로부터 상기 제2 영역으로 연장된 제 1보이드 제거부를 갖는 제1 절연막을 포함하는 제1 반도체 소자;
    상기 제1 반도체 소자 상에 배치되며, 회로부가 형성된 제3 영역과 상기 제3 영역의 주변에 형성된 제4 영역을 갖는 제2 반도체 칩 및 상기 제2 반도체 칩들의 상기 제3 및 제4영역들을 각각 덮고, 상기 제3 영역으로부터 상기 제4 영역으로 연장된 제2 보이드 제거부를 갖는 제2 절연막을 포함하는 제2 반도체 소자; 및
    상기 제1 및 제2 반도체 소자들 사이에 개재된 접착 부재를 포함하는 반도체 패키지.
  24. 제23항에 있어서,
    상기 접착 필름과 접촉되는 상기 제1 및 제2 절연막들에 각각 형성된 상기 보이드 제거부는 상기 제1 및 제2 절연막들에 형성된 그루브 및 개구인 것을 특징으로 하는 반도체 패키지.
  25. 제23항에 있어서,
    상기 제1 및 제2 보이드 제거부들은, 평면상에서 보았을 때, 십자 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  26. 제23항에 있어서,
    상기 제1 및 제2 보이드 제거부들은, 평면상에서 보았을 때, 일자 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  27. 제23항에 있어서,
    상기 제1 및 제2 보이드 제거부들은, 평면상에서 보았을 때, 격자 형상을 갖는 것을 특징으로 하는 반도체 패키지.
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