KR20200026734A - 부분 emi 차폐 기능을 갖춘 반도체 디바이스 및 그 제조 방법 - Google Patents

부분 emi 차폐 기능을 갖춘 반도체 디바이스 및 그 제조 방법 Download PDF

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KR20200026734A
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Abstract

반도체 디바이스는 기판을 갖는다. 리드는 기판 위에 배치된다. 봉지재가 기판 위에 증착된다. 필름 마스크 및 봉지재로부터 리드를 노출시키면서 필름 마스크가 봉지재 위에 배치된다. 필름 마스크, 봉지재 및 리드 위에 전도층이 형성된다. 전도층 형성 후 필름 마스크를 제거한다.

Description

부분 EMI 차폐 기능을 갖춘 반도체 디바이스 및 그 제조 방법 {sEMIconductor device with PARTIAL EMI SHIELDING and method of making the same}
본 발명은 일반적으로 반도체 디바이스, 보다 특히, 전자기 간섭(EMI)에 대한 부분 차폐 기능을 갖춘 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 디바이스는 현대 전자 제품에서 일반적으로 발견된다. 반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호 송신 및 수신, 전자 디바이스 제어, 햇빛을 전기로 변환 및 텔레비전 디스플레이 용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 디바이스는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 찾을 수 있다. 반도체 디바이스는 군사 응용 분야, 항공, 자동차, 산업용 컨트롤러 및 사무 기기에서도 볼 수 있다.
반도체 디바이스는 일반적으로 무선 주파수(RF) 신호를 처리하기 위한 일부 회로를 포함한다. 최근의 기술 발전으로 SiP(system-in-package) 기술을 사용하여 작은 크기, 낮은 높이, 높은 클럭 주파수 및 우수한 휴대성과 통합된 고속 디지털 및 RF 반도체 패키지가 가능하다. SiP 디바이스는 단일 반도체 패키지에 함께 통합된 다수의 반도체 구성요소, 예를 들어 반도체 다이, 반도체 패키지, 통합 수동 디바이스 및 개별 능동 또는 수동 전기 구성요소를 포함한다.
도 1은 PCB 또는 다른 기판(32) 상에 배치된 복수의 구성요소를 포함하는 종래 기술의 SiP 디바이스(30)를 도시한다. 기판(32)은 하나 이상의 절연층(34)을 포함하며, 절연층(34) 위에, 사이에, 및 그리고 관통하는 형태로, 전도층(36)이 형성된다.
반도체 다이(40)는 SiP 디바이스(30)의 일부로서 통합된다. 반도체 다이(40)는 활성 표면 위에 형성된 접촉 패드(44)를 갖는 활성 표면(42)을 포함한다. 솔더 범프(46)는 반도체 다이(40)의 접촉 패드(44)를 기판(32)의 전도층(36)에 전기적으로 그리고 기계적으로 결합하는데 사용된다. 반도체 다이(40)는 전도층(36)을 통해 반도체 패키지(50)에 전기적으로 결합된다.
반도체 패키지(50)는 능동 기능을 제공하기 위해 반도체 다이(52)를 포함한다. 반도체 다이(52)는 반도체 다이의 활성 표면 위에 접촉 패드(54)를 갖는다. 반도체 다이(52)는 리드 프레임(56)의 다이 패드 위에 배치되고, 본드 와이어(57)에 의해 리드 프레임의 접촉부 또는 리드(lid)에 결합된다. 반도체 다이(52), 본드 와이어(57) 및 리드 프레임(56)은 SiP 디바이스(30)에 통합되기 전에 봉지재(58)로 성형된다. 완료되면, 반도체 패키지(50)는 기계적 및 전기적 결합에 사용되는 땜납(59)을 이용하여 기판(32) 상에 장착된다. 일 실시예에서, 땜납(59)은 반도체 패키지(50)의 장착 전에 기판(32)에 인쇄되는 솔더 페이스트이다.
SiP 디바이스(30)를 환경적으로 보호하기 위해 통합 후 제 2 봉지재(60)가 반도체 다이(40), 반도체 패키지(50) 및 기판(32) 위에 증착된다. 솔더 범프(62)는 반도체 다이(40) 및 반도체 패키지(50)로부터 기판(32)의 반대쪽에 배치된다. 범프(62)는 그 후 SiP 디바이스(30)를 보다 큰 전자 디바이스의 기판에 장착하는데 사용된다. SiP 디바이스(30)는 원하는 전기적 기능을 달성하기 위해 함께 작동하는 복수의 반도체 디바이스를 포함한다.
SiP 디바이스(30)의 고속 디지털 및 RF 회로로 인해, 전자기 간섭으로부터의 차폐가 중요하다. 등각 EMI 차폐는 전자기 간섭(EMI)을 줄이기 위해 선호되는 방법으로 등장했다. SiP 디바이스(30)에 닿는 주변 디바이스로부터의 EMI는 SiP 디바이스의 구성 요소 내에서 오작동을 일으킬 수 있다. SiP 디바이스(30)로부터의 EMI는 또한 주변 디바이스에서 오작동을 일으킬 수 있다. 도 1은 등각 EMI 쉴드(64)를 도시한다. EMI 쉴드(64)는 봉지재(60)가 증착된 후 SiP 디바이스(30)의 상부 및 측면에 등각 코팅된 스퍼터링에 의해 형성된 얇은 금속 층이다. EMI 쉴드(64)는 간섭을 감소시키기 위해 SiP 디바이스(30)에 출입하는 EMI 방사선의 크기를 감소시킨다. 일부 실시예에서, EMI 차폐물(64)은 기판의 에지로 연장되는 기판(32)의 전도층(36)을 통해 접지에 연결된다.
EMI 쉴드(64)는 EMI 간섭의 감소를 제공한다. 그러나, SiP 디바이스(30) 전체에 걸쳐 등각 코팅 EMI 쉴드(64)는 트랜시버 안테나로서 작용해야 하는 SiP 디바이스 내 디바이스 또는 모듈에 문제를 야기한다. EMI 실드(64)는 통신 또는 다른 목적으로 요구되는 방사선을 포함하여 모든 전자기 방사선의 크기를 감소시킨다. 안테나를 사용하여 송수신하기 위해, 반도체 다이(40) 또는 반도체 패키지(50)는 EMI 쉴드(64) 외부의 안테나와 함께 전자 디바이스의 개별 요소에 연결되어야 한다.
그러나, 트랜시버 구성요소를 EMI 보호의 혜택을 받는 다른 구성요소들과 함께 SiP 디바이스 내에서 통합시키면, 전자 디바이스의 속도, 크기 및 전력 요건을 추가로 개선시킬 수 있다. 따라서, 반도체 패키지의 부분 EMI 차폐가 필요하다.
도 1은 등각하게 도포된 EMI 차폐층을 갖는 SiP 디바이스를 도시한다.
도 2a-2l은 SiP 디바이스의 상부 및 측면에 부분 EMI 차폐를 갖는 SiP 디바이스를 형성하는 프로세스를 도시한다.
도 3a-3f는 SiP 디바이스의 상부 표면 위에 부분 EMI 차폐를 갖는 SiP 디바이스를 형성하는 프로세스를 도시한다.
도 4a-4f는 SiP 디바이스의 일부에만 EMI 차폐를 형성하기 위한 다양한 대안을 도시한다.
도 5a-5c는 지그를 사용하여 SiP 디바이스의 측면에 필름 마스크를 도포하는 과정을 도시한다.
도 6은 부분 EMI 차폐를 형성하기 위해 시트 내에 개구를 갖는 필름 시트에 SiP 디바이스를 장착하는 과정을 도시한다.
도 7a 및 7b는 EMI 차폐층의 일부를 제거하기 위해 레이저 애블레이션을 사용하는 과정을 도시한다.
도 8a-8f는 보호된 구성 요소를 둘러싸는 금속 리드 또는 칼럼으로 부분 EMI 차폐를 형성하는 과정을 도시한다.
도 9a 및 9b는 부분 EMI 차폐물을 형성하기 위한 대안적인 순서의 단계들을 도시한다.
도 10a 및 10b는 SiP 디바이스를 전자 디바이스에 통합하는 과정을 도시한다.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시예로 설명되며, 도면에서 유사한 참조 번호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최상의 모드의 관점에서 설명되지만, 당업자는 첨부된 청구범위와 다음의 개시 및 도면에 의해 뒷받침되는 그 등가물에 의해 규정되는 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하도록 의도된다는 것을 이해할 것이다. 본 명세서에서 사용되는 용어 "반도체 다이"는 단수 및 복수 형태의 단어를 모두 지칭하고, 따라서 단일 반도체 디바이스 및 다중 반도체 디바이스를 모두 지칭할 수 있다.
도 2a는 부분 EMI 차폐를 형성하고 개별 SiP 디바이스로 싱귤레이션하기 전에 톱 스트리트(saw streets)(102)에 의해 분리된 SiP 디바이스의 패널(100)의 단면도이다. 2 개의 SiP 디바이스가 도시되어 있지만, 수백 또는 수천 개의 SiP 디바이스가 단일 패널에 일반적으로 형성된다. 패널(100)은 종래 기술의 기판(32)과 유사하게 기판(110) 위에 형성된다. 기판(110)은 하나 이상의 전도층(114)과 함께 인터리브된 하나 이상의 절연층(112)을 포함한다. 절연층(112)은 일 실시예에서 코어 절연 보드이며, 상부 및 하부 표면 위에 전도층(114)이 패턴처리된다(예를 들어 구리-클래드 라미네이트 기판). 전도층(114)은 또한 절연층(112)을 통해 전기적으로 연결된 전도성 비아를 포함한다. 기판(110)은 서로 인터리브된 임의의 수의 전도성 및 절연층을 포함할 수 있다. 솔더 마스크 층은 기판(110)의 어느 한 측면 위에 형성될 수 있다.
솔더 범프(116)는 기판(110)의 하부 표면 위의 전도층(114)의 접촉 패드 상에 형성된다. 범프(116)는 이후 처리 단계에서 선택적으로 형성된다. 스터드 범프, 전도성 핀, 랜드 그리드 어레이(LGA) 패드 또는 와이어 본드와 같은 전자 디바이스에 SiP 디바이스를 통합하기 위해 다른 실시예에서 다른 유형의 상호 접속 구조가 사용된다.
다른 실시예에서는 임의의 적합한 유형의 기판 또는 리드 프레임이 사용된다. 일 실시예에서, 패널(100)은 SiP 디바이스의 완성 전에 제거되는 희생 기판 위에 형성된다. 희생 기판을 제거하면 더 큰 시스템으로의 후속 상호 연결을 위해 캡슐화된 디바이스의 상호 연결 구조가 노출된다.
SiP 디바이스의 의도된 기능을 구현하기 위해 요구되는 임의의 구성요소는 기판(110)에 장착되거나 기판(110) 위에 배치되고 전도층(114)에 전기적으로 연결된다. 도 2a는 예로서 기판(110) 상에 실장된 반도체 패키지(50) 및 반도체 다이(124)를 도시한다. 반도체 다이(124)는 안테나(128)를 사용하여 전파를 통해 송수신되는 전자기 방사선 신호와 반도체 다이 내의 전기 신호 사이를 변환하는 트랜시버 디바이스이다. 반도체 다이(124)의 트랜시버 기능은 바람직한 신호를 차단할 수 있도록, 안테나(128) 위에 형성된 등각 EMI 차폐층을 갖지 않음으로써 용이해질 것이다. 한편, 반도체 패키지(50)는 EMI 차폐층으로부터 이점을 얻는 예시적인 디바이스이다.
일 실시예에서, 반도체 다이(124)는 자율 주행 차량에서 물체 검출에 사용되는 레이더 디바이스이고, 반도체 패키지(50)는 레이더 기능을 지원하기 위한 메모리 및 논리 회로를 포함한다. 다른 실시예들에서, 임의의 원하는 구성요소들이 SiP 디바이스에 통합될 수 있다. 이러한 구성요소들은 임의의 유형의 반도체 패키지, 반도체 다이, 통합 수동 디바이스, 개별 능동 또는 수동 구성요소, 또는 다른 전기 구성요소의 임의의 조합을 포함할 수 있다.
각각의 SiP 디바이스 내 구성요소들, 예를 들어 반도체 다이(124) 및 반도체 패키지(50)는 적절한 상호 접속 구조, 예를 들어 솔더 범프(46)에 의해 기판(110) 상에 실장되고 연결되어 그 후 캡슐화된다. 봉지재 또는 성형 화합물(130)이 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 봉지재 성형, 진공 적층, 스핀 코팅 또는 다른 적합한 어플리케이터를 사용하여 반도체 다이(124), 반도체 패키지(50) 및 기판(110) 위에 증착된다. 봉지재(130)는 에폭시 수지, 에폭시 아크릴레이트, 또는 충전제를 갖거나 갖지 않는 임의의 적합한 중합체와 같은 중합체 복합 재료 일 수 있다. 봉지재(130)는 비전도성이고, 구조적지지를 제공하며, 외부 요소 및 오염물로부터 SiP 디바이스를 환경적으로 보호한다.
도 2b에서, 트렌치(140)는 반도체 다이(124)와 반도체 패키지(50) 사이에서 각각의 SiP 디바이스를 통해 형성된다. 트렌치(140)는 포토 리소그래피 마스크, 레이저 애블레이션, 쏘 커팅(saw cutting), 반응성 이온 에칭 또는 다른 적절한 트 렌칭 공정에 의한 화학적 에칭에 의해 형성된다. 일 실시예에서, 트렌치(140)는 도 2b의 페이지 안팎으로 패널(100)의 전체 길이에 대해 연속적으로 연장된다. 트렌치(140)는 다른 실시예에서 더 짧으며, 예를 들어 반도체 다이(124)와 반도체 패키지(50) 사이에 직접 형성되고 SiP 디바이스의 에지까지 연장되지 않는다. 트렌치(140)는 봉지재(130)를 완전히 관통하여 기판(110)에 이르도록 형성된다. 전도층(114)의 일부는 트렌치(140) 내에 노출된다. 전도층(114)은 전도층과 후속 증착 전도 물질 사이의 전기 저항을 감소시키기 위해 트렌치(140)의 길이만큼 연장되는 스트립을 포함하도록 패턴화될 수 있다.
도 2c는 패널(100)의 부분 단면을 도시한다. 트렌치(140)는 전도성 재료로 채워져 리드(lid)(150)을 형성한다. 리드(150)은 임의의 적합한 금속 증착 기술을 사용하여 형성된다. 리드(150)은 트렌치(140)를 전도성 잉크 또는 페이스트로 채우거나, 트렌치 내에 전도성 물질을 도금함으로써 형성될 수 있다. 다른 실시예에서, 리드(150)는 미리 형성되어 트렌치(140)에 삽입된다. 리드(150)는 안테나(128)로부터 패키지(50)를 향해 직접 또는 그 반대로 방사되는 EMI의 크기를 감소시키기 위해 반도체 다이(124)와 패키지(50) 사이에서 연장되는 금속 층이다. 일부 실시예에서, 리드(150)는 EMI 차단 능력을 돕기 위해 전도층(114) 및 범프(116)를 통해 접지 노드에 전기적으로 결합된다. 다른 실시예에서, 리드(150)는 전도층(114) 또는 접지 노드에 연결되지 않고 EMI를 감소시킨다.
도 2d는 한 번에 8 개의 SiP 디바이스가 형성된 패널(100)의 일부의 사시도를 도시한다. 8 개의 SiP 디바이스 각각은 디바이스를 2 개의 별개의 영역으로 분할하는 리드(150)를 포함한다. 리드(150)는 인접한 톱 스트리트(102) 사이의 중간에 있는 것으로 도시되어있다. 그러나, 리드는 EMI 차폐를 위한 임의의 원하는 크기 및 구획의 형상을 형성할 수 있다. 트렌치(140) 및 리드(150)가 패널(100)의 전체 폭 또는 길이에 대해 형성되기 때문에, 디바이스의 각 열 또는 행은 공통으로 리드(150)를 공유한다. 다른 실시예에서, 각 디바이스는 톱 스트리트(102)까지 연장되거나 연장되지 않을 수 있는 별도의 리드(150)를 갖는다.
도 2e 및 도 2f는 각각의 SiP 디바이스의 절반 위에 필름(152)이 배치된 패널(100)의 단면도 및 사시도를 각각 도시한다. 필름(152)은 접착 테이프, 금속 호일 필름, 금속 호일 테이프, 폴리이미드 필름 또는 임의의 다른 적합한 필름 마스크이다. 다른 실시예에서 금속, 플라스틱 또는 실리콘 마스크가 필름(152)에 사용된다. 임의의 필름(152) 옵션은 봉지재(130)에 필름의 기계적 부착을 제공하기 위해 접착제를 포함할 수 있다. 접착제는 자외선(UV) 분리, 열 분리 또는 필름(152)의 편리한 제거를 허용하도록 달리 구성될 수 있다. 필름(152)은 또한 임의의 적절한 박막 증착 기술에 의해 증착된 임의의 적절한 절연, 패시베이션 또는 포토 레지스트 층일 수 있다. 필름(152)은 봉지재(130) 상에 직접 패널(100)의 상부 표면 위에 도포되고 리드(150)와 평행하게 연장된다. 리드(150)는 필름(152)으로부터 노출된 상태를 유지하여 후속으로 도포되는 차폐층이 리드와 접촉하여 연속 EMI 차폐를 형성할 것이다.
필름(152)은 반도체 다이(124) 위에 스트립으로 도포된다. 필름(152)은 패널(100)의 전체 길이를 따라 리드(150)과 평행하게 연장되고, 패널(100)을 가로 질러 수직으로 각 리드로부터 인접한 톱 스트리트(102)까지 연장된다. 따라서, 반도체 다이(124)를 갖는 각각의 SiP 디바이스의 측부는 필름(152)으로 완전히 덮인다. 다른 실시예에서, 반도체 다이(124)를 갖는 측면의 일부만이 필름(152)에 의해 커버된다. 필름(152)은 리드(150) 또는 임의의 톱 스트리트(120)까지 연장되지 않으면서 각각의 반도체 다이 바로 위에 작은 패치로 도포될 수 있다.
도 2g에서, 패널(100)은 톱날, 워터젯 또는 레이저 절단 도구(154)를 사용하여 톱 거리(102)에서 싱귤레이션되어, 봉지재(130) 및 기판(110)을 절단하고 도 2h에 도시된 바와 같이 각각의 디바이스를 개별 SiP 디바이스(156)로 분리한다. 각각의 SiP 디바이스(156)는 리드(150)에 의해 2 개의 측면으로 분할된다. 개방면(156a)은 개방면 위에 필름(152)을 가지며, 차폐면(156b)은 필름이 없다. 개방면(156a)은 개방면싱귤레이션어도 부분적으로 차폐층으로부터 자유롭게 남겨두기 위해 후속 차폐층을 형성할 때 필름(152)이 마스크로서 작용하기 때문에 개방면으로 지칭된다. 바람직하게 전자기 방사선을 방출 또는 수신하는 임의의 디바이스, 예를 들어 반도체 다이(124)는 필름(152) 아래의 개방면(156a) 내에 배치된다. 차폐부에 의해 EMI로부터 보호되어야 하는 임의의 디바이스, 예를 들어 반도체 패키지(50)는 차폐 측(156b) 내에 배치된다. 개방면(156a) 및 차폐면(156b) 상의 디바이스는 전도층(114)을 통해 리드(150)에 의해 생성된 경계를 가로 질러, 또는 SiP 디바이스(156)가 통합된 보다 큰 전자 디바이스의 하부 기판에 의해, 서로 전기적으로 결합될 수 있다.
동일한 처리 단계의 2 개의 상이한 모습을 도시하는 도 2i 및 2j에서는, 등각 차폐층(160)이 SiP 디바이스(156) 위에 형성된다. 차폐층(160)은 스프레이 코팅, 도금, 스퍼터링 또는 임의의 다른 적절한 금속 증착 공정에 의해 형성된다. 차폐층(160)은 구리, 알루미늄, 철 또는 EMI 차폐에 적합한 다른 재료로 형성될 수 있다. 일부 실시예에서, 패널(100)은 도 2g의 싱귤레이션 동안 선택적 열 방출 또는 인터페이스 층을 이용하여 캐리어 상에 배치된다. 개별화된 SiP 디바이스들(156)은 차폐층(160)의 도포를 위해 동일한 캐리어 상에 유지된다. 따라서, 차폐층(160)을 형성하는 동안 인접한 SiP 디바이스들(156) 사이의 공간은 절삭 공구(154)의 톱 커프(saw kerf)의 폭과 동일하다. 그러나, 차폐층(160)의 두께는 인접한 SiP 디바이스(156)의 차폐층들이 접촉하지 않고 패키지가 캐리어 상에 싱귤레이션된 상태로 유지될 정도로 충분히 작다. 다른 실시예들에서, SiP 디바이스들(156)은 싱귤레이션 후 및 차폐층(160) 형성 전에 별도의 캐리어 상에 배치된다.
차폐층(160)은 상부 및 모든 4 개의 측면을 포함하여 SiP 디바이스(156)의 모든 노출된 표면을 완전히 덮는다. 봉지재(130)의 노출된 모든 표면은 막(152)과 같이 차폐층(160) 형성시 전도성 물질로 코팅된다. 기판(110) 및 범프(116)를 갖는 SiP 디바이스(156)의 하부면은 차폐층(160)으로 덮이지 않는데, 이는 스퍼터링법이 상하 방향으로 진행되어 측면 또는 상향 표면만을 덮기 때문이거나, 또는, 캐리어 상의 인터페이스층이 아랫면을 완전히 덮어 일종의 마스크로 작용하기 때문이다.
차폐층(160)이 증착된 후, 필름(152)은 동일 공정 단계의 2개의 상이한 모습인 도 2k 및 2l에 도시된 바와 같이 제거된다. 필름(152) 제거는 또한 필름상의 차폐층(160)의 일부를 제거하고 패키지의 개방면(156a) 위에 봉지재(130)를 노출시킨다.
SiP 디바이스(156)는 차폐면을 완전히 둘러싸는 EMI 차폐를 갖는 패키지(50)를 갖는 차폐면(156b)을 포함한다. 차폐층(160)과 리드(150)는 조합하여 차폐면(156b)의 측면 주위 및 상부에서 완전히 연속적으로 연장된다. 반도체 패키지(50)는 전도층(114) 및 범프(116)를 통해 반도체 다이(124), 개방 측(156a)의 다른 디바이스 및 외부 세계에 전기적으로 결합된 상태로 유지된다.
개방면(156a)은 차폐면(156b)과 유사하게 개방면의 측면 주위에 EMI 차폐에 의해 완전히 둘러싸여있다. 그러나, 개방면(156a)의 상부에는 막(152)이 마스크로 사용 되었기 때문에 차폐층(160)이 없다. 반도체 다이(124) 위의 차폐층(160)의 개구는 안테나(128)로 하여금 차폐층에 의해 신호가 상당히 감쇠되거나 차단됨없이 전자기 신호를 송수신할 수 있게 한다. 리드(150)는, 차폐면(156b)의 반도체 패키지가 여전히 EMI 차폐에 의해 완전히 둘러싸여 있기 때문에, 반도체 패키지(50)의 EMI 차폐를 절충하지 않으면서 차폐층(160)이 안테나(128)를 위한 개구를 가질 수 있게 한다.
도 3a-3f는 부분 EMI 차폐를 갖는 반도체 패키지를 형성하기 위한 대안적인 방법을 도시한다. 도 2f에서 이어져서, 도 3a 및 3b는 필름(152)을 도포한 후 패널을 싱귤레이션하기 전에 패널(100) 위에 형성된 차폐층(170)을 도시한다. 차폐층(170)은 차폐층(160)과 마찬가지로 리드(150)의 상부면에 직접 형성되어 연속적인 차폐층을 형성한다. 차폐층(160)과 달리, 차폐층(170)은 최종 패키지의 측면을 덮지 않으며, 이는 층(170)이 단위 레벨이 아닌 패널 레벨에서 형성되기 때문이다. 톱 스트리트(102)는 차폐층(170)이 개별 디바이스의 측면 상에 형성되는 것을 차단하는 봉지재(130)에 의해 점유된 상태로 유지된다. 도 3a 및 도 3b는 패널(100)의 일부만을 도시한다. 패널(100)의 도시되지 않은 부분은 도 3a 및 3b의 가시 측면 위에 차폐층(170)이 형성되지 않게 한다. 차폐층(170)은 차폐층(160)에 대해 전술한 임의의 방법 및 임의의 재료로 형성된다.
도 3c 및 3d에서, 필름(152)은 패널(100)로부터 제거되며, 이는 반도체 다이(124) 위의 차폐층(170)의 부분을 또한 제거한다. 도 3e는 상기와 같이 차폐층(160)을 형성하기 이전이 아니라, 차폐층(170)을 형성 한 후에 절삭 공구(172)에 의해 싱귤레이션된 패널(100)을 도시한다. 싱귤레이션은 도 3f에 도시된 바와 같은 SiP 디바이스(176)를 초래한다. SiP 디바이스(176)는 안테나(128)로부터 또는 개방면(176a)의 다른 디바이스로부터 직접 나오는 방사선으로부터 차폐면(176b)을 보호하기 위해 리드(150)를 포함한다. 차폐층(170)은 위로부터 SiP 디바이스(176)를 향하는 방사선으로부터 차폐면(176b)을 보호한다.
차폐면(176b)은 차폐층(160)과 같이 모든면에서 완전히 보호되지는 않지만, SiP 디바이스(176)의 부분 차폐는 주요 관심사가 개방면(176a)으로부터의, 그리고 위로부터의, 방사선인 실시예에서 유용하다. 예를 들어, SiP 디바이스(176)를 구비 한 전자 디바이스는 SiP 디바이스의 측면에 대해 적절한 차폐를 제공할 수 있지만, 반도체 다이(124)가 신호를 송수신하도록하려는 요구 때문에 상부를 완전히 보호하지는 않는다. 다른 예로서, 패키지(50)에 대한 주요 EMI 관심사는 안테나(128)에 의해 방송된 레이더 또는 유사한 신호일 수 있으며, 이는 안테나에 의해 반사되고 수신된다. 이러한 반사된 신호는 주로 위로부터 수신되고 차폐층(170)에 의해 충분히 차단될 것이다.
도 4a-4f는 필름(152)을 도포하기 전에 패널(100)을 싱귤레이션하고 부분 차폐를 형성하는 다양한 방식을 도시한다. 도 2c 및 2d로부터 계속하여, 패널(100)은 윗면으로부터 차폐층 형성없이 그리고 필름없이, 도 4b에 도시된 바와 같이 절단 도구(178)를 사용하여 톱 스트리트(102)를 따라 복수의 SiP 디바이스(180)로 절단된다. SiP 디바이스(180)는 패키지를 개방면(180a)과 차폐면(180b)으로 분할하는 리드(150)를 갖는다.
도 4c에서, 복수의 SiP 디바이스(180)는 각각의 패키지의 개방 측면(180a)이 서로 정렬된 열로 적절한 기판 또는 캐리어 상에 배치된다. 패키지는 임의의 방향으로 배향될 수 있다. 즉, 하나의 행의 패키지는 개방된 측면(180a)을 좌측으로 향할 수 있는 반면, 다른 행은 개방된 측면을 오른쪽으로 향할 수 있으며, 또는, 개방면(180a)이 테이프 또는 다른 스트립의 길이로서 필름(190)의 도포를 위해 정렬되는 한, 일 행 내의 패키지가 원할 경우 상이한 방향으로 배향될 수 있다.
SiP 디바이스(180)가 개방된 측면(180a)이 정렬된 상태로 배치되면, 필름(190)은 공통의 필름 스트립을 공유하는 각 행을 갖도록 개방된 측면에 걸쳐 도포된다. 필름(190)은 상기 필름(152)과 유사하지만, 패널(100)이 아닌 단위 레벨로 도포된다. 필름(190)의 한 조각은 개방면(180a)의 전체 행을 덮는다.
SiP 디바이스(180)가 도 4c에 도시된 상태에 있는 동안 차폐층이 도포될 수 있다. 사용된 도금 방법에 따라, 최종 차폐층은 도 2l의 차폐층(160)과 유사할 수 있으며, 필름(190)이 제거되면, 모든면이 완전히 덮이며, 또는, 필름(190)이 섀도우 마스크로서 작용하여 측면이 덮이는 것을 부분적으로 차단할 수 있다.
대안으로, 차폐층을 도포하기 전에, 도 4d에 도시된 바와 같이, SiP 디바이스(180)들 사이에서 필름(190)을 제거하기 위해 레이저 또는 다른 절삭 공구가 사용될 수 있다. 필름(190)은 또한 도 4c에서와 같이 첫번째로 디바이스의 전체 행을 가로질러 테이프의 스트립으로 필름을 도포함없이, 바로 도 4d에도시되는 상태에 도달하기 위해 각각의 SiP 디바이스(180) 상에 별도의 조각으로 도포될 수도 있다. 필름(190)은 도 4c에 도시된 바와 같이 개방면(180a)을 완전히 덮을 수 있고, 또는 개방면을 부분적으로만 덮는 더 작은 조각 일 수 있다. 필름(190)이 각각의 SiP 디바이스(180) 상에 개별 조각으로서 도포될 때, 개방면(180a)은 정렬되지 않을 수 있다. 차폐층의 도금은 도 21과 매우 유사한 최종 디바이스를 초래하며, 이 경우 개방면(180a)의 상부 표면에는 필름(190)의 존재로 인해 차폐층이 없다. 필름(190)은 차폐층이 리드 상에 직접 형성되어 연속 EMI 차폐를 생성하도록 리드(150)의 상부를 노출된 상태로 남겨둔다.
도 4e는 상기 필름(152 및 190)과 유사하지만 패키지의 2개 행의 개방면(180a)을 덮을 수 있는 보다 넓은 스트립으로서 형성된, 필름(200)을 사용하는 것을 도시한다. SiP 디바이스(180)의 각 행은 인접한 행과 반대 방향으로 배향되어, 한 행의 디바이스는 다른 행의 개방 측면(180a)과 대면하는 개방 측면(180a)을 갖는다. 필름(200)은 2 개의 행의 개방된 측면(180a)을 서로를 향한 행의 개방된 측면으로 덮기에 충분히 넓다. 차폐층은 도 4e에 도시된 바와 같이 구성된 필름(200)으로 도금될 수 있고, 이 경우, 개방면(180a)의 측면에는 차폐가 없을 수 있다.
대안으로, 절단 도구(202)는 도 4f에 도시된 바와 같이 디바이스들 사이에서 과도한 필름(200)을 제거하기 위해 사용될 수 있다. 필름(200)은 인접한 행에서 대응하는 SiP 디바이스(180) 사이에서 연장되면서 유지된다. 필름(200)은 필름 아래에서 서로 대면하는 SiP 디바이스(180)의 측면을 보호하면서 뷰어를 향하고 뷰어로부터 멀어지는 개방면(180a)의 측면들이 차폐층 내에서 덮이도록 한다. 절단 도구(202)는 또한 개방면(180a)이 서로 마주 보도록 직접 인접한 디바이스들 사이에서 필름(200)의 일부를 제거하기 위해 사용될 수 있다. 필름(200)은 다른 실시예에서 도 4f에 도시된 구성에서 직접 도포된다. 즉, 필름(200) 도포 후 절단할 필요없이, 2개의 인접 디바이스들 사이에서 개별 조각들이 각각 연장된다.
도 5a-5c는 필름(200)을 SiP 디바이스(180)에 도포하기 위해 지그(jig)를 사용하는 것을 도시한다. 도 4e로부터 이어져서, 일 옵션은, 각 쌍의 디바이스 사이 절반쯤에서 필름(200)을 절단한 다음, 도 5a에 도시된 바와 같이, 지그(204)를 사용하여 SiP 디바이스(180)의 측면까지 필름(200)을 아래로 가압하는 것이다. 도 5b는 필름이 첫번째에서 도포되는 동안 지그(204)를 사용하여 SiP 디바이스(180) 상으로 필름(200)을 쌍으로 가압하는 것을 도시한다. 필름(200)은 절단되지 않은 스트립으로 유지된다. 필름(200)은 스풀 또는 필름의 다른 소스로부터 나오는 테일(210)을 포함한다. 테일(210)은 처리 장비에 의해 제어 하에 상대적으로 팽팽하게 제어된다. 필름 소스(200)는 지그(204)가 각 쌍의 디바이스 상으로 필름을 가압하는 동안 한 쌍의 디바이스에서 다음 디바이스로 이동된다.
지그(204)에 의해 필름(200)이 각각의 SiP 디바이스(180) 위로 가압되면, 차폐층(212)은 도 5c에 도시된 바와 같이 패키지 위에 증착된다. 필름(200)은 개방 측면(180a)의 상부 및 모든 3 개의 측면을 보호하여, 개방 측면이 SiP 디바이스(180)의 임의의 외부 표면 상에 차폐층(212)을 갖지 않도록한다. 필름(200)은 차폐 측면(180b) 위로 연장되지 않으므로, 차폐 측면은 3 개의 모든 외부 측면에 걸쳐 차폐층(212)을 형성한다. 상기 다른 실시예에서와 같이, 리드(150)는 차폐면(180b)의 제 4 측면을 덮어, 모든 측면 및 상부 표면에 걸쳐 연속적으로 연장되는 EMI 차폐를 차폐면에 제공한다.
도 6은 복수의 SiP 디바이스(180)를 마스킹하는데 사용되는 필름(220)을 도시한다. 필름(220)은 차폐면(180b)의 상부에 대응하는 개구 또는 포켓을 포함한다. SiP 디바이스(180)는 필름(220) 상으로 플립 로딩되어, 리드(150)의 상단 및 차폐면(180b)이 필름 개구를 통해 노출된다. 필름(220)은 임의의 적합한 크기 일 수 있고, 임의의 수의 SiP 디바이스(180)를 수용할 수 있다. 개구부는 원하는 수의 패키지를 수용하기 위해 임의의 원하는 위치 및 배향으로 필름(220) 내에 형성된다. 대안으로, 레이저 애블레이션 또는 다른 적절한 프로세스를 사용하여 SiP 디바이스(180)를 필름 상에 장착 한 후 필름(220)을 통해 개구부가 형성될 수 있다.
차폐층은 필름(220)의 개구부를 통해 SiP 디바이스(180) 상에 도금된다. 차폐층은 도 3f에 도시된 바와 같이 리드(150)의 상부 표면 및 차폐면(180b)으로 제한된다(개구부가 위 표면들과 동일한 크기이거나 더 작다면). 다른 실시예에서, 필름(220)을 통한 개구부는 차폐면(180b)의 측면이 도금될 수 있을 정도로 충분히 크다. 차폐층의 스퍼터링이 위에서부터 발생하도록 일부 실시예에서 SiP 디바이스(180)가 장착되면 필름(220)이 뒤집힌다(flip over).
도 7a-7b는 필름 마스크를 사용하지 않고 차폐층의 일부를 제거하기 위해 레이저 애블레이션을 사용하는 것을 도시한다. 도 7a에서, SiP 디바이스(180)는 도 2j와 유사하게 차폐층(230)에 의해 상부 및 모든 측면 상에 완전히 덮여있다. 그러나, 도 2j와 달리, 차폐층(230) 아래에는 필름 마스크가 없다. 개방면(180a) 위의 차폐층(230)은 도 7b의 레이저(232)에 의한 레이저 애블레이션에 의해 제거된다. 차폐층(230)은 개방면(180a) 위에서 완전히 또는 부분적으로 제거될 수 있다. 개방면(180a)의 측면의 일부 또는 전부에 걸쳐 차폐층(230)을 제거하기 위해 레이저 애블레이션이 사용될 수 있다. 차폐층(230)은 리드(150)의 상부에 연장된 상태로 유지되어, 차폐면(180b)이 상부 및 측면상의 EMI 차폐에 의해 완전히 연속적으로 포함된다.
도 8a-8f는 SiP 디바이스를 상기 리드(150)와 같이 2 개의 섹션으로 분할하는 것만이 아니라 EMI로부터 보호될 구성 요소를 둘러싸는 리드로 SiP 디바이스를 형성하는 것을 도시한다. 도 8a는 도 2b에 도시된 것과 유사한 상태의 패널(240)로 제조 공정을 설명하기 시작한다. EMI 보호로부터 유익성을 얻는 일부 구성요소, 가령, 패키지(50)는, 의도된 기능성을 위해 EMI 방사선을 이용하는 다른 구성 요소, 예를 들어 반도체 다이(124)와 함께 기판(110) 상에 배치되어 있다. 도 2b에서와 같이 둘 사이에 트렌치(140)를 형성하는 대신에, 도 8a는 각각의 반도체 패키지(50) 주위로 완전히, 형성된 트렌치(242)를 도시한다. 트렌치(242)는 트렌치(140)와 유사하고, 기판(110)까지 연장되어 접촉 패드 또는 기판의 전도층을 노출시킨다. 트렌치(242)는 정사각형 또는 직사각형뿐만 아니라 임의의 적합한 형상 일 수 있고, 톱 스트리트(102)와 겹치고 차폐되도록 각 디바이스의 전체 측면을 둘러싸는 것을 포함하여 임의의 적절한 크기일 수 있다. 일 실시예에서, 트렌치(242)는 트렌치(140)와 마찬가지로 각 디바이스의 중간 아래로 연장되며, 또한 톱 스트리트(102)를 따라 디바이스의 일측 주위에 완전히 연장된다. 디바이스가 싱귤레이션될 때, 싱귤레이션은 트렌치(242)에 형성된 리드를 부분적으로 통과한다.
도 8b에서 리드(lid)(250)는 트렌치(242) 내에 형성되거나 배치된다. 리드(250)는 리드(150)와 유사하며, 전도성 페이스트, 전도성 잉크 또는 다른 전도성 재료를 트렌치(242) 내에 증착함으로써 형성될 수 있다. 대안으로, 리드(250)는 개별적으로 형성될 수 있고, 그런 다음 트렌치에 삽입될 수 있다.
필름(256)은 도 8c의 패널(240)의 상부 표면 위에 도포된다. 필름(256)은 상기 필름(152)과 유사하며, 리드(250) 이외의 패널(240)의 모든 상부 표면 및 리드로 둘러싸인 영역을 모두 덮는다. 필름(256)은 리드(250)의 형상에 대응하여 미리 절단된 개구부를 가질 수 있고, 또는 필름이 패널(240)을 완전히 덮은 후, 이어서 레이저 애블레이션, 에칭 또는 다른 적절한 프로세스에 의해 개구부가 형성된다.
도 8d에서, 차폐층(260)은 필름(256)을 포함하여 패널(240) 위에 형성된다. 차폐층(260)은 상기 차폐층(160)과 유사하다. 필름(256)은 도 8e에서 제거되어, 리드(250) 및 리드(250)로 둘러싸인 영역 위에만 차폐층(260)을 남긴다. SiP 디바이스(266)의 차폐 영역은 리드(250)에 의해 완전히 둘러싸이고 차폐층(260)에 의해 커버된다. 톱 스트리트(102)를 따라 싱귤레이션하면 도 8f에 도시되는 SiP 디바이스(266)가 나타난다. SiP 디바이스(266)의 차폐 영역은 리드(250)에 의해 완전히 둘러싸이고, 차폐층(26)으로 둘러싸인다. 리드(250) 내의 디바이스, 가령, 반도체 패키지(50)는, EMI로부터 우수하게 보호되며, 리드(250) 외부의 디바이스는 전자기 신호를 송출 및 수신할 수 있다.
반도체 패키지를 2 개의 영역으로 분할하기 위해 리드(150)보다는 차폐될 영역을 둘러싸기 위한 리드(250)의 사용은 상기 예시된 처리 방법과 호환된다. 예를 들어, SiP 디바이스(266)는 필름(256)의 도포 전에 싱귤레이션될 수 있고, 이어서 도 6에서와 같이 필름 상에 플립 로딩된다. 일부 실시예에서, 필름(256)은 리드(250) 내가 아닌 리드(250)에 의해 둘러싸인 영역의 외부에 형성된다. 그런 다음 필름(256)이 제거될 때, 리드(250)의 외부 영역은 차폐된 상태로 유지되고, 리드(250) 내의 디바이스는 그 위에 차폐없이 유지되어, 전자기 신호를 전송할 수 있다. 도 21의 차폐층(250)과 같은, 패키지의 측면 상에 형성되는 차폐층에서는 리드(250) 외부의 영역이 모든 측면 및 상부 면 상에서 완전히 둘러싸이고, 리드(250)에 의해 둘러싸인 구성요소들은 위에 리드가 없다.
도 9a 및 9b는 봉지재를 증착하기 전에 리드가 형성되는 대안적인 처리 단계 순서를 도시한다. 도 9a에서, 리드(270)는 반도체 다이(124)와 반도체 패키지(50) 사이에서 기판(110) 상에 형성, 배치 또는 장착된다. 리드(270)은 다른 구성 요소가 기판(110) 상에 장착되기 전 또는 후에 제공될 수 있다. 리드(270)은 별도로 형성되어 기판(110) 위에 배치될 수 있고, 또는 가령, 마스킹 층을 사용하여, 기판(110) 바로 위에 형성될 수 있다. 리드(270)은 상기 리드(150)과 같이 선형이고 각각의 디바이스를 2 개로 분할할 수 있으며, 또는, 리드(250)와 같이 보호될 영역을 둘러 쌀 수 있다.
도 9b에서, 봉지재(130)는 반도체 다이(124), 패키지(50), 리드(270) 및 기판(110) 위에 증착된다. 일부 실시예에서, 봉지재(130)의 상부 표면은 리드(270)를 노출시키도록 평탄화된다. 봉지재(130)가 증착되면, 임의의 상기 절차는 패키지 위에 부분 차폐층을 형성하기 위해 수행된다. 도 9b는 위의 도 2c 또는 도 8b와 동일한 상태에 있다. 상기 디바이스들 중 임의의 디바이스는 봉지재(130)의 증착 전에 리드(150 또는 250)를 형성하였을 수 있다.
도 10a 및 10b는 상술 한 SiP 디바이스, 예를 들어 SiP 디바이스(156) 중 임의의 것을 전자 디바이스에 통합하는 것을 도시한다. 도 10a는 전자 디바이스의 일부분으로 PCB 또는 다른 기판(342)에 장착되는 도 21의 SiP 디바이스(156)의 부분 단면도를 도시한다. 범프(116)는 SiP 디바이스(156)를 PCB에 물리적으로 부착하고 전기적으로 연결하기 위해 PCB(342)의 전도층(344)으로 리플로우된다. 다른 실시예에서, 열 압축 또는 다른 적절한 부착 및 연결 방법이 사용된다. 범프 대신에 스터드 범프, 랜드, 핀, 본드 와이어 또는 기타 적합한 구조를 통해 상호 연결을 제공할 수 있다. 일부 실시예에서, 접착제 또는 언더필 층이 SiP 디바이스(156)와 PCB(342) 사이에 사용된다. 반도체 다이(124) 및 패키지(50)는 전도층(114) 및 범프(116)를 통해 전도층(344)에 그리고 서로에게 전기적으로 결합된다.
도 10b는 SiP 디바이스(156)를 포함하여 PCB의 표면 상에 장착된 복수의 반도체 패키지를 갖는 PCB(342)를 포함하는 전자 디바이스(340)를 도시한다. 전자 디바이스(340)는 응용예에 따라 하나의 유형의 반도체 패키지 또는 다수의 유형의 반도체 패키지를 가질 수 있다.
전자 디바이스(340)는 반도체 패키지를 사용하여 하나 이상의 전기적 기능을 수행하는 독립형 시스템 일 수 있다. 대안으로, 전자 디바이스(340)는 더 큰 시스템의 하위 구성 요소 일 수 있다. 예를 들어, 전자 디바이스(340)는 태블릿 컴퓨터, 휴대폰, 디지털 카메라, 통신 시스템 또는 다른 전자 디바이스의 일부일 수 있다. 전자 디바이스(340)는 또한 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입된 다른 신호 처리 카드 일 수 있다. 반도체 패키지는 마이크로 프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 능동 또는 수동 디바이스 또는 다른 반도체 다이 또는 전기 구성 요소를 포함할 수 있다.
도 10b에서, PCB(342)는 PCB 상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호 연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(344)는 이배포레이션, 전해 도금, 무전해 도금, 스크린 인쇄 또는 다른 적절한 금속 증착 공정을 사용하여 PCB(342)의 표면 또는 층들 위에 형성된다. 신호 트레이스(344)는 반도체 패키지, 실장된 구성 요소 및 다른 외부 시스템 또는 구성 요소 사이의 전기적 통신을 제공한다. 트레이스(344)는 필요에 따라 반도체 패키지에 전원 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 2 개의 패키징 레벨을 갖는다. 제 1 레벨 패키징은 반도체 다이를 중간 기판에 기계적으로 그리고 전기적으로 부착하는 기술이다. 제 2 레벨 패키징은 중간 기판을 PCB(342)에 기계적으로 그리고 전기적으로 부착하는 것을 포함한다. 다른 실시예에서, 반도체 디바이스는 다이가 PCB(342)에 직접적으로 기계적으로 그리고 전기적으로 장착되는 제 1 레벨 패키징을 가질 수 있다.
예시의 목적으로, 본드 와이어 패키지(346) 및 플립 칩(348)을 포함하는 몇몇 유형의 제 1 레벨 패키징이 PCB(342) 상에 도시되어있다. 또한, 볼 그리드 어레이(BGA)(350), 범프 칩 캐리어(BCC)(352), LGA(356), 멀티 칩 모듈(MCM)(358), 쿼드 플랫 무연 패키지(QFN)(360) 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(366)를 포함하는 몇몇 유형의 제 2 레벨 패키징이 SiP 디바이스(156)와 함께 PCB(342)에 장착된 것으로 표시된다. 전도성 트레이스(344)는 PCB(342) 상에 배치된 다양한 패키지 및 구성요소를 SiP 디바이스(156)에 전기적으로 결합하여, SiP 디바이스 내의 구성요소를 PCB의 다른 구성요소에 사용할 수 있게 한다.
시스템 요건에 따라, 다른 전자 부품뿐만 아니라 제 1 및 제 2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합이 PCB(342)에 연결될 수 있다. 일부 실시예에서, 전자 디바이스(340)는 단일 부착 반도체 패키지를 포함하지만, 다른 실시예는 다수의 상호 연결된 패키지를 요구한다. 단일 기판에 하나 이상의 반도체 패키지를 조합함으로써, 제조업체는 사전 제작된 구성 요소를 전자 디바이스 및 시스템에 통합할 수 있다. 반도체 패키지에는 정교한 기능이 포함되어 있기 때문에, 전자 디바이스는 저렴한 구성 요소와 간소화된 제조 공정을 사용하여 제조할 수 있다. 결과적인 디바이스는 고장의 가능성이 적고 제조 비용이 저렴하여 소비자의 비용이 절감된다.
본 발명의 하나 이상의 실시예가 상세하게 설명되었지만, 당업자는 이러한 실시예에 대한 수정 및 적응이 다음의 청구 범위에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다.

Claims (15)

  1. 반도체 디바이스를 제조하는 방법으로서,
    기판을 제공하는 단계;
    기판 위에 리드(lid)를 배치하는 단계;
    기판 위에 봉지재를 증착하는 단계;
    필름 마스크 및 봉지재로부터 리드를 노출시키면서 봉지재 위에 필름 마스크를 배치하는 단계;
    상기 필름 마스크, 봉지재 및 리드 위에 전도층을 형성하는 단계; 과
    전도층 형성 후 필름 마스크를 제거하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서, 봉지재 증착 후 필름 마스크 배치 전에 기판을 싱귤레이션(singulation)하는 단계를 추가로 포함하는 방법.
  3. 제 1 항에 있어서, 필름 마스크 배치 후 전도층 형성 전에 기판을 싱귤레이션하는 단계를 더 포함하는 방법.
  4. 제 1 항에 있어서, 전도층 형성 후 상기 기판을 싱귤레이션하는 단계를 더 포함하는 방법.
  5. 제 1 항에 있어서, 상기 기판 위에 배치된 구성요소를 둘러싸도록 상기 리드를 형성하는 단계를 더 포함하는 방법.
  6. 제 1 항에 있어서, 지그(jig)로 필름 마스크를 도포하는 단계를 더 포함하는 방법.
  7. 반도체 디바이스를 제조하는 방법으로서,
    기판 위에 리드(lid) 및 봉지재를 배치하도록 기판을 제공하는 단계;
    봉지재 위에 필름 마스크를 배치하는 단계;
    상기 필름 마스크, 봉지재 및 리드 위에 전도층을 형성하는 단계; 및
    전도층 형성 후 필름 마스크를 제거하는 단계를 포함하는, 방법.
  8. 제 7 항에 있어서, 상기 봉지재의 측면에 상기 전도층을 형성하는 단계를 더 포함하는 방법.
  9. 제 7 항에 있어서, 봉지재 및 필름 마스크로부터 리드를 노출시키면서 봉지재 위에 필름 마스크를 배치하는 단계를 추가로 포함하는 방법.
  10. 제 7 항에 있어서, 기판 위에 봉지재를 증착하기 전에 기판 상에 리드를 형성하는 단계를 추가로 포함하는 방법.
  11. 반도체 디바이스로서,
    기판;
    기판 위에 배치된 리드;
    기판 위에 그리고 리드 주위에 증착된 봉지재; 및
    봉지재의 상부면의 제 1 부분과 리드 위에 형성된 전도층을 포함하는, 반도체 디바이스.
  12. 제 11 항에 있어서, 상기 전도층은 상기 봉지재의 측면에 걸쳐서 연장되는 반도체 디바이스.
  13. 제 11 항에 있어서, 상기 전도층은 상기 리드의 상부면 및 측면과 접촉하는 반도체 디바이스.
  14. 제 11 항에 있어서, 상기 봉지재의 상부면의 제 2 부분에 상기 전도층이 없는 반도체 디바이스.
  15. 제 11 항에 있어서, 상기 리드는 상기 기판 상에 배치된 구성 요소를 둘러싸는 반도체 디바이스.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220068134A (ko) * 2020-11-17 2022-05-25 스태츠 칩팩 피티이. 엘티디. 사전 형성된 마스크를 이용한 선택적 emi 차폐

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910322B2 (en) * 2018-12-14 2021-02-02 STATS ChipPAC Pte. Ltd. Shielded semiconductor package with open terminal and methods of making
US10784210B2 (en) 2018-12-27 2020-09-22 STATS ChipPAC Pte. Ltd. Semiconductor device with partial EMI shielding removal using laser ablation
EP3817043A1 (en) * 2019-10-31 2021-05-05 Heraeus Deutschland GmbH & Co KG Electromagnetic interference shielding in recesses of electronic modules
CN111755424A (zh) * 2020-06-15 2020-10-09 深圳泰研半导体装备有限公司 一种在系统级封装实现选择性电磁屏蔽的工艺
KR20220014685A (ko) 2020-07-29 2022-02-07 삼성전기주식회사 전자 소자 패키지 및 이의 제조방법
WO2022065255A1 (ja) * 2020-09-28 2022-03-31 株式会社村田製作所 電子部品モジュール及びその製造方法
CN114375111B (zh) * 2020-10-14 2023-06-02 华为技术有限公司 一种封装模块、封装方法及电子设备
US11393698B2 (en) 2020-12-18 2022-07-19 STATS ChipPAC Pte. Ltd. Mask design for improved attach position
US11616025B2 (en) 2020-12-18 2023-03-28 STATS ChipPAC Pte. Ltd. Selective EMI shielding using preformed mask with fang design
FR3133480A1 (fr) * 2022-03-14 2023-09-15 Stmicroelectronics (Grenoble 2) Sas Dispositif électronique
CN115020970A (zh) * 2022-05-31 2022-09-06 复旦大学 芯片间无线互连的天线系统及其制造方法
CN115020971A (zh) * 2022-05-31 2022-09-06 复旦大学 用于芯片间无线互连的集成天线及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120008356A (ko) * 2010-07-16 2012-01-30 삼성테크윈 주식회사 레이저 가공 장치
KR20170057692A (ko) * 2015-11-17 2017-05-25 하나 마이크론(주) 반도체 패키지 및 그 제조 방법
KR20180104557A (ko) * 2017-03-13 2018-09-21 스태츠 칩팩 피티이. 엘티디. 반도체 컴포넌트들 주위에 파티션 펜스 및 차폐 층을 형성하는 반도체 디바이스 및 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10305420A (ja) * 1997-03-04 1998-11-17 Ngk Insulators Ltd 酸化物単結晶からなる母材の加工方法、機能性デバイスの製造方法
US20090237306A1 (en) * 2005-12-02 2009-09-24 University Of Florida Research Foundation, Inc Compact integrated monopole antennas
US7868445B2 (en) * 2007-06-25 2011-01-11 Epic Technologies, Inc. Integrated structures and methods of fabrication thereof with fan-out metallization on a chips-first chip layer
US8952552B2 (en) 2009-11-19 2015-02-10 Qualcomm Incorporated Semiconductor package assembly systems and methods using DAM and trench structures
TWI502733B (zh) 2012-11-02 2015-10-01 環旭電子股份有限公司 電子封裝模組及其製造方法
US9768037B2 (en) * 2014-05-16 2017-09-19 Infineon Technologies Ag Electronic device package including metal blocks
US9583842B2 (en) * 2014-07-01 2017-02-28 Qualcomm Incorporated System and method for attaching solder balls and posts in antenna areas
US10784208B2 (en) * 2015-09-10 2020-09-22 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10163810B2 (en) * 2015-12-26 2018-12-25 Intel Corporation Electromagnetic interference shielding for system-in-package technology
US10177095B2 (en) * 2017-03-24 2019-01-08 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120008356A (ko) * 2010-07-16 2012-01-30 삼성테크윈 주식회사 레이저 가공 장치
KR20170057692A (ko) * 2015-11-17 2017-05-25 하나 마이크론(주) 반도체 패키지 및 그 제조 방법
KR20180104557A (ko) * 2017-03-13 2018-09-21 스태츠 칩팩 피티이. 엘티디. 반도체 컴포넌트들 주위에 파티션 펜스 및 차폐 층을 형성하는 반도체 디바이스 및 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220068134A (ko) * 2020-11-17 2022-05-25 스태츠 칩팩 피티이. 엘티디. 사전 형성된 마스크를 이용한 선택적 emi 차폐

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