KR20220014685A - 전자 소자 패키지 및 이의 제조방법 - Google Patents

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KR20220014685A
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홍석윤
박서현
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박한수
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Abstract

본 개시에 따른 전자 소자 패키지는, 서로 반대 방향을 향하는 제1 면과 제2 면을 가지고, 상기 제1 면에 가까운 제1 층과 상기 제2 면에 가까운 제2 층을 포함하며, 상기 제1 층과 제2 층의 사이의 측면에는 단차부가 형성되는 기판, 상기 기판의 제1 면에 실장되는 전자 소자, 상기 기판의 제2 층에 형성되는 안테나 층, 상기 기판의 제1 면 상에서 상기 전자 소자를 덮으며 형성되는 몰딩부, 및 상기 몰딩부 표면과 상기 기판의 제1 층의 측면을 덮으며 연장되고 단부가 상기 단차부에 위치하는 도전막을 포함한다.

Description

전자 소자 패키지 및 이의 제조방법{ELECTRONIC COMPONENT PACKAGE AND MANUFACTURING METHOD THEREOF}
본 개시는 기판에 전자 소자가 실장된 패키지와 이를 제조하는 방법에 관한 것이다.
스마트 기기의 발달과 함께 전자 제품 시장은 개인용, 휴대용 제품으로 그 수요가 급격히 증가하는 추세에 있다. 스마트 기기의 기능과 성능을 향상시킨 가운데에서도 휴대성을 강화하기 위하여 이들 제품 시스템에 내장되는 전자 소자에 대해서도 소형화 및 경량화가 지속적으로 요구되고 있다.
전자 소자들의 소형화 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 방향으로의 기술 발전과 함께 다수의 개별 소자들을 단일 전자 부품으로 집적화 하는 기술의 발전도 병행되고 있다. 예를 들어, 시스템 온 칩(System on chip, SoC)은 하나의 집적회로에 집적된 컴퓨터나 전지 시스템 부품을 가리키며, 시스템 인 패키지(System in Package, SIP)는 별개의 칩으로 되어 있는 복수 회로를 하나의 패키지로 실장하는 기술로 경박단소화를 실현할 수 있는 기술이다.
통신 모듈이나 네트워크 모듈과 같이 고주파 신호를 취급하는 고주파 전자 소자 패키지는 소형화뿐만 아니라 패키지 내에서 각 부품 간 또는 타 패키지 간 전자기파 간섭(Electromagnetic interference, EMI) 또는 전자파 적합성(Electromagnetic Compatibility, EMC)과 같은 전자파장해가 발생하는 문제가 대두될 수 있다. 따라서 이러한 전자기파 장해(EMI/EMC)에 대한 차폐 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.
그러나 안테나를 가진 패키지에 있어서 안테나 층까지 전자기파 차폐막으로 덮을 경우 성능의 열화가 발생하는 문제가 있다.
실시예의 일 측면은 전자 소자가 실장된 패키지의 전자기파 차폐 성능을 향상시키되 이로 인한 안테나 층의 성능 열화를 방지할 수 있는 전자 소자 패키지와 전자 소자 패키지의 제조방법을 제공하고자 한다.
그러나, 실시예들이 해결하고자 하는 과제는 상술한 과제에 한정되지 않고 실시예들에 포함된 기술적 사상의 범위에서 다양하게 확장될 수 있다.
한 실시예에 따른 전자 소자 패키지는, 서로 반대 방향을 향하는 제1 면과 제2 면을 가지고, 상기 제1 면에 가까운 제1 층과 상기 제2 면에 가까운 제2 층을 포함하며, 상기 제1 층과 제2 층의 사이의 측면에는 단차부가 형성되는 기판, 상기 기판의 제1 면에 실장되는 전자 소자, 상기 기판의 제2 층에 형성되는 안테나 층, 상기 기판의 제1 면 상에서 상기 전자 소자를 덮으며 형성되는 몰딩부, 및 상기 몰딩부 표면과 상기 기판의 제1 층의 측면을 덮으며 연장되고 단부가 상기 단차부에 위치하는 도전막을 포함한다.
상기 단차부는 상기 기판에서 상기 제1 면에 평행한 방향으로 상기 제2 층의 측면이 상기 제1 층의 측면보다 더 돌출되어 형성될 수 있다.
상기 단차부는 상기 제1 층의 측면과 상기 제2 층의 측면이 이어지는 만곡면을 포함할 수 있다.
상기 단차부는 상기 기판에서 상기 도전막이 형성되는 측면에서 둘레를 따라 연장될 수 있다.
상기 단차부는 상기 기판에서 상기 도전막이 형성되는 서로 인접한 적어도 세 개의 측면에 형성될 수 있다.
상기 기판은 중간층으로 코어 절연층을 더 포함하고, 상기 단차부는 상기 코어 절연층의 측면에 위치할 수 있다.
상기 코어 절연층은 상기 기판의 제1 층과 제2 층에 걸쳐서 위치할 수 있다.
상기 도전막의 단부는 상기 코어 절연층의 측면에 형성된 단차부에 위치할 수 있다.
상기 안테나 층이 형성되는 상기 기판의 제2 층의 측면에는 도전막이 형성되지 않는다.
상기 안테나 층은 상기 기판의 제2 면에 배치되거나 상기 기판의 제2 층 내에 형성될 수 있다.
상기 전자 소자는 상기 몰딩부에 의해 덮이는 제1 부품과 상기 몰딩부 외부에 위치하는 제2 부품을 포함하고, 상기 제1 부품과 제2 부품의 사이에는 도전성의 차폐벽을 더 포함하며, 상기 도전막은 상기 차폐벽을 경계로 하여 상기 제1 부품을 덮는 몰딩부 부분의 표면에 형성될 수 있다.
다른 실시예에 따른 전자 소자 패키지 제조방법은, 서로 반대 방향을 향하는 제1 면과 제2 면을 가지고, 상기 제1 면에 가까운 제1 층과 상기 제2 면에 가까운 제2 층을 포함하며, 상기 제2 층에 안테나 층이 형성되는 스트립 기판을 준비하는 단계, 상기 스트립 기판의 제1 면에 전자 소자를 실장하고 상기 전자 소자를 덮는 몰딩부를 형성하여 복수의 패키지 유닛을 형성하는 단계, 상기 스트립 기판을 각각의 패키지 유닛별로 상기 제1 층을 지나도록 하프 소잉(half sawing) 하여 제1 폭의 제1 절삭홈을 형성하는 단계, 상기 스트립 기판을 각각의 패키지 유닛별로 상기 제2 층을 지나도록 하프 소잉하여 상기 제1 폭보다 더 좁은 제2 폭의 제2 절삭홈을 형성하는 단계, 상기 스트립 기판을 상기 패키지 유닛별 기판으로 분리하여 상기 제1 층과 제2 층의 사이의 측면에 단차부를 형성하는 단계, 및 상기 패키지 유닛별 기판에서 상기 몰딩부로부터 측면의 단차부까지 연장되도록 도전막을 형성하는 단계를 포함한다.
상기 도전막을 형성하는 단계는, 상기 패키지 유닛별 기판에서 상기 몰딩부의 표면과 상기 패키지 유닛별 기판의 측면을 덮도록 도전막을 형성하고, 상기 단차부 이하의 상기 패키지 유닛별 기판의 제2 층의 측면에 형성된 도전막을 제거하는 것을 포함할 수 있다.
상기 도전막을 형성하는 단계는, 분리되어 서로 인접한 상기 패키지 유닛들 사이에서 상기 패키지 유닛별 기판의 제1 층의 측면은 노출시키고 제2 층의 측면은 가리도록 마스킹 블록을 개재하고, 상기 몰딩부의 표면과 상기 패키지 유닛별 기판의 제1 층의 측면을 덮도록 도전막을 형성하는 것을 포함할 수 있다.
실시예에 따른 전자 소자 패키지에 의하면, 전자 소자 패키지의 전자기파 차폐 성능을 향상시키도록 기판의 측면까지 차폐 도전막을 형성하되 안테나 층은 노출시킴으로써 안테나 층의 성능 열화를 방지할 수 있는 효과가 있다.
또한 실시예에 따른 전자 소자 패키지의 제조방법에 의하면, 전자 소자 패키지의 안테나 층을 다른 층으로부터 구분되도록 돌출시킴으로써 안테나 층에 도포된 도전막을 제거하거나 도전막이 도포되지 않도록 할 수 있다.
도 1은 한 실시예에 따른 전자 소자 패키지를 도시한 사시도이다.
도 2는 도 1에 도시한 전자 소자 패키지를 도시한 측면도이다.
도 3은 도 1에 도시한 실시예의 변형예에 따른 전자 소자 패키지를 도시한 측면도이다.
도 4는 도 1에 도시한 전자 소자 패키지를 제조하기 위한 스트립 형태의 기판을 도시한 평면도이다.
도 5a 내지 도 5c는 도 1에 도시한 전자 소자 패키지를 제조하는 한 실시예에 따른 제조방법을 나타낸 공정도이다.
도 6a 내지 도 6d는 도 1에 도시한 전자 소자 패키지를 제조하는 다른 실시예에 따른 제조방법을 나타낸 공정도로서, 도 6c는 도 6b의 VI-VI선을 따라 잘라서 취한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 아울러 첨부 도면에서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 도면을 참조하여 다양한 실시예와 변형예들을 상세하게 설명한다.
도 1은 한 실시예에 따른 전자 소자 패키지를 도시한 사시도이다.
도 1을 참조하면, 본 실시예에 따른 전자 소자 패키지(100)는 기판(120)과 그 위에 실장되는 전자 소자(141, 142), 및 기판(120)의 일부층에 형성되는 안테나 층(130)을 포함한다. 또한 기판(120) 상에는 일부 전자 소자(141)를 덮도록 몰딩부(145)가 형성되고 이러한 몰딩부(145)를 덮도록 도전막(150)이 형성된다.
기판(120)은 서로 반대 방향을 향하는 제1 면(121a)과 제2 면(122a)을 가지며, 일례로 다수의 절연층과 다수의 배선층이 반복적으로 적층되어 형성된 다층 회로기판일 수 있다. 따라서 기판(120)은 제1 면(121a)에 가까운 제1 층(121)과, 제2 면(122a)에 가까운 제2 층(122)을 포함할 수 있다.
또한 기판(120)은 중간층으로 코어 절연층(123)을 포함하고, 코어 절연층(123)의 양면에 배선층이 형성된 양면 회로기판으로 구성될 수도 있다. 여기서 코어 절연층(123)은 기판(120)의 제1 층(121)과 제2 층(122)에 걸쳐서 위치할 수 있다. 코어 절연층(123)의 재료는 절연 성능을 보장할 수 있는 한 특별히 한정되는 않는다. 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 일례로, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)와 같은 절연 물질이 사용될 수 있다.
전자 소자(141, 142)는 기판(120)의 제1 면(121a)에 실장될 수 있다. 전자 소자(141, 142)는 일례로 집적 회로 칩(Integrated Circuit chip, IC chip)과 같은 능동 소자를 포함하거나 수동 소자를 포함할 수 있다. 즉, 전자 소자(141, 142)는 기판(120) 상에 실장되거나 기판(120) 내부에 내장될 수 있는 소자라면 모두 이용될 수 있다. 또한 본 실시예에서 전자 소자(141, 142)는 소자에 한정되지 않으며, 커넥터와 같이 기판(120)에 실장되거나 소자 들을 전기적으로 연결하는 다양한 부품을 포함할 수 있다.
본 실시예에서 전자 소자(141, 142)는 몰딩부(145) 내에 매립되는 적어도 하나의 제1 부품(141)과 몰딩부(145)의 외부에 배치되는 적어도 하나의 제2 부품(142)을 포함한다. 예를 들어, 제1 부품(141)은 수동 소자 또는 능동 소자이고 제2 부품(142)은 커넥터일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
몰딩부(145)는 기판(120)의 제1 면(121a) 상에 배치되어 제1 부품(141)을 덮으며 형성될 수 있다. 몰딩부(145)는 기판(120) 위의 적어도 일부 영역에서 제1 부품(141)을 밀봉하도록 형성되고, 이로써 외부의 충격으로부터 제1 부품(141)을 안전하게 보호할 수 있다. 그러나 전술한 바와 같이 전자 소자(141, 142) 중 제2 부품(142)은 몰딩부(145) 내에 매립되지 않고 몰딩부(145)의 외부에 배치될 수 있다.
몰딩부(145)는 절연성 재질로 형성된다. 일례로, 몰딩부(145)는 에폭시 몰드 컴파운드(Epoxy Mold Compound, EMC)와 같은 수지 재질로 형성될 수 있으나 이에 한정되는 것은 아니다. 또한 필요에 따라 도전성을 갖는 재질(예컨대 도전성 수지 등)로 몰딩부(145)를 형성하는 것도 가능하다. 이 경우, 제2 부품(142)과 기판(120) 사이에는 언더필(underfill) 수지와 같은 별도의 절연성 밀봉 부재가 구비 될 수 있다.
안테나 층(130)은 기판(120)의 제2 면(122a)에 배치되거나 기판(120) 내에서 제2 면(122a)에 인접한 제2 층(122)에 형성될 수 있다. 본 실시예에서 안테나 층(130)은 기판(120)에 형성되는 회로 패턴을 이용하여 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 별도로 제조된 안테나 부품을 기판(120)의 제2 면(122a)에 실장하여 이용하는 등 다양한 변형이 가능하다.
본 실시예에서 기판(120)은 제1 층(121)과 제2 층(122) 사이의 측면에 형성된 단차부(125)를 포함할 수 있다. 즉, 기판(120)에 있어서 제1 면(121a)에 평행한 방향으로 제2 층(122)의 측면이 제1 층(121)의 측면보다 더 돌출되어 단차부(125)를 형성할 수 있다. 기판(120)에 코어 절연층(123)이 형성되는 경우 단차부(125)는 코어 절연층(123)의 측면에 위치할 수 있다. 나아가 단차부(125)는 기판(120)에서 도전막(150)이 형성되는 측면에서 둘레를 따라 연장될 수 있으며, 도전막(150)이 형성되는 서로 인접한 적어도 세 개의 측면에 형성될 수 있다.
도전막(150)은 몰딩부(145)의 표면과 기판(120)의 제1 층(121)의 측면을 덮도록 형성될 수 있다. 도전막(150)은 전자기파 간섭(Electromagnetic Interference, EMI) 차폐막의 기능을 하도록 몰딩부(145)의 표면을 따라 도전성 분말을 포함하는 수지재를 도포하거나, 금속 박막을 형성함으로써 마련될 수 있다. 예컨대, 본 실시예의 도전막(150)은 스퍼터링(sputtering) 공정으로 증착될 수 있으며, 도전막 비형성구역을 마스킹 필름으로 차단한 상태에서 스퍼터링 공정을 적용하여 부분적으로 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도전막을 형성하기 위하여 스프레이 코팅, 스크린 프린팅 (screen printing), 기상증착법, 전해 도금, 비전해 도금과 같은 다양한 기술들이 사용될 수 있다.
그리고 도전막(150)의 단부(150e)는 기판(120)의 제1 층(121)과 제2 층(122) 사이 측면에서 단차부(125)에 위치할 수 있다. 또한 기판(120)에 코어 절연층(123)이 형성되는 경우 도전막(150)의 단부(150e)는 코어 절연층(123)의 측면에 형성된 단차부(125)에 위치할 수 있다.
이러한 도전막(150)은 안테나 층(130)이 형성되는 기판(120)의 제2 층(122)의 측면에는 형성되지 않는다. 안테나 층(130)의 측면이 도전막(150)으로 덮이는 경우 안테나 층(130)을 통해 송수신되는 무선 신호는 도전막(150)에 의해 차단될 수 있다. 따라서 본 실시예에서 안테나 층(130)의 측면은 도전막(150)으로 덮이지 않고 노출되도록 형성된다.
도 2는 도 1에 도시한 전자 소자 패키지를 도시한 측면도이다.
도 2를 참조하면, 본 실시예에 따른 전자 소자 패키지(100)에서 몰딩부(145)에 의해 덮이는 전자 소자인 제1 부품(141)과 몰딩부(145) 외부에 위치하는 전자 소자인 제2 부품(142) 사이에는 차폐벽(151)이 위치할 수 있다. 이러한 차폐벽(151)은 기판(120)의 제1 면(121a) 상에서 폭 방향(도면의 x축 방향)을 따라 가로질러 형성될 수 있으며, 몰딩부(145) 내외부의 전자 소자들(141, 142) 사이에서 발생할 수 있는 전자기파 간섭(Electromagnetic interference, EMI)을 차폐할 수 있다. 몰딩부(145)는 차폐벽(151)까지 덮으며 형성될 수 있다.
차폐벽(151)은 제2 부품(142)으로부터 제1 부품(141) 측으로 유입되거나, 제1 부품(141) 측에서 제2 부품(142) 측으로 유입되는 전자기파를 차폐한다. 차폐벽(151)은 전자기파의 흐름을 차폐할 수 있는 도전성 재질로 구성될 수 있다. 차폐벽(151)의 높이는 몰딩부(145)의 높이와 동일하게 구성될 수 있다. 따라서, 차폐벽(151)의 상단은 몰딩부(145)의 외부로 노출되며, 도전막(150)은 노출된 차폐벽(151)의 상단에 연결될 수 있다.
본 실시예에서 도전막(150)은 몰딩부(145) 전체를 덮도록 형성될 수 있다. 즉, 차폐벽(151)을 덮는 부분까지 포함하는 몰딩부(145)의 네 측면을 둘러싸고 몰딩부(145)의 상면을 덮도록 도전막(150)이 형성될 수 있다. 이러한 도전막(150)은 기판(120)의 측면에 형성되는 단차부(125)까지 연장되며 단차부(125) 상에 도전막(150)의 단부(150e)가 위치하게 된다.
여기서, 단차부(125)는 기판(120)의 제1 층(121)의 측면과 제2 층(122)의 측면이 이어지는 만곡면을 포함할 수 있다. 이로써 도전막(150) 형성 시 단차부(125)에서도 균일한 두께로 도전막(150)이 형성될 수 있다.
또한 단차부(125)는 기판(120)의 제1 층(121)과 제2 층(122) 사이의 측면에 위치하므로, 전자 소자(141, 142)가 실장되는 제1 층(121)의 측면은 도전막(150)에 의해 덮이고 안테나 층(130)이 형성되는 제2 층(122)의 측면은 도전막(150)에 의해 덮이지 않고 노출된다.
도 3은 도 1에 도시한 실시예의 변형예에 따른 전자 소자 패키지를 도시한 측면도이다.
도 3을 참조하면, 본 변형예에 따른 전자 소자 패키지(100')에서도 몰딩부(145)에 의해 덮이는 전자 소자인 제1 부품(141)과 몰딩부(145) 외부에 위치하는 전자 소자인 제2 부품(142)의 사이에는 차폐벽(151)이 위치할 수 있다.
여기서, 도전막(150')은 차폐벽(151)을 경계로 하여 제1 부품(141)을 덮는 몰딩부(145) 부분의 표면에 형성될 수 있다. 즉, 도전막(150')은 차폐벽(151) 외측으로 형성된 부분인, 차폐벽(151)과 제2 부품(142) 사이의 부분을 제외한 몰딩부(145)의 세 측면을 둘러싸면서 몰딩부(145)의 상면을 덮도록 형성될 수 있다. 이러한 도전막(150')은 기판(120)의 측면에 형성되는 단차부(125)까지 연장되며 단차부(125) 상에 도전막(150')의 단부(150e')가 위치하게 된다. 도전막(150')이 덮이지 않는 몰딩부(145)의 측면은 차폐벽(151)에 의해 EMI 차폐를 달성할 수 있다.
단차부(125)는 기판(120)의 제1 층(121)과 제2 층(122) 사이의 측면에 위치하므로, 전자 소자(141, 142)가 실장되는 제1 층(121)의 측면은 도전막(150')에 의해 덮이고 안테나 층(130)이 형성되는 제2 층(122)의 측면은 도전막(150')에 의해 덮이지 않고 노출된다.
도 4는 도 1에 도시한 전자 소자 패키지를 제조하기 위한 스트립 형태의 기판을 도시한 평면도이다.
도 4를 참조하면, 패널(panel) 형태 또는 스트립(strip) 형태의 기판(이하, "스트립 기판"이라고 함)(20)에는 전자 소자 패키지(100)를 제조하기 위한 복수의 패키지 유닛(80)이 어레이 형태로 배열되어 전자 소자 패키지 어레이(10)로 마련될 수 있다. 이로써 복수의 패키지 유닛(80)별로 복수의 전자 소자 패키지(100)가 동시에 제조될 수 있다. 여기서 스트립 기판(20)은 도면의 z축을 따라 서로 반대 방향을 향하는 제1 면(21a)과 제2 면(제1 면의 뒷면)을 가지며, 제1 면(21a)에 가까운 제1 층과 제2 면에 가까운 제2 층을 포함할 수 있다.
스트립 기판(20)의 제1 면(21a)에는 각각의 패키지 유닛(80)을 구성하는 전자 소자(141, 142)를 실장하고 일부 전자 소자(141)를 밀봉하는 몰딩부(145)가 형성될 수 있다. 스트립 기판(20)의 제2 층에는 안테나 층(미도시)이 각 패키지 유닛(80)에 대응하도록 형성될 수 있다.
전자 소자 패키지 어레이(10)의 스트립 기판(20)에 형성되는 복수의 패키지 유닛(80)은 가로 방향(도면의 x축 방향)으로 연장되는 제1 절단선(H)과 세로 방향(도면의 y축 방향)으로 연장되는 제2 절단선(V)을 따라 각각의 유닛별로 절단함으로써 각각의 패키지 유닛(80)별로 분리될 수 있다.
이하에서 도 5a 내지 도 5c, 도 6a 내지 도 6d를 참조하여 스트립 기판(20)을 절단하고 도전막(150)을 형성하는 방법을 상세하게 설명한다.
도 5a 내지 도 5c는 도 1에 도시한 전자 소자 패키지를 제조하는 한 실시예에 따른 제조방법을 나타낸 공정도이다.
본 실시예에 따른 전자 소자 패키지 제조방법에 따르면, 일 단계에서, 전자 소자 패키지 어레이(10)의 스트립 기판(20)을 각각의 패키지 유닛(80)별로 제1 층(21)을 지나도록 하프 소잉(half sawing) 하여 제1 폭(w1)의 제1 절삭홈(21g)을 형성한다(도 5a 참조).
다른 일 단계에서, 전자 소자 패키지 어레이(10)의 스트립 기판(20)을 각각의 패키지 유닛(80)별로 제2 층(22)을 하프 소잉하여 제2 폭(w2)의 제2 절삭홈(22g)을 형성한다. 여기서 제2 폭(w2)은 제1 폭(w1)보다 더 좁게 형성될 수 있으며, 제1 폭(w1)과 제2 폭(w2)은 스트립 기판(20) 면에 평행하고 개별 패키지 유닛(80)의 가장자리에 수직한 방향(도면의 y축 방향)으로 측정된 폭이다.
하프 소잉은 일례로 서로 다른 절삭 두께를 형성하는 쏘우 블레이드(saw blade)(S1, S2)를 사용하여 절단할 수 있다. 또한 다른 예로 하프 소잉은 레이저를 사용하여 절단할 수도 있다. 즉, 쏘우 블레이드(S1, S2) 또는 레이저를 이용하여 스트립 기판(20)의 제1 면(21a) 또는 제2 면(22a)으로부터 시작하여 각각 제1 층(21)과 제2 층(22)을 지나 대략 절반까지의 깊이로 절삭홈(21g, 22g)을 형성할 수 있다.
또 다른 일 단계에서, 기판(120)의 측면에 제1 층(121)과 제2 층(122)의 사이에 단차부(125)를 형성하며 전자 소자 패키지 어레이(10)의 복수의 패키지 유닛(80)을 서로 분리한다(도 5b 참조).
스트립 기판(20)의 제1 면(21a)으로부터 시작하여 제1 층(21)을 지나도록 하프 소잉하고, 스트립 기판(20)의 제2 면(22)으로부터 시작하여 제2 층(22)을 지나도록 하프 소잉함으로써 제1 절삭홈(21g)과 제2 절삭홈(22g)은 스트립 기판(20)의 중간층에서 만나 복수의 패키지 유닛(80)별 기판(120)으로 분리할 수 있다. 이 때 제1 절삭홈(21g)과 제2 절삭홈(22g)의 폭이 서로 다르기 때문에 패키지 유닛(80)별로 분리된 기판(120)의 측면에 단차부(125)가 형성될 수 있다(도 5b 참조).
또 다른 일 단계에서, 패키지 유닛(80)에 몰딩부(145)의 표면과 기판(120)의 측면을 덮도록 도전막(150)을 형성한다(도 5b 참조). 도전막(150)은 전자기파(EMI) 차폐막의 기능을 하도록 몰딩부(145)의 표면을 따라 도전성 물질이 증착될 수 있으며, 일례로 스퍼터링 공정이 적용될 수 있다.
스퍼터링 공정을 적용하면, 도전막 형성 재료의 이온화된 가스 원자를 분출시켜 진공 증착하여 몰딩부(145) 표면과 기판(120)의 측면에 전체적으로 얇은 막을 형성할 수 있다. 따라서 스퍼터링 공정에서 분출된 이온화된 가스 원자는 몰딩부(145)의 상면과 측면으로부터 이어지고 기판(120)의 측면을 커버하며 연장될 수 있다.
도전막(150)을 형성하는 방법은 상기 공정으로 한정되지 않으며 도전막(150)을 형성하기 위해 스프레이 코팅, 스크린 프린팅(screen printing), 기상증착법, 전해 도금, 비전해 도금과 같은 다양한 방법 등이 사용될 수 있다.
또 다른 일 단계에서, 단차부(125) 이하에 위치한 기판(120)의 제2 층(122)의 측면에 형성된 도전막(150)을 제거한다(도 5c 참조).
도전막(150)의 제거는 물리적인 방식을 이용하여 도포된 도전막(150)을 제거할 수 있으며, 일례로 연마 패드(P)를 구비한 폴리싱 장치(미도시)를 이용하여 기판(120)의 제2 층(121)의 측면을 연마하는 방식으로 폴리싱(polishing) 할 수 있다. 이 때 단차부(125) 이하의 기판(120)의 제2 층(122)의 측면은 제1 층(121)의 측면보다 돌출되어 있으므로 제1 층(121)의 측면에 도포된 도전막(150)을 훼손하지 않으면서 제2 층(122)의 측면에 도포된 도전막(150)을 쉽게 제거할 수 있다.
이로써 기판(120)의 측면에 도전막(150)이 형성되되 안테나 층(130)에는 도전막(150)이 형성되지 않는 전자 소자 패키지가(100)가 완성될 수 있다. 이렇게 도전막(150)이 제거된 기판(120)의 제2 층(122)에는 안테나 층(130)이 형성되어 있고 도전막(150)으로 차폐되지 않으므로 안테나 성능 열화가 예방될 수 있다.
도 6a 내지 도 6d는 도 1에 도시한 전자 소자 패키지를 제조하는 다른 실시예에 따른 제조방법을 나타낸 공정도로서, 도 6c는 도 6b의 VI-VI선을 따라 잘라서 취한 단면도이다.
본 실시예에 따른 전자 소자 패키지 제조방법에 따르면, 일 단계에서, 전자 소자 패키지 어레이(10)의 스트립 기판(20)을 각각의 패키지 유닛(80)별로 제1 층(21)을 지나도록 하프 소잉(half sawing) 하여 제1 폭(w1)의 제1 절삭홈(21g)을 형성한다(도 6a 참조).
다른 일 단계에서, 전자 소자 패키지 어레이(10)의 스트립 기판(20)을 각각의 패키지 유닛(80)별로 제2 층(22)을 하프 소잉하여 제2 폭(w2)의 제2 절삭홈(22g)을 형성한다. 여기서 제2 폭(w2)은 제1 폭(w1)보다 더 좁게 형성될 수 있으며, 제1 폭(w1)과 제2 폭(w2)은 스트립 기판(20) 면에 평행하고 개별 패키지 유닛(80)의 가장자리에 수직한 방향(도면의 y축 방향)으로 측정된 폭이다.
하프 소잉은 일례로 서로 다른 절삭 두께를 형성하는 쏘우 블레이드(saw blade)(S1, S2)를 사용하여 절단할 수 있다. 또한 다른 예로 하프 소잉은 레이저를 사용하여 절단할 수도 있다. 즉, 쏘우 블레이드(S1, S2) 또는 레이저를 이용하여 스트립 기판(20)의 제1 면(21a) 또는 제2 면(22a)으로부터 시작하여 각각 제1 층(21)과 제2 층(22)을 지나 대략 절반까지의 깊이로 절삭홈(21g, 22g)을 형성할 수 있다.
또 다른 일 단계에서, 기판(120)의 측면에 제1 층(121)과 제2 층(122)의 사이에 단차부(125)를 형성하며 전자 소자 패키지 어레이(10)의 복수의 패키지 유닛(80)을 서로 분리한다(도 6b 참조).
스트립 기판(20)의 제1 면(21a)으로부터 시작하여 제1 층(21)을 지나도록 하프 소잉하고, 스트립 기판(20)의 제2 면(22)으로부터 시작하여 제2 층(22)을 지나도록 하프 소잉함으로써 제1 절삭홈(21g)과 제2 절삭홈(22g)은 스트립 기판(20)의 중간층에서 만나 복수의 패키지 유닛(80)별 기판(120)으로 분리할 수 있다. 이 때 제1 절삭홈(21g)과 제2 절삭홈(22g)의 폭이 서로 다르기 때문에 패키지 유닛(80)별로 분리된 기판(120)의 측면에 단차부(125)가 형성될 수 있다(도 6c 참조).
또 다른 일 단계에서, 서로 인접한 패키지 유닛(80)들 사이에서 기판(120)의 제2 층(122)의 측면을 가리도록 마스킹 블록(B)을 개재한다(도 6b 및 6c 참조).
여기서, 마스킹 블록(B)의 도면의 z축 방향의 높이는 기판(120)의 제2 면(122a)부터 측면 단차부(125)까지의 높이와 적어도 같거나 조금 높을 수 있다. 이러한 마스킹 블록(B)은 서로 연결된 단일체 마스킹 블록으로 이루어질 수 있으며, 이러한 단일체에는 개별 패키지 유닛(80)들의 평면적 크기의 개구가 복수 개로 형성될 수 있다. 따라서 상기 분리된 패키지 유닛(80)을 단일체 마스킹 블록(B)의 각 개구에 삽입하여 도전막 형성 준비를 할 수 있다. 한편, 다른 예로, 마스킹 블록(B)을 단일체로 형성하지 않고 각 패키지 유닛(80) 사이에 개재되는 개별 마스킹 블록(B)으로 제작하여 활용하는 것도 가능하다.
또 다른 일 단계에서, 몰딩부(145)의 표면과 기판(120)의 제1 층(121)의 측면을 덮도록 도전막(150)을 형성한다. 도전막(150)은 전자기파(EMI) 차폐막의 기능을 하도록 몰딩부(145)의 표면을 따라 도전성 물질이 증착될 수 있으며, 일례로 스퍼터링 공정이 적용될 수 있다.
스퍼터링 공정을 적용하면, 도전막 형성 재료의 이온화된 가스 원자를 분출시켜 진공 증착하여 몰딩부(145) 표면과 기판(120)의 측면에 전체적으로 얇은 막을 형성할 수 있다. 따라서 스퍼터링 공정에서 분출된 이온화된 가스 원자는 몰딩부(145)의 상면과 측면으로부터 이어지고 기판(120)의 측면을 커버하며 연장될 수 있다.
도전막(150)을 형성하는 방법은 상기 공정으로 한정되지 않으며 도전막(150)을 형성하기 위해 스프레이 코팅, 스크린 프린팅(screen printing), 기상증착법, 전해 도금, 비전해 도금과 같은 다양한 방법 등이 사용될 수 있다.
또 다른 일 단계에서, 전자 소자 패키지(100)로부터 마스킹 블록(B)을 제거하여 몰딩부(145)로부터 기판(120) 측면의 단차부(125)까지 연장되도록 도전막(150)을 형성한다(도 6d 참조).
마스킹 블록(B)을 개재한 상태에서 도전막(150)을 형성하였으므로, 마스킹 블록(B)으로 차단된 기판(120)의 제2 층(122)의 측면에는 도전막(150)이 형성되지 않고 노출된다.
이로써 기판(120)의 측면에 도전막(150)이 형성되되 안테나 층(130)에는 도전막(150)이 형성되지 않는 전자 소자 패키지가(100)가 완성될 수 있다. 이러한 기판(120)의 제2 층(122)에는 안테나 층(130)이 형성되어 있고 도전막(150)으로 차폐되지 않으므로 안테나 성능 열화가 예방될 수 있다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
10: 전자 소자 패키지 어레이
20: 스트립 기판
80: 패키지 유닛
100, 100': 전자 소자 패키지
120: 기판
121: 제1 층
122: 제2 층
121a: 제1 면
122a: 제2 면
123: 코어 절연층
125: 단차부
130: 안테나 층
141: 제1 부품(전자 소자)
142: 제2 부품(전자 소자)
145: 몰딩부
150: 도전막
151: 차폐벽
B: 마스킹 블록
P: 연마 패드
S1, S2: 쏘우 블레이드

Claims (14)

  1. 서로 반대 방향을 향하는 제1 면과 제2 면을 가지고, 상기 제1 면에 가까운 제1 층과 상기 제2 면에 가까운 제2 층을 포함하며, 상기 제1 층과 제2 층의 사이의 측면에는 단차부가 형성되는 기판;
    상기 기판의 제1 면에 실장되는 전자 소자;
    상기 기판의 제2 층에 형성되는 안테나 층;
    상기 기판의 제1 면 상에서 상기 전자 소자를 덮으며 형성되는 몰딩부; 및
    상기 몰딩부 표면과 상기 기판의 제1 층의 측면을 덮으며 연장되고 단부가 상기 단차부에 위치하는 도전막
    을 포함하는 전자 소자 패키지.
  2. 제 1 항에 있어서,
    상기 단차부는 상기 기판에서 상기 제1 면에 평행한 방향으로 상기 제2 층의 측면이 상기 제1 층의 측면보다 더 돌출되어 형성되는, 전자 소자 패키지.
  3. 제 2 항에 있어서,
    상기 단차부는 상기 제1 층의 측면과 상기 제2 층의 측면이 이어지는 만곡면을 포함하는, 전자 소자 패키지.
  4. 제 1 항에 있어서,
    상기 단차부는 상기 기판에서 상기 도전막이 형성되는 측면에서 둘레를 따라 연장되는, 전자 소자 패키지.
  5. 제 4 항에 있어서,
    상기 단차부는 상기 기판에서 상기 도전막이 형성되는 서로 인접한 적어도 세 개의 측면에 형성되는, 전자 소자 패키지.
  6. 제 1 항에 있어서,
    상기 기판은 중간층으로 코어 절연층을 더 포함하고,
    상기 단차부는 상기 코어 절연층의 측면에 위치하는, 전자 소자 패키지.
  7. 제 6 항에 있어서,
    상기 코어 절연층은 상기 기판의 제1 층과 제2 층에 걸쳐서 위치하는, 전자 소자 패키지.
  8. 제 6 항에 있어서,
    상기 도전막의 단부는 상기 코어 절연층의 측면에 형성된 단차부에 위치하는, 전자 소자 패키지.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 안테나 층이 형성되는 상기 기판의 제2 층의 측면에는 도전막이 형성되지 않는, 전자 소자 패키지.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 안테나 층은 상기 기판의 제2 면에 배치되거나 상기 기판의 제2 층 내에 형성되는, 전자 소자 패키지.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 전자 소자는 상기 몰딩부에 의해 덮이는 제1 부품과 상기 몰딩부 외부에 위치하는 제2 부품을 포함하고,
    상기 제1 부품과 제2 부품의 사이에는 도전성의 차폐벽을 더 포함하며,
    상기 도전막은 상기 차폐벽을 경계로 하여 상기 제1 부품을 덮는 몰딩부 부분의 표면에 형성되는, 전자 소자 패키지.
  12. 서로 반대 방향을 향하는 제1 면과 제2 면을 가지고, 상기 제1 면에 가까운 제1 층과 상기 제2 면에 가까운 제2 층을 포함하며, 상기 제2 층에 안테나 층이 형성되는 스트립 기판을 준비하는 단계;
    상기 스트립 기판의 제1 면에 전자 소자를 실장하고 상기 전자 소자를 덮는 몰딩부를 형성하여 복수의 패키지 유닛을 형성하는 단계;
    상기 스트립 기판을 각각의 패키지 유닛별로 상기 제1 층을 지나도록 하프 소잉(half sawing) 하여 제1 폭의 제1 절삭홈을 형성하는 단계;
    상기 스트립 기판을 각각의 패키지 유닛별로 상기 제2 층을 지나도록 하프 소잉하여 상기 제1 폭보다 더 좁은 제2 폭의 제2 절삭홈을 형성하는 단계;
    상기 스트립 기판을 상기 패키지 유닛별 기판으로 분리하여 상기 제1 층과 제2 층의 사이의 측면에 단차부를 형성하는 단계; 및
    상기 패키지 유닛별 기판에서 상기 몰딩부로부터 측면의 단차부까지 연장되도록 도전막을 형성하는 단계
    를 포함하는 전자 소자 패키지 제조방법.
  13. 제 12 항에 있어서,
    상기 도전막을 형성하는 단계는,
    상기 패키지 유닛별 기판에서 상기 몰딩부의 표면과 상기 패키지 유닛별 기판의 측면을 덮도록 도전막을 형성하고,
    상기 단차부 이하의 상기 패키지 유닛별 기판의 제2 층의 측면에 형성된 도전막을 제거하는 것을 포함하는, 전자 소자 패키지 제조방법.
  14. 제 12 항에 있어서,
    상기 도전막을 형성하는 단계는,
    분리되어 서로 인접한 상기 패키지 유닛들 사이에서 상기 패키지 유닛별 기판의 제1 층의 측면은 노출시키고 제2 층의 측면은 가리도록 마스킹 블록을 개재하고,
    상기 몰딩부의 표면과 상기 패키지 유닛별 기판의 제1 층의 측면을 덮도록 도전막을 형성하는 것을 포함하는, 전자 소자 패키지 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10238523B4 (de) * 2002-08-22 2014-10-02 Epcos Ag Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung
KR20080028679A (ko) * 2006-09-27 2008-04-01 삼성전자주식회사 인쇄회로기판 및 이를 갖는 표시장치
JP2011187779A (ja) 2010-03-10 2011-09-22 Panasonic Corp モジュール
TWI459521B (zh) * 2012-03-08 2014-11-01 矽品精密工業股份有限公司 半導體封裝件及其製法
JP6449837B2 (ja) 2016-12-01 2019-01-09 太陽誘電株式会社 無線モジュール及び無線モジュールの製造方法
US11245175B2 (en) * 2017-09-30 2022-02-08 Qualcomm Incorporated Antenna module configurations
JP6999350B2 (ja) 2017-10-05 2022-01-18 株式会社ディスコ パッケージ基板の加工方法
KR20190076250A (ko) * 2017-12-22 2019-07-02 삼성전자주식회사 반도체 패키지 및 반도체 모듈
KR102520212B1 (ko) 2018-04-05 2023-04-10 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
US10564679B2 (en) 2018-04-05 2020-02-18 Samsung Electro-Mechanics Co., Ltd. Electronic device module, method of manufacturing the same and electronic apparatus
TWI668831B (zh) * 2018-04-17 2019-08-11 矽品精密工業股份有限公司 電子裝置與電子封裝件
US11088082B2 (en) 2018-08-29 2021-08-10 STATS ChipPAC Pte. Ltd. Semiconductor device with partial EMI shielding and method of making the same
WO2020067468A1 (ja) 2018-09-28 2020-04-02 株式会社村田製作所 電子部品モジュールおよび電子部品モジュールの製造方法
JP7231428B2 (ja) * 2019-02-12 2023-03-01 日本ピラー工業株式会社 高周波回路基板の製造方法、及び高周波回路基板

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