KR20090010910A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20090010910A
KR20090010910A KR1020080071201A KR20080071201A KR20090010910A KR 20090010910 A KR20090010910 A KR 20090010910A KR 1020080071201 A KR1020080071201 A KR 1020080071201A KR 20080071201 A KR20080071201 A KR 20080071201A KR 20090010910 A KR20090010910 A KR 20090010910A
Authority
KR
South Korea
Prior art keywords
metal film
film
bonding pad
interlayer insulating
resist
Prior art date
Application number
KR1020080071201A
Other languages
English (en)
Other versions
KR101541541B1 (ko
Inventor
히로유끼 모모노
히로시 미쯔야마
가쯔히로 하세가와
게이꼬 니시쯔지
가즈노부 미끼
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20090010910A publication Critical patent/KR20090010910A/ko
Application granted granted Critical
Publication of KR101541541B1 publication Critical patent/KR101541541B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

본딩 패드 아래의 층간 절연막에 크랙이 들어가는 것을 방지하고, 본딩 패드와 동일한 층에 형성된 상층 배선을 미세화한다. 층간 절연막(17) 위에 제1 금속막(20)을 형성한다. 제1 레지스트(32)를 마스크로 하여 제1 금속막(20)을 이방성 에칭한다. 남겨진 제1 금속막(20)을 덮도록 층간 절연막(17) 위에, 제1 금속막(20)보다도 영률이 낮은 제2 금속막(24)을 형성한다. 층간 절연막(17) 위에 제1 금속막(20)이 존재하는 영역 및 제1 금속막(20)이 존재하지 않는 영역의 일부에서 제2 금속막(24) 위에 제2 레지스트(33)를 형성한다. 제2 레지스트(33)를 마스크로 하여 제2 금속막(24)을 이방성 에칭하여, 제1 금속막(20)과 제2 금속막(24)을 갖는 본딩 패드와, 제2 금속막(24)을 갖지만 제1 금속막(20)을 갖지 않는 상층 배선(22)을 형성한다.
반도체 기판, 반도체 장치, 레지스트, 마스크, 층간 절연막, 본딩 패드, 컨택트 홀, 프로브

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING THE SAME}
본 발명은, 본딩 패드를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 본딩 패드 아래의 층간 절연막에 크랙이 들어가는 것을 방지하고, 본딩 패드와 동일한 층에 형성된 상층 배선을 미세화할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에는, 외부와의 데이터의 교환이나 전원 전압 또는 그라운드 전압의 인가를 위해 본딩 패드가 설치된다. 이 본딩 패드에 프로브를 접촉시켜 반도체 장치의 검사를 행하는 경우나, 본딩 패드에 와이어를 본딩하는 경우에, 그 충격에 의해 본딩 패드 아래의 층간 절연막에 크랙이 들어간다고 하는 문제가 있었다. 이 문제를 해결하기 위해 여러 가지의 반도체 장치가 제안되어 있다.
도 22는, 종래의 반도체 장치의 일례를 도시하는 단면도이다. 본딩 패드(21)의 아래에 복수의 금속 플러그(35)가 형성되어 있다. 그리고, 금속 플러그(35)의 아래에 접속된 금속층(39)과, 그 아래에 복수로 분할된 금속층(37, 38)이 형성되어 있다. 이 복수의 금속 플러그(35)에 의해 본딩 패드(21) 아래의 층간 절 연막(17)의 평균적인 영률을 높일 수 있다. 또한, 금속층(37∼39)은 완충 효과를 발휘한다. 이에 의해, 프로빙이나 와이어 본딩의 충격에 대한 내성을 향상시킬 수 있다(예를 들면, 특허 문헌 1∼3 참조).
도 23은, 종래의 반도체 장치의 다른 예를 도시하는 단면도이다. 본딩 패드(21)는, 영률이 높은 제1 금속막(20)과, 이 제1 금속막(20) 위에 형성된 제1 금속막(20)보다도 영률이 낮은 제2 금속막(24)을 갖는다. 이와 같이 본딩 패드(21)의 하층으로서 영률이 높은 제1 금속막(20)을 표면 보호막(25)의 패드 개구(26)가 형성된 영역 전체면에 형성함으로써, 더욱 내성을 향상시킬 수 있다(예를 들면, 특허 문헌 4∼6 참조).
[특허 문헌 1] 일본 특허 공개 제2005-243907호 공보
[특허 문헌 2] 일본 특허 공개 제2003-282627호 공보
[특허 문헌 3] 일본 특허 공개 제2002-208610호 공보
[특허 문헌 4] 일본 특허 공개 제2000-183104호 공보
[특허 문헌 5] 일본 특허 공개 제2003-324122호 공보
[특허 문헌 6] 일본 특허 공개 제2005-223123호 공보
도 22의 반도체 장치는, 150 nm Al S0C 프로세스에 의해 양산화되고 있었다. 그러나, 이 반도체 장치를 130 nm Al SOC 프로세스에 적용한 경우, 장치의 박형화에 수반하는 층간 절연막(17)의 박막화에 의해, 프로빙이나 와이어 본딩의 충격에 대한 내성이 양산 규정 이하로 되어, 본딩 패드(21) 아래의 금속막(39)-금속막(38)간 층간막이나 금속막(38)-금속막(37)간 층간막에 크랙이 들어가는 경우가 있었다.
한편, 도 23의 반도체 장치는, 130 nm Al S0C 프로세스에 적용하여도, 내성이 양산 규정을 만족하여, 본딩 패드(21) 아래의 금속막(39)-금속막(38)간 층간막, 나아가 층간 절연막(17)에조차 크랙이 들어가는 것을 방지할 수 있다. 그러나, 본딩 패드(21)와 동일한 층에 형성된 상층 배선은, 본딩 패드(21)와 동시에 형성되기 때문에, 제1 금속막(20)과 제2 금속막(24)의 2층 구조이었다. 여기에서, 영률이 높은 제1 금속막(20)을 에칭할 때의 레지스트는 두껍게 해야만 하기 때문에, 제1 금속막(20)에 대하여 미세한 패터닝이 불가능하다. 따라서, 코어 회로나 데이터 배선부 등 통상 회로부의 상층 배선을 미세화할 수 없다고 하는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적은, 본딩 패드 아래의 층간 절연막에 크랙이 들어가는 것을 방지하고, 본딩 패드와 동일한 층에 형성된 상층 배선을 미세화할 수 있는 반도체 장치 및 그 제조 방법을 얻는 것이다.
본 발명의 일 실시예에서는, 우선, 반도체 기판 위에 층간 절연막을 형성한다. 다음으로, 층간 절연막 위에 제1 금속막을 형성한다. 다음으로, 제1 금속막 위에 제1 레지스트를 형성하고, 제1 레지스트를 패터닝한다. 다음으로, 제1 레지스트를 마스크로 하여 제1 금속막을 이방성 에칭한다. 그 후, 제1 레지스트를 제거한다. 다음으로, 남겨진 제1 금속막을 덮도록 층간 절연막 위에 제2 금속막을 형성한다. 다음으로, 층간 절연막 위에 제1 금속막이 존재하는 영역 및 제1 금속막이 존재하지 않는 영역의 일부에서 제2 금속막 위에 제2 레지스트를 형성한다. 다음으로, 제2 레지스트를 마스크로 하여 제2 금속막을 이방성 에칭하여, 제1 금속막과 제2 금속막을 갖는 본딩 패드와, 제2 금속막을 갖지만 제1 금속막을 갖지 않는 상층 배선을 형성한다. 그 후, 제2 레지스트를 제거한다.
본 실시예에 의하면, 본딩 패드 아래의 층간 절연막에 크랙이 들어가는 것을 방지하고, 본딩 패드와 동일한 층에 형성된 상층 배선을 미세화할 수 있다.
<실시 형태 1>
도 1은, 본 발명의 실시 형태 1에 따른 반도체 장치를 도시하는 단면도이고, 도 2는 그 상면도이다.
반도체 기판(11) 위에, 트랜지스터 등의 능동 소자(12)가 형성되어 있다. 이 능동 소자(12)를 덮도록 반도체 기판(11) 위에 층간 절연막(13)이 형성되어 있다. 이 층간 절연막(13) 위에 하층 배선(14)이 형성되어 있다. 하층 배선(14)을 덮도록 층간 절연막(15)이 형성되어 있다. 이 층간 절연막(15) 위에 하층 배선(16)이 형성되어 있다. 하층 배선(14, 16)은, 상하에 TiN 배리어 메탈이 형성된 Al막으로 이루어진다.
하층 배선(16)을 덮도록 층간 절연막(17)이 형성되어 있다. 이 층간 절연막(17)에는, 하층 배선(16)의 일부에 접속된 컨택트 플러그(18)가 형성되어 있다. 컨택트 플러그(18)는, TiN 배리어 메탈(19) 및 제1 금속막(20)을 갖는다.
여기에서, 제1 금속막(20)으로서, 고영률의 금속인 W, Ti, TiN, Ta 등을 이용한다. 또한, 층간 절연막(13, 15, 17)으로서 저유전율막을 이용한다. 여기에서는 저유전율막으로서 포러스 SiOC막을 채용한다. 이 포러스 SiOC막은, 주로 Si-CH3기를 많이 함유하는 메틸 함유 폴리실록산이며, CH3의 존재에 의해 분자 구조 내에 간극이 생기기 때문에 다공질로 되어, 유전율이 저하되어 있다. 단, 이것에 한하지 않고, 저유전율막으로서, 예를 들면, SiOCH 베이스의 포러스 저유전율막이나, Nano Clustering Silica막 등의 포러스 실리카계 재료, 포러스 HSQ로 불리는 H 함유 폴리실록산, 유기 폴리머막, 유기 폴리머의 포러스막 등을 적절하게 사용할 수 있다.
층간 절연막(17) 위에 본딩 패드(21)가 형성되어 있다. 또한, 층간 절연막(17) 위에서 본딩 패드(21)와 동일한 층에 상층 배선(22)이 형성되어 있다. 본딩 패드(21)는, TiN 배리어 메탈(19) 및 제1 금속막(20)과, 이 제1 금속막(20) 위에 형성된 TiN 배리어 메탈(23) 및 제2 금속막(24)을 갖는다. 한편, 상층 배선(22)은, 제2 금속막(24)을 갖지만 제1 금속막(20)을 갖지 않는다. 여기에서, 제2 금속막(24)으로서, 제1 금속막(20)보다도 영률이 낮은 금속인 Al-Cu, Al-Si-Cu, Cu 등을 이용한다.
본딩 패드를 덮도록 표면 보호막(25)이 형성되어 있다. 이 표면 보호막(25)에는, 본딩 패드(21) 위에서, 본딩 패드(21)의 제1 금속막(20)의 폭보다도 좁은 폭 을 갖는 패드 개구(26)가 형성되어 있다.
또한, 하층 배선(16)의 막 두께는 0.25 ㎛이다. 컨택트 플러그(18)의 폭은 0.2 ㎛, 깊이는 0.5 ㎛이다. 제1 금속막(20)의 막 두께는 0.2∼0.3 ㎛, 제2 금속막(24)의 막 두께는 1 ㎛이다. 상층 배선(22)의 폭은 0.4 ㎛, 상층 배선(22)끼리의 간격은 0.4 ㎛이다. 표면 보호막(25)의 막 두께는 1.6 ㎛이고, 패드 개구(26)의 폭은 50 ㎛이다.
다음으로, 상기의 구성을 갖는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 설명한다.
우선, 도 3에 도시하는 바와 같이, 통상의 방법을 이용하여, 반도체 기판(11) 위에, 능동 소자(12), 층간 절연막(13), 하층 배선(14), 층간 절연막(15) 및 하층 배선(16)을 형성한다. 다음으로, 하층 배선(16)을 덮도록 반도체 기판(11) 위에 층간 절연막(17)을 형성한다. 그리고, 층간 절연막(17)에 제1 컨택트 홀(31)을 형성하여 하층 배선(16)의 일부를 노출시킨다.
다음으로, 도 4에 도시하는 바와 같이, 층간 절연막(17) 위 및 제1 컨택트 홀(31) 내에 TiN 배리어 메탈(19)을 형성한 후, TiN 배리어 메탈(19)을 통하여 층간 절연막(17) 및 제1 컨택트 홀(31) 내에 제1 금속막(20)을 형성한다. 제1 금속막(20) 위에 제1 레지스트(32)를 형성하고, 제1 레지스트(32)를 패터닝하여, 적어도 제1 컨택트 홀(31)이 존재하는 영역과 그 주변에서 제1 레지스트(32)를 제거한다.
다음으로, 도 5에 도시하는 바와 같이, 제1 레지스트(32)를 마스크로 하여 제1 금속막(20) 및 TiN 배리어 메탈(19)을 이방성 에칭(드라이 에칭)하여 제1 컨택트 홀(31)의 주변에서 층간 절연막(17) 위의 제1 금속막(20) 및 TiN 배리어 메탈(19)을 제거한다. 단 제1 컨택트 홀(31) 내에는 제1 금속막(20) 및 TiN 배리어 메탈(19)은 남겨진다. 그 후, 제1 레지스트(32)를 제거한다.
다음으로, 도 6에 도시하는 바와 같이, 남겨진 제1 금속막(20)을 덮도록 층간 절연막(17) 위에, TiN 배리어 메탈(23) 및 제1 금속막(20)보다도 영률이 낮은 제2 금속막(24)을 적층시켜 형성한다. 그리고, 층간 절연막(17) 위에 제1 금속막(20)이 존재하는 영역, 및, 제1 금속막(20)이 존재하지 않는 영역의 일부인 제1 컨택트 홀(31)이 존재하는 영역에서, 제2 금속막(24) 위에 제2 레지스트(33)를 형성한다. 여기에서, 제2 레지스트(33)의 막 두께를 2 ㎛ 이하로 한다. 또한, 층간 절연막(17) 위에 존재하는 제1 금속막(20) 위에 형성된 제2 레지스트(33)의 폭을, 그 제1 금속막(20)의 폭보다도 크게 한다.
다음으로, 도 7에 도시하는 바와 같이, 제2 레지스트(33)를 마스크로 하여 제2 금속막(24) 및 TiN 배리어 메탈(23)을 이방성 에칭(드라이 에칭)하여, 제1 금속막(20)과 제2 금속막(24)을 적어도 갖는 본딩 패드(21)와, 제2 금속막(24)을 적어도 갖지만 제1 금속막(20)을 갖지 않는 상층 배선(22)을 형성한다. 그 후, 제2 레지스트(33)를 제거한다.
다음으로, 도 8에 도시하는 바와 같이, 본딩 패드(21)를 덮도록 표면 보호막(25)을 형성한다. 그리고, 본딩 패드(21) 위에서, 본딩 패드(21)의 제1 금속막(20)의 폭보다도 좁은 폭을 갖는 패드 개구(26)를 표면 보호막(25)에 형성한다. 이상의 공정에 의해 본 실시 형태에 따른 반도체 장치가 형성된다.
그 후, 본딩 패드(21)에 프로브(34)를 접촉시켜 반도체 장치의 검사를 행한다. 또한, 도 9에 도시하는 바와 같이, 본딩 패드(21)에 Au 와이어(35)를 본딩한다.
상기한 바와 같이, 본 실시 형태에서는, 본딩 패드(21)의 하층으로서 영률이 높은 제1 금속막(20)을 형성하고 있기 때문에, 프로빙이나 와이어 본딩의 충격에 대한 내성을 향상시킬 수 있다. 그리고, 본딩 패드(21)의 제1 금속막(20)은, 표면 보호막(25)의 패드 개구(26)가 형성된 영역 전체면에 형성되어 있다. 이에 의해, 더욱 내성을 향상시킬 수 있다. 따라서, 본딩 패드(21) 아래의 층간막(13이나 15), 나아가 층간 절연막(17)에조차 크랙이 들어가는 것을 방지할 수 있기 때문에, 신뢰성이 높은 반도체 장치를 얻을 수 있다. 또한, 층간 절연막(13, 15, 17)으로서 저유전율막을 이용한 경우에는 층간 절연막의 크랙의 문제가 심각해지기 때문에, 본 실시 형태는 더욱 유효하다. 그리고, 본딩 패드(21)의 아래에 능동 소자(12)를 형성할 수 있기 때문에, 장치를 소형화할 수 있다.
또한, 본딩 패드(21)의 상층으로서 영률이 낮은 제2 금속막(24)을 형성하고 있기 때문에, 와이어 본딩성이 양호하고, 프로브의 손상을 방지할 수 있다.
또한, 제2 금속막(24)은 영률이 낮기 때문에, 그 패터닝을 행할 때의 제2 레지스트(33)의 막 두께를 얇게 하는(예를 들면 2 ㎛ 이하) 것이 가능하다. 따라서, 제2 금속막(24)에 대하여 미세한 패터닝이 가능하다. 본 실시 형태에서는, 상층 배선(22)은, 제2 금속막(24)을 갖지만 제1 금속막(20)을 갖지 않는다. 이 때문에, 본딩 패드(21)와 동일한 층에 형성된 상층 배선(22)을 미세화할 수 있다.
또한, 본딩 패드(21)의 제1 금속막(20)을 층간 절연막(17) 위에 형성할 때에, 제1 컨택트 홀(31) 내에 제1 금속막(20)을 매립하여 컨택트 플러그(18)를 형성함으로써, 공정을 단축하여, 코스트를 삭감할 수 있다.
또한, 종래와 같이 본딩 패드(21)의 제2 금속막(24)의 폭을 본딩 패드(21)의 제1 금속막(20)의 폭과 동일 정도로 하면, 본딩 패드(21)의 제1 금속막(20)의 단부에서의 제2 금속막(24)의 막 두께가 두꺼워지지 않으므로 제2 금속막(24)을 에칭할 때의 가공성이 떨어진다. 그리고, 본딩 패드(21)의 제1 금속막(20)의 측벽에 제2 금속막(24)의 작은 사이드월이 형성되고, 그것이 먼지로 되어 비산된다고 하는 문제가 있다. 따라서, 본 실시 형태에서는, 본딩 패드(21)의 제2 금속막(24)의 폭을, 본딩 패드(21)의 제1 금속막(20)의 폭보다도 제1 금속막(20)의 막 두께분 이상 크게 한다. 이에 의해, 가공성을 높여, 먼지의 비산을 방지할 수 있다.
또는, 본딩 패드(21)의 제2 금속막(24)의 폭과, 본딩 패드(21)의 제1 금속막(20)의 폭의 차를, 제1 금속막(20)의 폭의 변동, 제2 금속막(24)의 폭의 변동, 및 제1 금속막(20)과 제2 금속막(24)의 겹침 변동의 단순합 또는 제곱합 이상으로 하여도 된다. 여기에서 제1 금속막(20)의 폭의 변동, 제2 금속막(24)의 폭의 변동, 및 제1 금속막(20)과 제2 금속막(24)의 겹침 변동은, 예를 들면, 인라인 평가에 의해 얻어진다. 보다 구체적으로는, 전세대품 등 이미 제조된 복수의 반도체 장치를 개별적으로 평가하여 제1 금속막(20)의 폭의 변동(예를 들면 Δ11, Δ12, …Δ1n의 n개), 제2 금속막(24)의 폭의 변동(예를 들면 Δ21, Δ22, … Δ2n의 n 개), 및 제1 금속막(20)과 제2 금속막(24)의 겹침 변동(예를 들면 Δ31, Δ32, …Δ3n의 n개)이 얻어졌다고 하자. 그 단순합은 (Δ11+Δ12+ … Δ1n+Δ21+Δ22+ … +Δ2n+Δ31+Δ32+ … +Δ3n)이다. 제곱합은 √((Δ11)2+(Δ12)2+ … +(Δ1n)2+(Δ21)2+(Δ22)2+ … +(Δ2n)2+(Δ31)2+(Δ32)2+ … +(Δ3n)2)이다.
또한, 표면 보호막(25)의 패드 개구(26)를 본딩 패드(21)의 제1 금속막(20)의 폭보다도 좁게 함으로써, 본딩 패드(21)의 측면과 표면 보호막(25)의 간극을 없애 패드 표면의 평탄성을 확보함으로써, 프로브의 손상이나 와이어 본딩 문제점을 방지할 수 있다. 구체적으로는, 패드 개구(26)의 폭과 제1 금속막(20)의 폭의 차를, 패드 개구의 폭의 변동, 제1 금속막(20)의 폭의 변동, 및, 패드 개구와 제1 금속막(20)의 겹침 변동의 단순합 또는 제곱합 이상으로 한다. 각 변동은 전술한 바와 마찬가지로, 인라인 평가에 의해 얻어진다.
<실시 형태 2>
도 10은, 본 발명의 실시 형태 2에 따른 반도체 장치를 도시하는 단면도이고, 도 11은 그 상면도이다. 본딩 패드(21)의 제2 금속막(24)의 폭은, 본딩 패드(21)의 제1 금속막(20)의 폭보다도 작다. 그리고, 표면 보호막(25)의 패드 개구(26)의 폭은, 본딩 패드(21)의 제2 금속막(24)의 폭보다도 좁다. 그 밖의 구성은 실시 형태 1과 마찬가지이다.
다음으로, 상기의 구성을 갖는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 설명한다.
우선, 실시 형태 1과 마찬가지로 도 3∼도 5의 공정을 행한다. 다음으로, 도 12에 도시하는 바와 같이, 남겨진 제1 금속막(20)을 덮도록 층간 절연막(17) 위에, 제1 금속막(20)보다도 영률이 낮은 제2 금속막(24)을 형성한다. 그리고, 층간 절연막(17) 위에 제1 금속막(20)이 존재하는 영역, 및, 제1 금속막(20)이 존재하지 않는 영역의 일부인 제1 컨택트 홀(31)이 존재하는 영역에서 제2 금속막(24) 위에 제2 레지스트(33)를 형성한다. 여기에서, 층간 절연막(17) 위에 존재하는 제1 금속막(20) 위에 형성된 제2 레지스트(33)의 폭을, 그 제1 금속막(20)의 폭보다도 작게 한다.
다음으로, 도 13에 도시하는 바와 같이, 제2 레지스트(33)를 마스크로 하여 제2 금속막(24)을 이방성 에칭(드라이 에칭)하여, 제1 금속막(20)과 제2 금속막(24)을 갖는 본딩 패드(21)와, 제2 금속막(24)을 갖지만 제1 금속막(20)을 갖지 않는 상층 배선(22)을 형성한다. 그 후, 제2 레지스트(33)를 제거한다.
다음으로, 본딩 패드(21)를 덮도록 표면 보호막(25)을 형성한다. 그리고, 본딩 패드(21) 위에서, 본딩 패드(21)의 제2 금속막(24)의 폭보다도 좁은 폭을 갖는 패드 개구(26)를 표면 보호막(25)에 형성한다. 이상의 공정에 의해 본 실시 형태에 따른 반도체 장치가 형성된다.
본 실시 형태 2에서는, 본딩 패드(21)의 제2 금속막(24)의 폭은, 본딩 패드(21)의 제1 금속막(20)의 폭보다도 작다. 이에 의해, 제2 금속막(24)에 인가된 프로빙이나 와이어 본딩의 충격이 패드 전체면에 분산되기 때문에, 그들 충격에 대한 내성을 더욱 향상시킬 수 있다.
또한, 표면 보호막(25)의 패드 개구(26)를 본딩 패드(21)의 제2 금속막(24)의 폭보다도 좁게 함으로써, 본딩 패드(21)의 측면과 표면 보호막(25)의 간극을 없애 패드 표면의 평탄성을 확보할 수 있으므로, 프로브의 손상이나 와이어 본딩 문제점을 방지할 수 있다.
<실시 형태 3>
도 14는, 본 발명의 실시 형태 3에 따른 반도체 장치를 도시하는 단면도이고, 도 15는 그 상면도이다. 본딩 패드(21) 아래에 복수의 금속 플러그(35)가 형성되어 있다. 또한, 복수의 본딩 패드(21)가 평면 내에서 한 방향으로 배열되어 있다. 그리고, 각 금속 플러그(35)의 형상은, 복수의 본딩 패드(21)의 배열 방향을 길이 방향으로 하는 라인 형상이다. 그 밖의 구성은 실시 형태 1 또는 2와 마찬가지이다.
다음으로, 상기의 구성을 갖는 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 설명한다.
우선, 도 16에 도시하는 바와 같이, 통상의 방법을 이용하여, 반도체 기판(11) 위에, 능동 소자(12), 층간 절연막(13), 하층 배선(14), 층간 절연막(15) 및 하층 배선(16)을 형성한다. 다음으로, 하층 배선(16)을 덮도록 반도체 기판(11) 위에 층간 절연막(17)을 형성한다. 그리고, 층간 절연막(17)에 제1 컨택트 홀(31)을 형성하여 하층 배선(16)의 일부를 노출시킨다. 이 때에, 층간 절연막(17)에 복수의 제2 컨택트 홀(36)도 형성한다.
다음으로, 도 17에 도시하는 바와 같이, 층간 절연막(17) 위 및 제1 컨택트 홀(31, 36) 내에 TiN 배리어 메탈(19)을 형성한 후, TiN 배리어 메탈(19)을 통하여 층간 절연막(17) 위 및 제1 컨택트 홀(31, 36) 내에 제1 금속막(20)을 형성한다. 제1 금속막(20) 위에 제1 레지스트(32)를 형성하고, 제1 레지스트(32)를 패터닝하여, 제1 컨택트 홀(31)의 주변에서 제1 레지스트(32)를 제거하고, 복수의 금속 플러그(35) 위에 제1 레지스트(32)가 남도록 한다.
다음으로, 도 18에 도시하는 바와 같이, 제1 레지스트(32)를 마스크로 하여 제1 금속막(20)을 이방성 에칭(드라이 에칭)하여 제1 컨택트 홀(31)의 주변에서 층간 절연막(17) 위의 제1 금속막(20) 및 TiN 배리어 메탈(19)을 제거한다. 단 제1 컨택트 홀(31) 내에는 제1 금속막(20) 및 TiN 배리어 메탈(19)은 남겨진다. 그 후, 제1 레지스트(32)를 제거한다.
다음으로, 도 19에 도시하는 바와 같이, 남겨진 제1 금속막(20)을 덮도록 층간 절연막(17) 위에, 제1 금속막(20)보다도 영률이 낮은 제2 금속막(24)을 형성한다. 그리고, 층간 절연막(17) 위에 제1 금속막(20)이 존재하는 영역, 및, 제1 금속막(20)이 존재하지 않는 영역의 일부인 제1 컨택트 홀(31)이 존재하는 영역에서 제2 금속막(24) 위에 제2 레지스트(33)를 형성한다. 여기에서, 제2 레지스트(33)의 막 두께를 2 ㎛ 이하로 한다. 또한, 층간 절연막(17) 위에 존재하는 제1 금속막(20) 위에 형성된 제2 레지스트(33)의 폭을, 그 제1 금속막(20)의 폭보다도 크게 한다.
다음으로, 도 20에 도시하는 바와 같이, 제2 레지스트(33)를 마스크로 하여 제2 금속막(24)을 이방성 에칭(드라이 에칭)하여, 제1 금속막(20)과 제2 금속 막(24)을 갖는 본딩 패드(21)와, 제2 금속막(24)을 갖지만 제1 금속막(20)을 갖지 않는 상층 배선(22)을 형성한다. 여기에서, 본딩 패드(21)는 복수의 금속 플러그(35) 위에 형성한다. 그 후, 제2 레지스트(33)를 제거한다.
다음으로, 본딩 패드(21)를 덮도록 표면 보호막(25)을 형성한다. 그리고, 본딩 패드(21) 위에서, 본딩 패드(21)의 제1 금속막(20)의 폭보다도 좁은 폭을 갖는 패드 개구(26)를 표면 보호막(25)에 형성한다. 이상의 공정에 의해 도 14에 도시하는 본 실시 형태에 따른 반도체 장치가 형성된다.
상기한 바와 같이, 본 실시 형태에서는, 본딩 패드(21)의 제1 금속막(20)을 층간 절연막(17) 위에 형성할 때에, 제2 컨택트 홀(36) 내에 제1 금속막(20)을 매립하여 복수의 금속 플러그(35)를 형성한다. 이에 의해, 공정을 단축하여, 코스트를 삭감할 수 있다.
또한, 본딩 패드(21)의 아래에 복수의 금속 플러그(35)가 형성되어 있음으로써, 본딩 패드(21) 아래의 층간 절연막(17)의 평균적인 영률을 높일 수 있으므로, 프로빙이나 와이어 본딩의 충격에 대한 내성을 더욱 향상시킬 수 있다.
또한, 본 실시 형태에서는, 각 금속 플러그(35)의 형상을, 복수의 본딩 패드(21)의 배열 방향을 길이 방향으로 하는 라인 형상으로 한다. 이에 의해, 프로브의 진입 방향을 금속 플러그(35)의 길이 방향에 수직으로 하기 쉬워지므로, 프로빙의 충격에 대한 내성을 더욱 향상시킬 수 있다.
<실시 형태 4>
도 22는, 본 발명의 실시 형태 4에 따른 반도체 장치를 도시하는 단면도이 다. 금속 플러그(35)의 아래에 접속된 금속층(39)과, 그 아래에 복수로 분할된 금속층(37, 38)이 형성되어 있다. 여기에서, 금속층(37∼39)으로서, 저영률의 금속인 Al-Cu, Al-Si-Cu, Cu 등의 금속막과 그 상하에 형성된 TiN 배리어 메탈을 가진 것을 이용한다. 그 밖의 구성은 실시 형태 3과 마찬가지이다. 이 금속층(37∼39)에 의한 완충 효과에 의해, 프로빙이나 와이어 본딩의 충격에 대한 내성을 더욱 향상시킬 수 있다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치를 도시하는 단면도.
도 2는 본 발명의 실시 형태 1에 따른 반도체 장치를 도시하는 상면도.
도 3은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 9는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10은 본 발명의 실시 형태 2에 따른 반도체 장치를 도시하는 단면도.
도 11은 본 발명의 실시 형태 2에 따른 반도체 장치를 도시하는 상면도.
도 12는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 13은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 14는 본 발명의 실시 형태 3에 따른 반도체 장치를 도시하는 단면도.
도 15는 본 발명의 실시 형태 3에 따른 반도체 장치를 도시하는 상면도.
도 16은 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 17은 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 18은 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 19는 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 20은 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 21은 본 발명의 실시 형태 4에 따른 반도체 장치를 도시하는 단면도.
도 22는 종래의 반도체 장치의 일례를 도시하는 단면도.
도 23은 종래의 반도체 장치의 다른 예를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판
12: 능동 소자
16: 하층 배선
17: 층간 절연막
18: 컨택트 플러그
20: 제1 금속막
21: 본딩 패드
22: 상층 배선
24: 제2 금속막
25: 표면 보호막
26: 패드 개구
31: 제1 컨택트 홀
32: 제1 레지스트
33: 제2 레지스트
35: 금속 플러그
36: 제2 컨택트 홀

Claims (26)

  1. 반도체 기판 위에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 위에 제1 금속막을 형성하는 공정과,
    상기 제1 금속막 위에 제1 레지스트를 형성하고, 상기 제1 레지스트를 패터닝하는 공정과,
    상기 제1 레지스트를 마스크로 하여 상기 제1 금속막을 이방성 에칭하는 공정과,
    상기 제1 레지스트를 제거하는 공정과,
    남겨진 상기 제1 금속막을 덮도록 상기 층간 절연막 위에 제2 금속막을 형성하는 공정과,
    상기 층간 절연막 위에 상기 제1 금속막이 존재하는 영역 및 상기 제1 금속막이 존재하지 않는 영역의 일부에서, 상기 제2 금속막 위에 제2 레지스트를 형성하는 공정과,
    상기 제2 레지스트를 마스크로 하여 상기 제2 금속막을 이방성 에칭하여, 상기 제1 금속막과 상기 제2 금속막을 갖는 본딩 패드와, 상기 제2 금속막을 갖지만 상기 제1 금속막을 갖지 않는 상층 배선을 형성하는 공정과,
    상기 제2 레지스트를 제거하는 공정과,
    상기 본딩 패드를 덮도록 표면 보호막을 형성하는 공정과,
    상기 본딩 패드 위에서 상기 표면 보호막에 패드 개구를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판 위에 하층 배선을 형성하는 공정과,
    상기 하층 배선을 덮도록 상기 반도체 기판 위에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막에 제1 컨택트 홀을 형성하여 상기 하층 배선의 일부를 노출시키는 공정과,
    상기 층간 절연막 위 및 상기 제1 컨택트 홀 내에 제1 금속막을 형성하는 공정과,
    상기 제1 금속막 위에 제1 레지스트를 형성하고, 적어도 상기 제1 컨택트 홀이 존재하는 영역에서 상기 제1 레지스트를 제거하는 공정과,
    상기 제1 레지스트를 마스크로 하여 상기 제1 금속막을 이방성 에칭하여 상기 제1 컨택트 홀 내에는 상기 제1 금속막을 적어도 남기고 상기 층간 절연막 위의 상기 제1 금속막을 제거하는 공정과,
    상기 제1 레지스트를 제거하는 공정과,
    남겨진 상기 제1 금속막을 덮도록 상기 층간 절연막 위에 제2 금속막을 형성하는 공정과,
    상기 층간 절연막 위에 상기 제1 금속막이 존재하는 영역 및 상기 제1 컨택트 홀이 존재하는 영역에서, 상기 제2 금속막 위에 제2 레지스트를 형성하는 공정과,
    상기 제2 레지스트를 마스크로 하여 상기 제2 금속막을 이방성 에칭하여, 상기 제1 금속막과 상기 제2 금속막을 갖는 본딩 패드와, 상기 제2 금속막을 갖지만 상기 제1 금속막을 갖지 않는 상층 배선을 형성하는 공정과,
    상기 제2 레지스트를 제거하는 공정과,
    상기 본딩 패드를 덮도록 표면 보호막을 형성하는 공정과,
    상기 본딩 패드 위에서 상기 표면 보호막에 패드 개구를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 본딩 패드의 상기 제2 금속막의 폭을 상기 본딩 패드의 상기 제1 금속막의 폭보다도 상기 제1 금속막의 막 두께분 이상 크게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 패드 개구의 폭을 상기 본딩 패드의 상기 제1 금속막의 폭보다도 좁게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 본딩 패드의 상기 제2 금속막의 폭을 상기 본딩 패드의 상기 제1 금속막의 폭보다도 작게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 패드 개구의 폭을 상기 본딩 패드의 상기 제2 금속막의 폭보다도 좁게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 층간 절연막에 복수의 제2 컨택트 홀을 형성하는 공정을 더 포함하고,
    상기 층간 절연막 위에 상기 제1 금속막을 형성할 때에, 상기 복수의 제2 컨택트 홀 내에 상기 제1 금속막을 매립하여 복수의 금속 플러그를 형성하고,
    상기 복수의 금속 플러그 위에 상기 본딩 패드를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    복수의 상기 본딩 패드를 한 방향으로 배열시키고,
    각 금속 플러그의 형상을, 상기 복수의 본딩 패드의 배열 방향을 길이 방향으로 하는 라인 형상으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 본딩 패드의 상기 제1 금속막을, 상기 표면 보호막의 상기 패드 개구가 형성된 영역 전체면에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 층간 절연막으로서, 저유전율막을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 본딩 패드의 아래에 능동 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 제2 레지스트의 막 두께를 2 ㎛ 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항 또는 제2항에 있어서,
    상기 본딩 패드에 프로브를 접촉시켜 검사를 행하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제1항 또는 제2항에 있어서,
    상기 본딩 패드에 와이어를 본딩하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1항 또는 제2항에 있어서,
    상기 제1 금속막은, 상기 제2 금속막보다도 영률이 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 반도체 기판과,
    상기 반도체 기판 위에 형성된 층간 절연막과,
    상기 층간 절연막 위에 형성된 본딩 패드와,
    상기 층간 절연막 위에서 상기 본딩 패드와 동일한 층에 형성된 상층 배선과,
    상기 본딩 패드를 덮도록 형성되고, 상기 본딩 패드 위에서 패드 개구가 형성되어 있는 표면 보호막
    을 포함하고,
    상기 본딩 패드는, 제1 금속막과, 상기 제1 금속막 위에 형성된 제2 금속막을 갖고,
    상기 상층 배선은, 상기 제2 금속막을 갖지만 상기 제1 금속막을 갖지 않는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 본딩 패드의 상기 제2 금속막의 폭은, 상기 본딩 패드의 상기 제1 금속 막의 폭보다도 상기 제1 금속막의 막 두께분 이상 큰 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 패드 개구의 폭은, 상기 본딩 패드의 상기 제1 금속막의 폭보다도 좁은 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 본딩 패드의 상기 제2 금속막의 폭은, 상기 본딩 패드의 상기 제1 금속막의 폭보다도 작은 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 패드 개구의 폭은, 상기 본딩 패드의 상기 제2 금속막의 폭보다도 좁은 것을 특징으로 하는 반도체 장치.
  21. 제16항 내지 제20항 중 어느 한 항에 있어서,
    상기 본딩 패드의 아래에 형성된 복수의 금속 플러그를 더 포함하는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서,
    복수의 상기 본딩 패드가 평면 내에서 한 방향으로 배열되어 있고,
    각 금속 플러그의 형상은, 상기 복수의 본딩 패드의 배열 방향을 길이 방향으로 하는 라인 형상인 것을 특징으로 하는 반도체 장치.
  23. 제16항 내지 제20항 중 어느 한 항에 있어서,
    상기 본딩 패드의 상기 제1 금속막은, 상기 표면 보호막의 상기 패드 개구가 형성된 영역 전체면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제16항 내지 제20항 중 어느 한 항에 있어서,
    상기 층간 절연막은, 저유전율막인 것을 특징으로 하는 반도체 장치.
  25. 제16항 내지 제20항 중 어느 한 항에 있어서,
    상기 본딩 패드의 아래에 형성된 능동 소자를 더 포함하고 있는 것을 특징으로 하는 반도체 장치.
  26. 제16항 내지 제20항 중 어느 한 항에 있어서,
    상기 제1 금속막은, 상기 제2 금속막보다도 영률이 큰 것을 특징으로 하는 반도체 장치.
KR1020080071201A 2007-07-23 2008-07-22 반도체 장치 및 그 제조 방법 KR101541541B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00191183 2007-07-23
JP2007191183A JP5034740B2 (ja) 2007-07-23 2007-07-23 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20090010910A true KR20090010910A (ko) 2009-01-30
KR101541541B1 KR101541541B1 (ko) 2015-08-03

Family

ID=40294556

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080071201A KR101541541B1 (ko) 2007-07-23 2008-07-22 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US7956473B2 (ko)
JP (1) JP5034740B2 (ko)
KR (1) KR101541541B1 (ko)
CN (1) CN101383303B (ko)
TW (1) TWI455218B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5336102B2 (ja) * 2008-04-03 2013-11-06 三菱電機株式会社 Ｔｆｔ基板
CN102412229B (zh) * 2011-11-11 2013-12-18 上海华虹Nec电子有限公司 半导体器件中的金属塞结构
JP5995508B2 (ja) 2012-04-27 2016-09-21 キヤノン株式会社 半導体装置および半導体装置の製造方法
JP2016115698A (ja) * 2014-12-11 2016-06-23 トヨタ自動車株式会社 半導体装置とその製造方法
JP6571414B2 (ja) * 2015-06-30 2019-09-04 エイブリック株式会社 半導体装置
US9786619B2 (en) * 2015-12-31 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
JP6568994B2 (ja) * 2016-02-29 2019-08-28 パナソニック・タワージャズセミコンダクター株式会社 半導体装置及びその製造方法
JP2017224753A (ja) * 2016-06-16 2017-12-21 セイコーエプソン株式会社 半導体装置及びその製造方法
JP6690509B2 (ja) * 2016-11-22 2020-04-28 株式会社村田製作所 半導体装置
JP2018152514A (ja) * 2017-03-14 2018-09-27 富士電機株式会社 半導体装置の製造方法および半導体装置
TWI810963B (zh) * 2022-06-07 2023-08-01 華東科技股份有限公司 增進打線接合承受力之晶片封裝結構

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS604248A (ja) 1983-06-22 1985-01-10 Nec Corp 半導体装置
JPH0263127A (ja) 1988-08-29 1990-03-02 Seiko Epson Corp 半導体装置
JP2593965B2 (ja) * 1991-01-29 1997-03-26 三菱電機株式会社 半導体装置
JPH0529375A (ja) 1991-07-23 1993-02-05 Murata Mfg Co Ltd 半導体装置
JPH113984A (ja) * 1997-06-13 1999-01-06 Hitachi Ltd 半導体集積回路装置
US6143644A (en) * 1998-09-17 2000-11-07 Taiwan Semiconductor Manufacturing Company Method to prevent passivation from keyhole damage and resist extrusion
JP2000183104A (ja) 1998-12-15 2000-06-30 Texas Instr Inc <Ti> 集積回路上でボンディングするためのシステム及び方法
TW444252B (en) * 1999-03-19 2001-07-01 Toshiba Corp Semiconductor apparatus and its fabricating method
JP2001326242A (ja) * 2000-05-16 2001-11-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100421043B1 (ko) 2000-12-21 2004-03-04 삼성전자주식회사 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 갖는 도전막을 포함하는 집적 회로 본딩 패드
JP2002217258A (ja) * 2001-01-22 2002-08-02 Hitachi Ltd 半導体装置およびその測定方法、ならびに半導体装置の製造方法
JP2002324797A (ja) * 2001-04-24 2002-11-08 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003031575A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体装置及びその製造方法
JP2003045876A (ja) * 2001-08-01 2003-02-14 Seiko Epson Corp 半導体装置
JP2003068740A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4801296B2 (ja) * 2001-09-07 2011-10-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100416614B1 (ko) 2002-03-20 2004-02-05 삼성전자주식회사 본딩패드 하부구조를 보강하기 위한 반도체 소자 및 그제조방법
JP2003324122A (ja) 2002-04-26 2003-11-14 Nec Electronics Corp 半導体装置及びその製造方法
JP2004311638A (ja) * 2003-04-04 2004-11-04 Renesas Technology Corp 半導体装置
TWI229930B (en) * 2003-06-09 2005-03-21 Advanced Semiconductor Eng Chip structure
JP2005019493A (ja) 2003-06-24 2005-01-20 Renesas Technology Corp 半導体装置
US6960836B2 (en) 2003-09-30 2005-11-01 Agere Systems, Inc. Reinforced bond pad
US7056820B2 (en) * 2003-11-20 2006-06-06 International Business Machines Corporation Bond pad
JP2005167122A (ja) * 2003-12-05 2005-06-23 Kawasaki Microelectronics Kk 半導体装置の製造方法
JP2005223123A (ja) * 2004-02-05 2005-08-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7208837B2 (en) * 2004-02-10 2007-04-24 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
JP2005243907A (ja) * 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
US8552484B2 (en) * 2004-07-02 2013-10-08 Fujitsu Semiconductor Limited Semiconductor device and method for fabricating the same
JP2006049401A (ja) * 2004-08-02 2006-02-16 Toyota Industries Corp 半導体装置およびその製造方法
US7741714B2 (en) * 2004-11-02 2010-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure with stress-buffering layer capping interconnection metal layer
JP2006294159A (ja) * 2005-04-13 2006-10-26 Matsushita Electric Ind Co Ltd ハードディスクドライブの結露防止装置
JP2006332533A (ja) * 2005-05-30 2006-12-07 Fujitsu Ltd 半導体素子及びその製造方法
JP2007049097A (ja) * 2005-08-12 2007-02-22 Mitsumi Electric Co Ltd 半導体装置
US7592710B2 (en) * 2006-03-03 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for wire bonding
US7622364B2 (en) * 2006-08-18 2009-11-24 International Business Machines Corporation Bond pad for wafer and package for CMOS imager
JP4682964B2 (ja) * 2006-10-30 2011-05-11 株式会社デンソー 半導体装置およびその製造方法
US7679187B2 (en) * 2007-01-11 2010-03-16 Visera Technologies Company Limited Bonding pad structure for back illuminated optoelectronic device and fabricating method thereof

Also Published As

Publication number Publication date
CN101383303B (zh) 2012-02-29
TW200913097A (en) 2009-03-16
US20090026635A1 (en) 2009-01-29
TWI455218B (zh) 2014-10-01
JP2009027098A (ja) 2009-02-05
CN101383303A (zh) 2009-03-11
JP5034740B2 (ja) 2012-09-26
KR101541541B1 (ko) 2015-08-03
US7956473B2 (en) 2011-06-07

Similar Documents

Publication Publication Date Title
KR20090010910A (ko) 반도체 장치 및 그 제조 방법
JP4619705B2 (ja) 半導体装置
KR101127893B1 (ko) 반도체장치
JP4170103B2 (ja) 半導体装置、および半導体装置の製造方法
JP5205066B2 (ja) 半導体装置およびその製造方法
US7459792B2 (en) Via layout with via groups placed in interlocked arrangement
US7696081B2 (en) Method of manufacturing semiconductor device that uses both a normal photomask and a phase shift mask for defining interconnect patterns
US7977232B2 (en) Semiconductor wafer including cracking stopper structure and method of forming the same
KR20070000424A (ko) 낮은-ｋ 상호접속 구조물을 위한 컴플라이언트패시베이트된 엣지 씰
JP2008258258A (ja) 半導体装置
KR20040010267A (ko) 다층 배선을 갖는 반도체 집적 회로 장치
JP2008135496A (ja) 半導体装置
US7294923B2 (en) Metallization scheme including a low modulus structure
JP4663510B2 (ja) 半導体装置
CN110008490B (zh) 用于双重区域分割的系统和方法
JP2006318989A (ja) 半導体装置
US20090014717A1 (en) Test ic structure
JP4701264B2 (ja) 半導体装置、および半導体装置の製造方法
JP2013065890A (ja) 半導体装置およびその製造方法
JP2006108571A (ja) 半導体装置
JP2007242644A (ja) 半導体装置及びその製造方法
CN113644071B (zh) 半导体装置及其形成方法
US8330190B2 (en) Semiconductor device
JP2006120896A (ja) 半導体ウエハ、半導体装置および半導体装置の製造方法
US20230096573A1 (en) Thin Film Anisotropic Magnetoresistor Device and Formation

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180719

Year of fee payment: 4