JPH02111064A - モノリシックｉｃの静電破壊保護回路 - Google Patents
モノリシックｉｃの静電破壊保護回路Info
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- JPH02111064A JPH02111064A JP26538288A JP26538288A JPH02111064A JP H02111064 A JPH02111064 A JP H02111064A JP 26538288 A JP26538288 A JP 26538288A JP 26538288 A JP26538288 A JP 26538288A JP H02111064 A JPH02111064 A JP H02111064A
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- 230000001681 protective effect Effects 0.000 title abstract 4
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- 238000010586 diagram Methods 0.000 description 7
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、これら内部回路へ供給する電源系統を複数に
分割した複数電源端子をもつモノリシックＩＣの静電破
壊保護回路に関する。
分割した複数電源端子をもつモノリシックＩＣの静電破
壊保護回路に関する。
従来、アナログ・デジタル等信号の性質が異なる回路ブ
ロックを混載するＩＣでは、回り込み等による信号間の
干渉を防ぐために電源を分割することが行なわれている
。そのような電源分割型モノリシックＩＣは、例えば第
２図に示す内部ブロック図の様に、第１信号端子１０４
から第ｍ信号端子１０５を有し、第１高位電源端子１０
２と第一低位電源端子１０３とから電力供給される第１
内部回路１０７と、第ｎ信号端子１１１から第（ｎ−ｒ
）信号端子１１３を有し、第２高位電源端子１０９と第
２定位電源端子１１０により電力供給される第２内部回
路１１４とを有し、ＩＣ内部にて、第１内部回路１０７
と第２内部回路１１４との信号の受渡しを行なう内部信
号バス１１６を有している。また、静電破壊保護回路と
して信号端子の各々にＥＳＤ （静電破壊）保護素子が
付加されている。これにより同一電源を使用するブロッ
ク内で電源端子と信号端子との間に静電気などの異常電
圧が印加された場合には、信号端子からＥＳＤ保護素子
を通り電源に抜ける電流経路を構成して、内部回路が損
傷を受は無い様になっている。
ロックを混載するＩＣでは、回り込み等による信号間の
干渉を防ぐために電源を分割することが行なわれている
。そのような電源分割型モノリシックＩＣは、例えば第
２図に示す内部ブロック図の様に、第１信号端子１０４
から第ｍ信号端子１０５を有し、第１高位電源端子１０
２と第一低位電源端子１０３とから電力供給される第１
内部回路１０７と、第ｎ信号端子１１１から第（ｎ−ｒ
）信号端子１１３を有し、第２高位電源端子１０９と第
２定位電源端子１１０により電力供給される第２内部回
路１１４とを有し、ＩＣ内部にて、第１内部回路１０７
と第２内部回路１１４との信号の受渡しを行なう内部信
号バス１１６を有している。また、静電破壊保護回路と
して信号端子の各々にＥＳＤ （静電破壊）保護素子が
付加されている。これにより同一電源を使用するブロッ
ク内で電源端子と信号端子との間に静電気などの異常電
圧が印加された場合には、信号端子からＥＳＤ保護素子
を通り電源に抜ける電流経路を構成して、内部回路が損
傷を受は無い様になっている。
しかしながら、異なる電源を使用するブロック間では、
例えば第２図に示す従来例の内部ブロック図にて第１高
位電源端子１０２が開放端となった状態で、第１内部回
路１０７につながっている第１信号端子１０４から第ｍ
信号端子１０６のうちの任意の端子と、第２高位電源端
子１０９との間に静電気の様な異常電圧が印加された場
合においては、ＥＳＤ保護素子による回路型流降路は構
成されず、第２高位電源１０９→第２内部回路１１４→
内部信号バス１１６→第１内部回路１０７→第１信号端
子１０４から第ｍ信号端子の任意の端子の順に電流が流
れ、内部回路を構成する素子を損傷してしまう。あるい
は第１高位電源端子１０２と第２高位電源端子１０９と
の間においても、異常電圧が印加された場合には同様に
内部回路内に電流が流れ、内部回路の構成素子を損傷し
てしまう。
例えば第２図に示す従来例の内部ブロック図にて第１高
位電源端子１０２が開放端となった状態で、第１内部回
路１０７につながっている第１信号端子１０４から第ｍ
信号端子１０６のうちの任意の端子と、第２高位電源端
子１０９との間に静電気の様な異常電圧が印加された場
合においては、ＥＳＤ保護素子による回路型流降路は構
成されず、第２高位電源１０９→第２内部回路１１４→
内部信号バス１１６→第１内部回路１０７→第１信号端
子１０４から第ｍ信号端子の任意の端子の順に電流が流
れ、内部回路を構成する素子を損傷してしまう。あるい
は第１高位電源端子１０２と第２高位電源端子１０９と
の間においても、異常電圧が印加された場合には同様に
内部回路内に電流が流れ、内部回路の構成素子を損傷し
てしまう。
本発明のモノリシックＩＣの静電破壊保護回路は、各信
号端子に接続されるＥＳＤ保護素子に加え、ＩＣ内部に
て、ＰＮ接合を互いに逆向きに並列接続した保護ダイオ
ード対を戸数の電源端子の中で同電位の組合せとなる電
源端子間にそう人してモノリシックＩＣの静電破壊保護
回路を構成している。
号端子に接続されるＥＳＤ保護素子に加え、ＩＣ内部に
て、ＰＮ接合を互いに逆向きに並列接続した保護ダイオ
ード対を戸数の電源端子の中で同電位の組合せとなる電
源端子間にそう人してモノリシックＩＣの静電破壊保護
回路を構成している。
このように、ＩＣチップ内で、同電位の異電源間に双方
向にダイオードを接続しているので、通常時はダイオー
ドが非導通であり電源間のアイソーレーションがとれ、
静電気などの異常電圧が印加された場合にはダイオード
が導通して異電源間に電流経路が作られ静電放電保護回
路を構成し、これにより内部回路の損傷を回避させるこ
とができる。
向にダイオードを接続しているので、通常時はダイオー
ドが非導通であり電源間のアイソーレーションがとれ、
静電気などの異常電圧が印加された場合にはダイオード
が導通して異電源間に電流経路が作られ静電放電保護回
路を構成し、これにより内部回路の損傷を回避させるこ
とができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のモノリシックＩＣ１の回路
接続を示すブロック図である。第１信号端子４から第ｍ
信号端子６は、第１高位電源端子２と第１低位電源端子
３より電力供給を受ける第１内部回路７にそれぞれＥＳ
Ｄ保護素子８を介して接続し、第ｎ信号端子１１から第
（ｎ十ｒ）信号端子１３は、第２高位電源端子９と第２
低位電源端子１０より電力供給を受ける第２内部回路１
４にそれぞれＥＳＤ素子１５を介して接続される。この
時第１内部回路７につながるＥＳＤ保護素子８は、第１
高位電源端子２と第１低位電源端子３とに接続し、異常
電圧印加時の異常電流に対する放電路を形成し、第２内
部回路１４につながるＥＳＤ保護素子は、第２高位電源
端子９と第２低位電源端子１０とに接続し異常電流の放
電路を形成している。また、第１内部回路７と第２内部
回路１４との間に信号の受は渡しを行なう内部信号バス
１６が接続されている。
接続を示すブロック図である。第１信号端子４から第ｍ
信号端子６は、第１高位電源端子２と第１低位電源端子
３より電力供給を受ける第１内部回路７にそれぞれＥＳ
Ｄ保護素子８を介して接続し、第ｎ信号端子１１から第
（ｎ十ｒ）信号端子１３は、第２高位電源端子９と第２
低位電源端子１０より電力供給を受ける第２内部回路１
４にそれぞれＥＳＤ素子１５を介して接続される。この
時第１内部回路７につながるＥＳＤ保護素子８は、第１
高位電源端子２と第１低位電源端子３とに接続し、異常
電圧印加時の異常電流に対する放電路を形成し、第２内
部回路１４につながるＥＳＤ保護素子は、第２高位電源
端子９と第２低位電源端子１０とに接続し異常電流の放
電路を形成している。また、第１内部回路７と第２内部
回路１４との間に信号の受は渡しを行なう内部信号バス
１６が接続されている。
本発明はさらに、モノリシックＩＣＩの内部にて同電位
の電源である第１高位電源端子２と第２高位電源端子９
との間に、ＰＮ接合方向を互いに逆向きとした第１保護
ダイオード１７と第２保護ダイオード１８とを接続して
、静電破壊保護回路を構成している。
の電源である第１高位電源端子２と第２高位電源端子９
との間に、ＰＮ接合方向を互いに逆向きとした第１保護
ダイオード１７と第２保護ダイオード１８とを接続して
、静電破壊保護回路を構成している。
ＩＣの検査工程、あるいは製品実装工程などにおいては
、静電気などの異常電圧がＩＣの任意の端子間に印加さ
れる場合がある。今、第１信号端子４と第２高位電源端
子９との間に静電気の様な異常電圧がＶ（第１信号端子
４） ＜Ｖ （第２高位電源端子９）の関係で印加され
たとなると、両端子間に異常電流が、第２高位電源端子
９→第２保護タイオード１８→第１高位電源端子２→Ｅ
ＳＤ素子８→第１信号端子４の経路で流れて行き、第１
内部回路７も第２内部回路１４も異常電流の流入が回避
される。同様に第ｎ信号端子１１と第１高位電源端子２
との間に異常電圧が印加された場合でも第１保護ダイオ
ード１７を介して異常電流を回避出来るので、第１内部
回路７．第２内部回路１４共に何ら損傷を受けない。
、静電気などの異常電圧がＩＣの任意の端子間に印加さ
れる場合がある。今、第１信号端子４と第２高位電源端
子９との間に静電気の様な異常電圧がＶ（第１信号端子
４） ＜Ｖ （第２高位電源端子９）の関係で印加され
たとなると、両端子間に異常電流が、第２高位電源端子
９→第２保護タイオード１８→第１高位電源端子２→Ｅ
ＳＤ素子８→第１信号端子４の経路で流れて行き、第１
内部回路７も第２内部回路１４も異常電流の流入が回避
される。同様に第ｎ信号端子１１と第１高位電源端子２
との間に異常電圧が印加された場合でも第１保護ダイオ
ード１７を介して異常電流を回避出来るので、第１内部
回路７．第２内部回路１４共に何ら損傷を受けない。
本例では電源系統が２系統の場合について述べたが、３
系統以上に電源が分割されている場合でも、各同電位電
源間に対の保護ダイオードをそう人することで、同様の
モノリシックＩＣの静電破壊保護回路を構成出来る。
系統以上に電源が分割されている場合でも、各同電位電
源間に対の保護ダイオードをそう人することで、同様の
モノリシックＩＣの静電破壊保護回路を構成出来る。
第３図は本発明の第２の実施例である。構成は第１図と
同じであるが、１７．１８の保護ダイオードとして１個
（１≧２）の直列に接続したダイオードを使用したもの
である。この実施例では、ダイオードが直列に接続され
るため、ダイオードの接合容量による電源間に発生する
寄生容量値が小さくなり電源間のアイソレーションが良
くなるという利点がある。
同じであるが、１７．１８の保護ダイオードとして１個
（１≧２）の直列に接続したダイオードを使用したもの
である。この実施例では、ダイオードが直列に接続され
るため、ダイオードの接合容量による電源間に発生する
寄生容量値が小さくなり電源間のアイソレーションが良
くなるという利点がある。
第４図は本発明の第３の実施例である。構成は、第１図
の回路にさらに電源端子とサブ電位間にダイオードを逆
方向に接続したものである（１９゜２０ダイオード）。
の回路にさらに電源端子とサブ電位間にダイオードを逆
方向に接続したものである（１９゜２０ダイオード）。
ここで１９．２０のダイオードは、１７．１８のダイオ
ードをＩＣ基板上に形成するときに、サブとの間に発生
する寄生ダイオードを代用する事もできる。このダイオ
ードの降伏特性、あるいは順方向特性により静電放電電
流の電源端子よりサブへのバイパス路が形成され、これ
により内部素子保護の効果が増大できる利点がある。
ードをＩＣ基板上に形成するときに、サブとの間に発生
する寄生ダイオードを代用する事もできる。このダイオ
ードの降伏特性、あるいは順方向特性により静電放電電
流の電源端子よりサブへのバイパス路が形成され、これ
により内部素子保護の効果が増大できる利点がある。
以上説明した様に本発明による電源分割型モノリシック
ＩＣの静電保護回路は、ＩＣ内部にて、ＰＮ接合が互い
に逆向きに並列接続された対の保護ダイオードを分割し
ている電源端子の中で同電位となる組合せの電源端子間
に接続した事で、静電気等異常電圧が任意の端子間、特
に電源系統の異なる信号端子との間に印加された場合で
も、保護ダイオードを通して異常電流の内部回路への流
入を回避させることが出来るので、内部回路の損傷を防
ぐ事が出来る。
ＩＣの静電保護回路は、ＩＣ内部にて、ＰＮ接合が互い
に逆向きに並列接続された対の保護ダイオードを分割し
ている電源端子の中で同電位となる組合せの電源端子間
に接続した事で、静電気等異常電圧が任意の端子間、特
に電源系統の異なる信号端子との間に印加された場合で
も、保護ダイオードを通して異常電流の内部回路への流
入を回避させることが出来るので、内部回路の損傷を防
ぐ事が出来る。
これにより静電破壊などのＩＣ不良発生の低減が見込ま
れる。また、本静電破壊保護回路により、装置実装後の
電源投入の際におこる各分割電源間の立上り時間差によ
り、静電気印加と同様に内部素子に異常電流が流れて損
傷が起こるのを防ぐという、第２の効果もある。
れる。また、本静電破壊保護回路により、装置実装後の
電源投入の際におこる各分割電源間の立上り時間差によ
り、静電気印加と同様に内部素子に異常電流が流れて損
傷が起こるのを防ぐという、第２の効果もある。
第１図は本発明の第１の実施例の内部構成を示スフロッ
ク図、第２図は従来のモノリシックＩＣの静電破壊保護
回路の内部構成を示すブロック図、第３図は本発明の第
２の実施例、第４図は本発明の第３の実施例を示すブロ
ック図である。 １・・・・・・モノリシックＩＣ１２・・・・・・第１
高位電源端子、３・・・・・・第１低位電源端子、４・
・・・・・第１信号端子、５・・・・・・第２信号端子
、６・・・・・・第ｍ信号端子、７・・・・・・第１内
部回路、８，１５・・・・・・ＥＳＤ素子、９・・・・
・・第２高位電源端子、１０・・・・・・第２低位電源
端子、１１・・・・・・第ｎ信号端子、１２・・・・・
・第（ｎ＋１）信号端子、１３・・・・・・第（ｎ十ｒ
）信号端子、１４・・・・・・第２内部回路、１６・・
・・・・内部信号バス、１７・・・・・・第１保護ダイ
オード、１８・・・・・・第２保護ダイオード、１０１
・・・・・・モノリシックＩＣ，１０２・・・・・・第
１高位電源端子、１０３・・・・・・第１低位電源端子
、１０４・・・・・・第１信号端子、１０５・・・・・
・第２信号端子、１０６・・・・・・第ｍ信号端子、１
０７・・・・・・第１内部回路、１０８，１１５・・・
・・・ＥＳＤ素子、１０９・・・・・・第２高位電源端
子、１１０・・・・・・第２低位電源端子、１１１・・
・・・・第ｎ信号端子、１１２・・・・・・第（ｎ＋１
）信号端子、１１３・・・・・・第（ｎ ＋ ｒ）信号
端子、１１４・・・・・・第２内部回路、１１６・・・
・・・内部信号バス。 代理人 弁理士 内 原 晋
ク図、第２図は従来のモノリシックＩＣの静電破壊保護
回路の内部構成を示すブロック図、第３図は本発明の第
２の実施例、第４図は本発明の第３の実施例を示すブロ
ック図である。 １・・・・・・モノリシックＩＣ１２・・・・・・第１
高位電源端子、３・・・・・・第１低位電源端子、４・
・・・・・第１信号端子、５・・・・・・第２信号端子
、６・・・・・・第ｍ信号端子、７・・・・・・第１内
部回路、８，１５・・・・・・ＥＳＤ素子、９・・・・
・・第２高位電源端子、１０・・・・・・第２低位電源
端子、１１・・・・・・第ｎ信号端子、１２・・・・・
・第（ｎ＋１）信号端子、１３・・・・・・第（ｎ十ｒ
）信号端子、１４・・・・・・第２内部回路、１６・・
・・・・内部信号バス、１７・・・・・・第１保護ダイ
オード、１８・・・・・・第２保護ダイオード、１０１
・・・・・・モノリシックＩＣ，１０２・・・・・・第
１高位電源端子、１０３・・・・・・第１低位電源端子
、１０４・・・・・・第１信号端子、１０５・・・・・
・第２信号端子、１０６・・・・・・第ｍ信号端子、１
０７・・・・・・第１内部回路、１０８，１１５・・・
・・・ＥＳＤ素子、１０９・・・・・・第２高位電源端
子、１１０・・・・・・第２低位電源端子、１１１・・
・・・・第ｎ信号端子、１１２・・・・・・第（ｎ＋１
）信号端子、１１３・・・・・・第（ｎ ＋ ｒ）信号
端子、１１４・・・・・・第２内部回路、１１６・・・
・・・内部信号バス。 代理人 弁理士 内 原 晋
Claims (1)
- 複数の電源端子を所有するモノリシックＩＣであって、
それら電源端子間にダイオードの順方向と逆方向とを並
列に組合せた回路を接続した事を特徴とするモノリシッ
クＩＣの静電破壊保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26538288A JPH02111064A (ja) | 1988-10-20 | 1988-10-20 | モノリシックｉｃの静電破壊保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26538288A JPH02111064A (ja) | 1988-10-20 | 1988-10-20 | モノリシックｉｃの静電破壊保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02111064A true JPH02111064A (ja) | 1990-04-24 |
Family
ID=17416404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26538288A Pending JPH02111064A (ja) | 1988-10-20 | 1988-10-20 | モノリシックｉｃの静電破壊保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02111064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129526A (ja) * | 1991-09-16 | 1993-05-25 | Samsung Electron Co Ltd | 半導体装置の静電気放電保護装置 |
| JP2009124672A (ja) * | 2007-11-12 | 2009-06-04 | Hynix Semiconductor Inc | 半導体集積回路 |
| JP2019195012A (ja) * | 2018-05-01 | 2019-11-07 | 日本精工株式会社 | ラッチアップ防止回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336557A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 相補型ｍｉｓ集積回路 |
-
1988
- 1988-10-20 JP JP26538288A patent/JPH02111064A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336557A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 相補型ｍｉｓ集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129526A (ja) * | 1991-09-16 | 1993-05-25 | Samsung Electron Co Ltd | 半導体装置の静電気放電保護装置 |
| JPH077820B2 (ja) * | 1991-09-16 | 1995-01-30 | サムサン エレクトロニクス シーオー．， エルティーディー | 半導体装置の静電気放電保護装置 |
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