JPH02219421A - 半導体装置の保護装置、過電流検出回路、ラッチアップ検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の保護回路に係り、特に半導体素
子のラッチアップ時等の過電流から半導体装置を保護す
ること、およびラッチアップから回復させる保護装置に
関する。また、その保護回路に係るラッチアップ検出装
置、過電流検出回路等に関する。

〔従来の技術〕

近年電子機器の消費電力を低減するために、電子回路に
ＣＭＯＳ（相補型ＭＯ３）−ＩＣを用いることが増えて
いる。０ＭＯ８−ＩＣは、時として電気雑音や放射線等
により、寄生トランジスタが作るサイリスタに等価な回
路に相当する電流経路がターン・オンされ、これにより
素子に大電流が流れるラッチ・アップ（Ｌａ　ｔ　ｃ　
ｈ−ｕ　ｐ）と呼ばれる現象を起こすことがある。素子
に大電流が流れた状態で放置すれば、最後には素子の熱
破壊を引き起こしてしまうことになる。

特にこの現象は宇宙線に曝されることの多い宇宙用電子
機器では顕著である。

ラッチ・アップによる素子の破壊を防ぐ技術的手段とし
ては、特開昭５８−９５９２８号公報。

特開昭６１−３５５４９号公報、特開昭６２−２７００
９５号公報に記載されているカレント・リミッタがある
。

これら従来技術は原理的には、第１６図に示すように電
流検出回路３０、保持回路６０．スイッチ回路２ｏから
なり、負荷４−１〜４−Ｎのラッチアップを電流の増加
により検出して、スイッチ回路２０をオフするようにし
ている。ラッチアップは原理的に寄生サイリスタがター
ンオンすることにより起こるので負荷４−１〜４−Ｈに
ラッチアップが生じた場合には、電、流を一旦遮断すれ
ばラッチアップから回復する。保持回路６０は寄生サイ
リスタがターンオフするまでの間、電流遮断状態を保持
する。

また、従来の過電流検出は第１７図のような回路３０に
よっていた１図示のように、インピーダンス素子２２の
両端にトランジスタ２３のベース。

エミッタをそれぞれｊ唄方向に接続する。インピーダン
ス素子２２の両端には電流に比例した電圧が生じ、この
電圧がトランジスタ２３のベース−エミッタ間順方向電
圧降下（ベース飽和電圧）ｖｂｅよりも大きくなった場
合にはコレクタに電流が流れる。つまりインピーダンス
素子２２の両端にＶ　ｂ　ｅに相当する電圧が生じる電
流よりも大きな電流が流れた場合にトランジスタ２３の
コレクタ端子に検出出力を発生するようになっている。

〔発明が解決しようとする課題〕

上記従来技術は、ラッチアップから素子を保護。

回復するためには有用である。しかし、ラッチアップ検
出感度の点において問題がある。

すなわち、デジタル回路の電源電流は、論理ゲートの動
作に伴いパルス的に変動する。したがって、電源電流の
増加によりラッチアップを検出する従来方法では、通常
動作時の電流（以下通常電流という）とラッチアップ発
生時の電流（以下。

ラッチアップ電流という）との区別が難しい。そこで誤
動作を防止するために、一般にラッチアップ検出のため
の電流値のしきい値を高く設定することが行われる。し
かし、しきい値を高くするとラッチアップ検出感度が低
下してしまうという問題がおこる。特にＣＭＯＳ−ＩＣ
を含む多くの電子部品からなる電子回路全体の電源電流
を、１っの電流検出回路で検出する場合、ラッチアップ
を起こすのは回路のごく一部のＣＭＯ５−ＩＣに限られ
るため、通常電流に比較してラッチアップ電流の割合が
小さくなり、ラッチアップの検出が困難となる。

本発明の第１の目的は、通常電流と過電流との区別を容
易にし、過電流検出感度を向上させることができる保護
回路を提供することにある。

また、第１７図に示す方法によると過電流検出にかかる
インピーダンス素子２２の両端の電圧降下は、トランジ
スタ２３のベース・エミッタ間順方向電圧降下Ｖｂｅに
等しくなる。ここで、過電流検出のためのしきい値を仮
に通常電流の１．５倍とすると、通常時の電圧降下は２
／３・Ｖｂｅとなる。いま、Ｖｂ　ｅ＝０．６　［Ｖ］
とすると通常時の電圧降下は０．４　［Ｖ］となる。こ
の電圧降下の値は一見するとわずかな値のように見える
が、デジタル回路に多用されている電源電圧５［Ｖ］と
比較すると無視できない値である。つまり、電源電圧を
５［ｖ］とするとＩＣに供給される電源電圧は４．６　
［Ｖ］となる。一方、マクロプロセッサの電源電圧は通
常４．７５〜５．２５［Ｖ］の間であることが多く、こ
の場合にはマクロプロセッサの作動規格から外れてしま
うことになる。これに対し、電源電圧を高めに、例えば
５゜４［ｖ］に設定すると、電流検出回路３０の電圧降
下によりＩＣに供給される電源電圧を５　［Ｖ］にする
ことができるが、ラッチアップ対策が必要でないＩＣに
は、電流検出回路３０が挿入されていないので、動作規
格外の５．４　［Ｖ］の電源電圧が加わることになり不
都合が生ずる。また電流の電源電圧を任意に設定できる
ことは希であり多くの場合には５　［Ｖ］に固定されて
いる。

本発明の第２の目的は、ラッチアップ検出手段に適用す
る電圧降下の小さな過電流検出回路を提供することにあ
る。

本発明の第３の目的は、過電流検出によらないラッチア
ップ検出装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明は次の構成を有するも
のとしたことにある。

第１の目的を達成するため、本発明の半導体装置の保護
装置は、負荷である複数のＩＣを複数の負荷グループに
分割し、該負荷グループ単位で所定の負荷グループに過
電流検出手段を設けたことにある。

また、第２の目的を達成するため、本発明の過電流検出
回路は、検出対象の電流が通流されるインピーダンス素
子と、該インピーダンス素子の両端にベース端子とエミ
ッタ端子とが順方向に接続されたトランジスタとを有し
、該トランジスタのコレクタ端子から過電流検出信号を
検出する構成の過電流検出回路において、前記トランジ
スタのベース・エミッタ間に順方向バイアス電圧を印加
したことを特徴とする。

また、第３の目的を達成するため、本発明に係るラッチ
アップ検出装置は、ＣＭＯ８−ＩＣのウェルに配設され
たラッチアップ検出用の論理素子と、該論理素子に流れ
る過電流を検出して当該ウェルに係るラッチアップを検
出する過電流検出手段とを有してなるものとしたことに
ある。

なお、０ＭＯ８−ＩＣのウェルに配設されたラッチアッ
プ検出用の論理素子と、該論理素子の異常動作を検出し
て当該ウェルに係るラッチアップを検出する異常検出手
段とを有してなるものとすることもでき、この場合、上
記の異常検出手段はラッチアップを起こしえない論理素
子の動作と対比することによりラッチアップ検出用論理
素子の異常を検出するものとすることができる。

〔作用〕

本発明の保護装置によれば、次の作用により、第１の目
的が達成される。

通常、複数の負荷グループに同時にラッチアップ等の異
常が発生することは極めて希である。したがって、過電
流検出対象の負荷であるＩＣの数が多いと、すなわち、
回路規模が大きいと、ラッチアップ等の発生に伴う消費
電流の増加分は全体からみてわずかなものとなる。一方
、回路規模が小さい場合には、ラッチアップ発生による
消費電流の増加は、全体の消費電流に対して大きな割合
を占めるようになる。つまり、回路規模が小さいほどラ
ッチアップ等の過電流検出の感度を向上させることがで
きることになる。

しかして、本発明の保護装置によれば、負荷ＩＣを複数
の負荷グループに分割し、負荷グループ単位で所望とす
る負荷グループの過電流を検出するようにしていること
から、１つのＩＣ又は１つのウェルに発生したラッチア
ップ等の異常に起因する電流の増加割合が大きくなるの
で、過電流検出感度又はラッチアップ検出を高感度で行
なうことが可能になる。

なお、上記過電流検出信号により、当該負荷グループの
電源を遮断する構成とすることにより、電源から異常な
負荷グループが切離される。また。

一定時間遮断した後、再投入すると、異常がラッチアッ
プに起因するものであれば、上記の電源遮断によりラッ
チアップが解消されているから、当該負荷グループに係
るＩＣを再び機能させることができる。

しかし、負荷グループ間に信号の送受回路が形成されて
いる場合には、上記再投入に伴う電気雑音などにより、
負荷グループの信号入力端子の電位が電源電圧以上に上
昇することがあり、これによってラッチアップが再発生
することがある。すなわち、負荷グループごとに電源を
遮断し一定時間の後に再投入する操作をすると、電源を
遮断されたグループでは、電源電圧は０となるから電源
を遮断されていないグループからのＨレベルの入力信号
は電源電圧より高い電位となり、電源の再投入時に再び
ラッチアップを発生してしまう。このようなラッチアッ
プを防ぐには、グループ間を結ぶ信号線に、半導体素子
（論理ゲート等）の入力端子の電位が電源電圧よりも高
くならないように必要な措置を講じなければならないが
、回路全体が複雑なものになってしまう。

そこで、本発明では、少なくとも１つ以上の負荷グルー
プでラッチアップ等の過電流が発生した場合に、複数の
所定の負荷グループ又は全負荷グループ全体への電源供
給を遮断してから、再投入を行うことで解決する手段を
提供している。

一方、本発明の過電流検出回路によれば１次の作用によ
り第２の目的が達成される。

すなわち、トランジスタのベース・エミッタ間に順方向
バイアスを印加することにより、それに応じてインピー
ダンス素子の両端電圧が小さくてもトランジスタを動作
させることが可能となる。

したがって、インピーダンス素子のインピーダンスを低
減してその電圧降下を小さくできることになる。

また、本発明のラッチアップ検出装置によれば、次の作
用により第３の目的が達成される。

通常、０ＭＯ８−ＩＣを構成する論理素子（ゲート）の
１つにラッチアップが発生すると、同一ウェル内の他の
全ての論理素子にラッチアップが波及するという特徴が
ある。つまり、ＣＭＯＳ　−ＩＣのウェル単位でラッチ
アップが発生するのである。その理由は、同一のウェル
内に形成された各論理素子は、ウェルとサブストレート
のＰＮ接合部が共有されているから、１つのウェルにか
かる論理素子にラッチアップが発生すると、残りの論理
素子にもラッチアップが波及する現象となるのである。

しかして、本発明のラッチアップ検出装置は。

上記の現象に鑑みなされたものであり、同一ウェル内に
配設されたラッチアップ検出用の論理素子に流れる過電
流又は異常動作を検出することにより、当該ウェルに係
る論理素子のラッチアップを検出できる。この結果、Ｃ
ＭＯ８−ＩＣ単位又は負荷グループ単位で過電流を検出
する場合に比し、過電流検出素子の電圧降下が回路全体
に悪影響を及ぼすことがない。

〔実施例〕

以下１本発明を実施例に基づいて説明する。

第１図に本発明の保護装置の一実施例の全体ブロック構
成図を示す。図示のように、負荷は複数（Ｎ個）の負荷
グループ４−１〜４−Ｎに分割されている。負荷グルー
プには、ラッチアップを生ずるおそれがあるＣＭＯＳ−
ＩＣが含まれている。

負荷グループの分割はできるだけ小さい規模にすること
が検出感度向上の点で望ましい。例えば。

論理ゲートを敵方個有するＬＳ１１個単位に分割する。

各負荷グループ４−１〜４−Ｎには電源ライン１から電
流検出回路３０−１〜３０−Ｎ、スイッチ回路２０−１
〜２０−Ｎを経て、それぞれに電流を供給するようにな
っている。電流検出回路３０−１〜３０−Ｎにより検出
された過電流検出信号（ラッチアップ検出信号）はＯＲ
ゲート５０を経て保持回路６０に入力される。保持回路
６゜の保持出力によってスイッチ回路２０−１〜２０−
Ｎをオフ、オンすることによって負荷グループ４−１〜
４−Ｎ内の負荷をラッチアップから保護し、回復させる
。

すなわち、保持回路６０はいずれかの過電流検出信号が
入力されたときに、予め設定されている保持時間（例え
ば、０　、５５ｅｃ）だけ全てのスイッチ回路２０−１
〜２０−Ｎをオフして負荷グループ４−１〜４−Ｎへの
電流供給を停止する。これによってラッチアップが生じ
ていた負荷グループのラッチアップが消滅される。そし
て、保持時間経過後に電源が再投入され、各負荷の機能
が回復される。保持時間はラッチアップが完全に消滅す
る時間に対応させて定める。

なお、スイッチ回路２０−１〜２０−Ｎは各負荷グルー
プごとに設けたが、第２図に示すように。

負荷グループ全体又は適宜まとめて１つ設けるようにし
てもよい。

また、上記各実施例では、いずれかの負荷グループにラ
ッチアップが発生したと肴、全て又は所定の複数の負荷
グループ全体の電源を一旦オフした後再投入するように
している。これは前述したように負荷グループ間に設け
られた信号線を介して電源電圧が回り込み、個別的にオ
ン・オフするとその電源雑音でラッチアップが再度発生
するからであり、上記実施例によればこのようなラッチ
アップの発生を簡単に防止できる。

なお、上記の場合において、ラッチアップが生じた負荷
グループのみを単独で遮断した後再投入したとき、ラッ
チアップの再発生を防ぐ公知の手段について、第３図を
用いて説明する。同図は負荷グループ４−ｊにおいてラ
ッチアップが発生し。

負荷グループ４−ｊの電源ラインｔ−ｊを遮断したのち
に再投入を行う際に、負荷グループ４−ｊでラッチアッ
プが再発することを防ぐ措置の例である。電源ライン１
−ｊが遮断され、電源ライン１−ｉは遮断されていない
時に、負荷グループ４−１の出力端子１０１にＨレベル
が出力されると、出力端子１０１の電位は電源ライン１
−ｊの電位（＝０）よりも高くなる。そのためにダイオ
ード１００を通じて電源ライン１−ｊに電流が流れ、直
接にこの出力が負荷グループ４−ｊの入力端子１０２に
加わるのを防いで、電源１−ｊの再投入の際に負荷グル
ープ４−ｊでランチアップが再発するのを防止する。な
お、抵抗器１０３は出力端子１０１から流れる電流を制
限し負荷グループ４−主の素子を保護するためのもので
ある。また、端子１０１と１０２間がオープンであれば
、端子１０２と電源ライン１−ｊは同電位となり、問題
は生じない、第４図に、回路全体の電流検出に依らずに
別な方法でラッチアップを検出する本発明に係るラッチ
アップ検出装置の一実施例を示す。

なお、同図は全体の概念図であり、ラッチアップ検出の
具体的実施例は後述する。図示のように。

それぞれの負荷グループ４−１〜４−Ｎにラッチアップ
検出手段７０−１〜７０−Ｎを設け、それぞれのラッチ
アップ検出信号をＯＲゲート５０を介して保持回路６０
に入力するようにしている。

ここで、具体的な２つの実施例を第５図と第６図にそれ
ぞれ示す。

第５図は、ＣＭＯＳ−ＩＣを構成している各ウェルごと
に、ＣＭＯＳトランジスタ７３−１．７３−２からなる
ラッチアップ検出用論理ゲートを組込み、それぞれの論
理ゲートの電源電流を過電流検出回路３０で検出するこ
とにより、ラッチアップの発生を検出するものである。

本実施例によれば、電流検出回路３０の電圧降下は他の
論理ゲート７４−１．７４−２等に何ら影響を及ぼすこ
となく、ラッチアップを確実に検出できる。

第６図は、ＣＭＯＳ−ＩＣを構成している各ウェルごと
に第５図と同様のラッチアップ検出用論理ゲート７２を
組込み、これと参照用論理ゲート７６を信号発生回路７
７のパルス出力により動作させ、その動作をＸＯＲゲー
ト７８で比較することにより、ラッチアップの発生を検
出するようにしたものである。論理ゲートの動作の診断
用の信号発生回路７７及び、ＸＯＲ（排他的論理和）ゲ
ート７８、参照用論理ゲート７６はラッチアップの発生
しないＴ　Ｔ　Ｌ　、Ｓ　ＯＳ　（Ｓ　１ｌｉｅｏｎ　
ｏｎＳ　ａｐｈｉｒａ）　−ＣＯＭ　Ｓなどを用いて構
成することにより、ラッチアップによる検出回路の誤動
作を防ぐことができる。これらのラッチアップの起こら
ないＴＴＬ、ＳＯ８−ＣＭＯＳなどの素子は０ＭＯ３と
較べて、集積度が低かったり、消費電力が増大したりす
る欠点があるが、信号発生回路７７及び、ＸＯＲゲート
７８、参照用検出用論理ゲート７６のみに使用すればよ
く、全体としての大きさ、消費電力の増加は無視できる
範囲である。

本実施例によれば、第５図と同様電流検出回路の電圧降
下による他の論理ゲートへの悪影響を防ぐとともに、ラ
ッチアップを確実に検出できる。

なお、いわゆるＣＡＤ’ｅ’ＣＡＭなどの設計自動化シ
ステムを用い、ゲート・アレイの各ウェルごとに前記ラ
ッチアップ検出用論理ゲートやトランジスタを自動的に
組込むようにすれば、設計の手間をふやすことなく実現
できる。

次に、第７図に示した本発明に係る過電流検出装置の実
施例について説明する。図示のように、電流検出回路３
０のトランジスタ２３のベース・エミッタ間にバイアス
電源２４０によりバイアスを印加し、電流検出に必要な
インピーダンス素子２２の両端の電圧を低減し、電流検
出回路の電圧降下を低減したものである。抵抗器２５お
よび２６の値によってバイアス値を設定することができ
る。

第７図において、抵抗器２５．２６の抵抗値をそれぞれ
Ｒ工およびＲ２、トランジスタ２３のベース・エミッタ
間の順方向電圧降下をＶｂｅ、過電流検出時のインピー
ダンス素子２２の両端の電圧のしきい値をＥｉとすると
、 Ｒ，＋Ｒ。

となり、これをＥｉについて解くと となる。ここで、Ｅ　ｂ　＞　Ｖ　ｂ　ｅであるからＥ
ｉ（Ｖｂｅとなり電圧降下をＶｂｅよりも小さくするこ
とができる。

なお、バイアス電源２４０を第８図に示すようにダイオ
ード２４２の順方向電圧降下Ｖｆを用いて作ることがで
きる。この場合には、ＶｆはほぼＶｂｅと同様な温度特
性を持つために、Ｖｆの温度特性によりＶｂｅの温度特
性を相殺することが可能となる。特に、ｖｂｅ、Ｖｆの
温度係数には第１１図に示すように、電流Ｉｃについて
依存性があることが実験の結果わかった。ただし、Ｖｆ
。

Ｖｂｅは第１０図のようにそれぞれ電流をＩｃ、、Ｉｃ
、、Ｉｃ、流したときの半導体のＰＮ接合の順方向電圧
降下である。つまり、抵抗器２４３の値を調整してダイ
オード２４２と抵抗２４３電流を調整することにより、
Ｖｆの温度係数をＶｂｅの温度特性を補正するに最適な
値にすることができる。

二こで、 Ｖｂｅ＝　Ｋｔ、　＋　Ｃｔｌ Ｅｉ　＝Ｋｔ、＋Ｃｔ。

とおくと、Ｅｉの温度係数Ｋｔは（２）式をθについて
微分すると。

ａ　θ となる。ここで、Ｋｔ＝Ｏとおくと Ｋｔ２＝（１＋Ｒ，／Ｒ工）・ｘｔ、　　　　　　　（
４）となる。従って、　Ｋｔｌ、　Ｋｔ、の関係が（４
）式を満足するようにすれば、Ｅｉの温度係数Ｋｔを０
にすることができる。

第１１図と第１２図に、前記実施例に係る保持回路６０
及びスイッチ回路２０の実施例を示す。

図示のように、ラッチアップ検出出力（２１または７１
）は入力端子６９に入力され、トランジスタ６６のベー
スに加えられる。トランジスタ６６の増幅作用によりト
ランジスタ６６のコレクタ電流が流れ、抵抗器６５によ
る電圧降下によりトランジスタ６６のコレクタの電位が
下がり、トランジスタ６６のコレクタに接続されている
トランジスタ６７のベース電流が減少するためにコレク
タ電流も減少し、抵抗器（２３または６８）の電圧降下
も減少してトランジスタ６７のコレクタの電位が上昇す
る。コンデンサ６２の両端には、６７のコレクタ及び入
力端子６９が接続されているから、ラッチアップ検出出
力（２１または７１）が無くなったとき（電位が下がっ
たとき）にはコンデンサ６２の両端の電位差により充電
電流が流れて入力端子６９の電位を引き上げて、ラッチ
アップ検出信号が加えられているのと同じ状態を保つ。

この状態はコンデンサ６２が充電されてしまうまで保持
され、保持時間はコンデンサ６２と抵抗器６４の値で定
まる時定数で決められる。

なおコンデンサ６３は電気雑音による保持回路６０の誤
動作を防止するためのものである。また、コンデンサ６
２を抵抗器に置き換えると保持時間を無限大にすること
ができる。

第１１図はスイッチ回路２０のトランジスタ２２にＰＮ
Ｐ型トランジスタを用いた場合の実施例である。先に述
べた保持回路６０の動作で、ラッチアップ検出時にトラ
ンジスタ６７のコレクタの電流が減少すると、トランジ
スタ２２の増幅作用によりコレクタ電流即ち負荷への供
給電流が制限される。

一方、第１２図はスイッチ回路２０のトランジスタ２・
２にＮＰＮ型トランジスタを用いた場合の実施例である
。先に述べた保持回路６０の動作で、ラッチアップ検出
時にトランジスタ６６のコレクタの電流が増加すると、
トランジスタ２２の増幅作用によりエミッタ電流即ち負
荷への供給電流が制限される。

本実施例の保持回路に依れば、コンデンサ６２によりい
わゆる正帰還路が形成されるので、−ユバ力信号が入力
されると安定にその状態を保持することができる。

電流検出回路３０が第７図に示すようなオープン・コレ
クタ型の検出出力２１を持つ場合には。

複数の検出出力２１を並列に接続してＯＲゲート５０を
構成することができる。しかし、多くのトランジスタの
コレクタを並列接続すると、漏れ電流Ｉ　ｃｅｏも足し
合わされるために、この漏れ電流により保持回路６０が
誤動作してしまうことがある。このような問題を解決す
るためには、第１３図に示すように抵抗器８を通じて漏
れ電流を逃せばよい。なお、ダイオード９はコンデンサ
６２の充電電流が抵抗器８に流入し見掛は上の時定数が
小さくなるのを防止するためのものである。

第１４図、第１５図は、冗長化されたサブシステム１０
−１〜１０−Ｎを持つシステムに本発明を適用した実施
例である。サブシステム１０−１〜１０−Ｎは冗長化さ
れているので、サブシステムの動作のラッチアップの発
生などに伴う一時的な停止が一部のサブシステムに限ら
れていればシステム全体に致命的な悪影響を与えること
はない。

つまり、冗長化されたサブシステム１０−１〜１０−Ｎ
それぞれについて、第１５図に示すように本発明に係る
過電流の保護装置１２−１〜１２−Ｎ又はラッチアップ
保護装置を適用すれば、冗長化されたサブシステム１０
−１〜１０−Ｎにおけるラッチアップによりシステム全
体に致命的な悪影響を与えることを防止できる。なお、
システム中で冗長化されていないサブシステム１１につ
いては、システムの動作の連続性を保つために、ＴＴＬ
、ＳＯ３−ＣＭＯＳなどのラッチアップを発生しない素
子を使用することが望ましい。

なお、サブシステム間を結ぶ信号線は、第３図に示した
ように、ラッチアップ発生による電源遮断時にＣＭＯＳ
ゲート入力に電源電圧より高い電圧が加わらないように
対策を行う必要がある。

〔発明の効果〕

以上説明したように１本発明の保護装置によれば、負荷
ＩＣを複数の負荷グループに分割し、負荷グループ単位
で所望とする負荷グループの過電流を検出するようにし
ていることから、１つのＩＣ又は１つのウェルに発生し
たラッチアップ等の異常に起因する電流の増加割合が大
きくなるので、過電流検出感度又はラッチアップ検出を
高感度で行なうことが可能になる。

また、本発明の過電流検出装置によれば、トランジスタ
のベース・エミッタ間に順方向にバイアスを印加してい
ることから、それに応じてインピーダンス素子の両端電
圧が小さくてもトランジスタを動作させることが可能と
なる。この結果、インピーダンス素子のインピーダンス
を低減してその電圧降下を小さくできることになる。

また、本発明のラッチアップ検出装置によれば、ＣＭＯ
Ｃ−ＩＣを構成する論理素子（ゲート）の１つにラッチ
アップが発生すると、同一ウェル内の他の全ての論理素
子にラッチアップが波及することに鑑み、同一ウェル内
にラッチアップ検出用の論理素子を配設し、これに流れ
る過電流又は異常動作を検出するようにしていることか
ら、当該ウェルに係る論理素子のラッチアップを検出で
き、ＣＭＯＣ−ＩＣ単位又は負荷グループ単位で過電流
を検出する場合に比し、過電流検出素子の電圧降下が回
路全体に悪影響を及ぼすことがない。

【図面の簡単な説明】

第１図は本発明の保護装置の一実施例の構成図、第２図
は第１図実施例の変形例の構成図、第３図はラッチアッ
プ再発防止手段を説明するためのブロック図、第４図は
本発明のラッチアップ検出装置の一実施例の概念構成図
、第５図は第４図実施例の具体的実施例の構成図、第６
図は第４実施例の他の具体的実施例の構成図、第７図は
本発明の過電流検出装置の一実施例の構成図、第８図は
第７図実施例のバイアス電源の一実施例構成図、第９図
は半導体素子の電圧降下−温度特性を示す線図、第１０
図は半導体素子の電圧降下と電流の関係を示す線図、第
１１図と第１２図はそれぞれ第１図実施例等に係る保持
回路及びスイッチ回路の具体的な実施例の回路図、第１
３図はＯＲゲートの一実施例の回路図、第１４図と第１
５図は冗長化されたサブシステムを有する演算処理シス
テムに本発明を適用した実施例の構成図、第１６図は従
来のラッチアップ保護装置の一例を示す図、第１７図は
第１６図従来例の過電流検出回路の構成図である。 ４−１〜４−Ｎ・・・負荷グループ、 ２０．２０−１〜２０−Ｎ・・・スイッチ回路、３０−
１〜３０−Ｎ・・・過電流検出回路、５０・・・ＯＲゲ
ート、 ６０・・・保持回路、 ７０−１〜７０−Ｎ・・・ラッチアップ検出回路、７３
−１．７３−２・・・ラッチアップ検出用トランジスタ
（論理ゲート）、 ７５・・・ラッチアップ検出用論理ゲート、７６・・・
参照用論理ゲート、 ２４０・・・バイアス電源。

Claims (1)

1. 【特許請求の範囲】 １、負荷である複数のＩＣを複数の負荷グループに分割
   し、該負荷グループ単位で所定の負荷グループに過電流
   検出手段を設けてなる半導体装置の保護装置。 ２、負荷である複数のＩＣを複数の負荷グループに分割
   し、該負荷グループ単位で所定の負荷グループに過電流
   検出手段を設け、該検出手段の過電流検出信号により当
   該負荷グループの電源を遮断する構成とした半導体装置
   の保護装置。 ３、負荷である複数のＩＣを複数の負荷グループに分割
   し、該負荷グループ単位で所定の負荷グループに過電流
   検出手段を設け、該検出手段の過電流検出信号により前
   記所定の負荷グループ全体の電源を遮断する構成とした
   半導体装置の保護装置。 ４、前記電源の遮断は、前記過電流検出信号を保持する
   保持回路の出力信号により遮断させるとともに、一定時
   間後に復帰させる構成としたことを特徴とする請求項２
   および３いずれかに記載の半導体装置の保護装置。 ５、前記所定の負荷グループはＣＭＯＳ−ＩＣを含んで
   なる負荷グループであることを特徴とする請求項１およ
   び４いずれかに記載の半導体装置の保護装置。 ６、検出対象の電流が通流されるインピーダンス素子と
   、該インピーダンス素子の両端にベース端子とエミッタ
   端子とが順方向に接続されたトランジスタとを有し、該
   トランジスタのコレクタ端子から過電流検出信号を出力
   する構成の過電流検出回路において、前記トランジスタ
   のベース・エミッタ間に順方向バイアス電圧を印加した
   ことを特徴とする過電流検出回路。 ７、前記順方向バイアス電圧として、別に設けられる半
   導体ＰＮ接合の順方向電圧降下を用いたことを特徴とす
   る請求項６記載の過電流検出回路。 ８、ＣＭＯＳ−ＩＣのウェルに配設されたラッチアップ
   検出用の論理素子と、該論理素子に流れる過電流を検出
   して当該ウェルに係るラッチアップを検出する過電流検
   出手段とを有してなる半導体装置のラッチアップ検出装
   置。 ９、ＣＭＯＳ−ＩＣのウェルに配設されたラッチアップ
   検出用の論理素子と、該論理素子の異常動作を検出して
   当該ウェルに係るラッチアップを検出する異常検出手段
   とを有してなる半導体装置のラッチアップ検出装置。 １０、前記異常検出手段はラッチアップを起こしえない
   論理素子の動作と対比することによりラッチアップ検出
   用論理素子の異常を検出するものであることを特徴とす
   る請求項９記載の半導体装置のラッチアップ検出装置。 １１、入力信号端子を第３の抵抗器を介して第１のトラ
   ンジスタのベース端子に接続し、第１のトランジスタの
   エミッタ端子を接地し、第１のトランジスタのコレクタ
   端子を第２のトランジスタのベース端子と、第４の抵抗
   器を介して電源に接続し、第２のトランジスタのエミッ
   タ端子を接地し、第２のトランジスタのコレクタ端子を
   スイッチング回路の入力端子または、第５の抵抗器を介
   して電源に接続し、第２のトランジスタのコレクタ端子
   をコンデンサを介して入力信号端子に接続してなる保持
   回路。 １２、前記第１のトランジスタのコレクタ端子をスイッ
   チング回路の入力端子に接続したことを特徴とする請求
   項１１記載の保持回路。 １３、複数のサブシステムからなる演算処理システムに
   おいて、サブシステムごとにそれぞれ請求項４、８、９
   いずれかに記載の保護装置またはラッチアップ検出装置
   を備えたとこを特徴とする演算処理システム。