JPH0783551B2

JPH0783551B2 - 半導体装置の保護装置、過電流検出回路、ラッチアップ検出装置

Info

Publication number: JPH0783551B2
Application number: JP1037094A
Authority: JP
Inventors: 信康金川; 廣一井原; 稔菊地
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-02-16
Filing date: 1989-02-16
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPH02219421A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置の保護回路に係り、特に半導体素
子のラッチアップ時等の過電流から半導体装置を保護す
ること、およびラッチアップから回復させる保護装置に
関する。また、その保護回路に係るラッチアップ検出装
置、過電流検出回路等に関する。

〔従来の技術〕

近年電子機器の消費電力を低減するために、電子回路に
CMOS（相捕型MOS）−ICを用いることが増えている。CMO
S−ICは、時として電気雑音や放射線等により、寄生ト
ランジスタが作るサイリスタに等価な回路に相当する電
流経路がターン・オンされ、これにより素子に大電流が
流れるラッチ・アップ（Latch−up）と呼ばれる現象が
起こすことがある。素子に大電流が流れた状態で放置す
れば、最後には素子の熱破壊を引き起こしてしまうこと
になる。

特にこの現象は宇宙線に曝されることの多い宇宙用電子
機器では顕著である。

ラッチ・アップによる素子の破壊を防ぐ技術的手段とし
ては、特開昭58−95928号公報、特開昭61−35549号公
報、特開昭62−270095号公報に記載されているカレント
・リミッタがある。

これら従来技術は原理的には、第16図に示すように電流
検出回路30、保持回路60、スイッチ回路20からなり、負
荷４−１〜４−Ｎのラッチアップを電流の増加により検
出して、スイッチ回路20をオフするようにしている。ラ
ッチアップは原理的に寄生サイリスタがターンオンする
ことにより起こるので負荷４−１〜４−Ｎにラッチアッ
プが生じた場合には、電流を一旦遮断すればラッチアッ
プから回復する。保持回路60は寄生サイリスタがターン
オフするまでの間、電流遮断状態を保持する。

また、従来の過電流検出は第17図のような回路30によっ
ていた。図示のように、インピーダンス素子22の両端に
トランジスタ23のベース、エミッタをそれぞれ順方向に
接続する。インピーダンス素子22の両端には電流に比例
した電圧が生じ、この電圧がトランジスタ23のベース−
エミッタ間順方向電圧降下（ベース飽和電圧）Vbeより
も大きくなった場合にはコレクタに電流が流れる。つま
りインピーダンス素子22の両端にVbeに相当する電圧が
生じる電流よりも大きな電流が流れた場合にトランジス
タ23のコレクタ端子に検出出力を発生するようになって
いる。

〔発明が解決しようとする課題〕

上記従来技術は、ラッチアップから素子を保護、回復す
るためには有用である。しかし、ラッチアップ検出感度
の点において問題がある。

すなわち、デジタル回路の電源電流は、論理ゲートの動
作に伴いパルス的に変動する。したがって、電源電流の
増加によりラッチアップを検出する従来方法では、通常
動作時の電流（以下通常電流という）とラッチアップ発
生時の電流（以下、ラッチアップ電流という）との区別
が難しい。そこで誤動作を防止するために、一般にラッ
チアップ検出のための電流値のしきい値を高く設定する
ことが行われる。しかし、しきい値を高くするとラッチ
アップ検出感度が低下してしまうという問題がおこる。
特にCMOS−ICを含む多くの電子部品からなる電子回路全
体の電源電流を、１つの電流検出回路で検出する場合、
ラッチアップを起こすのは回路のごく一部のCMOS−ICに
限られるため、通常電流に比較してラッチアップ電流の
割合が小さくなり、ラッチアップの検出が困難となる。

本発明の第１の目的は、通常電流と過電流との区別を容
易にし、通電流検出感度を向上させることができる保護
回路を提供することにある。

また、第17図に示す方法によると過電流検出にかかるイ
ンピーダンス素子22の両端の電圧降下は、トランジスタ
23のベース・エミッタ間順方向電圧降下Vbeに等しくな
る。ここで、過電流検出のためのしきい値を仮に通常電
流の1.5倍とすると、通常時の電圧降下は2/3・Vbeとな
る。いま、Vbe＝0.6［Ｖ］とすると通常時の電圧降下は
0.4［Ｖ］となる。この電圧降下の値は一見するとわず
かな値のように見えるが、デジタル回路に多用されてい
る電源電圧５［Ｖ］と比較すると無視できない値であ
る。つまり、電源電圧を５［Ｖ］とするとICに供給され
る電源電圧は4.6［Ｖ］となる。一方、マイクロプロセ
ッサの電源電圧は通常4.75〜5.25［Ｖ］の間であること
が多く、この場合にはマクロプロセッサの作動規格から
外れてしまうことになる。これに対し、電源電圧を高め
た、例えば5.4［Ｖ］に設定すると、電流検出回路30の
電圧降下によりICに供給される電源電圧を５［Ｖ］にす
ることができるが、ラッチアップ対策が必要でないICに
は、電流検出回路30が挿入されていないので、動作規格
外の5.4［Ｖ］の電源電圧が加わることになり不都合が
生ずる。また電流の電源電圧を任意に設定できることは
希であり多くの場合には５［Ｖ］に固定されている。

本発明の第２の目的は、ラッチアップ検出手段に適用す
る電圧降下の小さな過電流検出回路を提供することにあ
る。

本発明の第３の目的は、過電流検出によらないラッチア
ップ検出装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明は次の構成を有するも
のとしたことにある。

第１の目的を達成するため、本発明の半導体装置の保護
装置は、負荷である複数のICを複数の負荷グループに分
割し、該負荷グループ単位で所定の負荷グループに過電
流検出手段を設けたことにある。

また、第２の目的を達成するため、本発明の過電流検出
回路は、検出対象の電流が通流されるインピーダンス素
子と、該インピーダンス素子の両端にベース端子とエミ
ッタ端子とが順方向に接続されたトランジスタとを有
し、該トランジスタのコレクタ端子から過電流検出信号
を検出する構成の過電流検出回路において、前記トラン
ジスタのベース・エミッタ間に順方向バイアス電圧を印
加したことを特徴とする。

また、第３の目的を達成するため、本発明に係るラッチ
アップ検出装置は、CMOS−ICのウエルに配設されたラッ
チアップ検出用の論理素子と、該論理素子に流れる過電
流を検出して当該ウエルに係るラッチアップを検出する
過電流検出手段とを有してなるものとしたことにある。

なお、CMOS−ICのウエルに配設されたラッチアップ検出
用の論理素子と、該論理素子の異常動作を検出して当該
ウエルに係るラッチアップを検出する異常検出手段とを
有してなるものとすることもでき、この場合、上記の異
常検出手段はラッチアップを起こしえない論理素子の動
作と対比することによりラッチアップ検出用論理素子の
異常を検出するものとすることができる。

〔作用〕

本発明の保護装置によれば、次の作用により、第１の目
的が達成される。

通常、複数の負荷グループに同時にラッチアップ等の異
常が発生することは極めて希である。したがって、過電
流検出対象の負荷であるICの数が多いと、すなわち、回
路規模が大きいと、ラッチアップ等の発生に伴う消費電
流の増加分は全体からみてわずかなものとなる。一方、
回路規模が小さい場合には、ラッチアップ発生による消
費電流の増加は、全体の消費電流に対して大きな割合を
占めるようになる。つまり、回路規模が小さいほどラッ
チアップ等の過電流検出の感度を向上させることができ
ることになる。

しかして、本発明の保護装置によれば、負荷ICを複数の
負荷グループに分割し、負荷グループ単位で所望とする
負荷グループの過電流を検出するようにしていることか
ら、１つのIC又は１つのウエルに発生したラッチアップ
等の異常に起因する電流の増加割合が大きくなるので、
過電流検出感度又はラッチアップ検出を高感度で行なう
ことが可能になる。

なお、上記過電流検出信号により、当該負荷グループの
電源を遮断する構成とすることにより、電源から異常な
負荷グループが切離される。また、一定時間遮断した
後、再投入すると、異常がラッチアップに起因するもの
であれば、上記の電源遮断によりラッチアップが解消さ
れているから、当該負荷グループに係るICを再び機能さ
せることができる。

しかし、負荷グループ間に信号の送受回路が形成されて
いる場合には、上記再投入に伴う電気雑音などにより、
負荷グループの信号入力端子の電位が電源電圧以上に上
昇することがあり、これによってラッチアップが再発生
することがある。すなわち、負荷グループごとに電源を
遮断し一定時間の後に再投入する操作をすると、電源を
遮断されたグループでは、電源電圧は０となるから電源
を遮断されていないグループからのＨレベルの入力信号
は電源電圧より高い電位となり、電源の再投入時に再び
ラッチアップを発生してしまう。このようなラッチアッ
プを防ぐには、グループ間を結ぶ信号線に、半導体素子
（論理ゲート等）の入力端子の電位が電源電圧よりも高
くならないように必要な措置を講じなければならない
が、回路全体が複雑なものになってしまう。

そこで、本発明では、少なくとも１つ以上の負荷グルー
プでラッチアップ等の過電流が発生した場合に、複数の
所定の負荷グループ又は全負荷グループ全体への電源供
給を遮断してから、再投入を行うことで解決する手段を
提供している。

一方、本発明の過電流検出回路によれば、次の作用によ
り第２の目的が達成される。

すなわち、トランジスタのベース・エミッタ間に順方向
バイアスを印加することにより、それに応じてインピー
ダンス素子の両端電圧が小さくてもトランジスタを動作
させることが可能となる。したがって、インピーダンス
素子のインピーダンスを低減してその電圧降下を小さく
できることになる。

また、本発明のラッチアップ検出装置によれば、次の作
用により第３の目的が達成される。

通常、CMOS−ICを構成する論理素子（ゲート）の１つに
ラッチアップが発生すると、同一ウエル内の他の全ての
論理素子にラッチアップが波及するという特徴がある。
つまり、CMOS−ICのウエル単位でラッチアップが発生す
るのである。その理由は、同一のウエル内に形成された
各論理素子は、ウエルとサブストレートのPN接合部が共
有されているから、１つのウエルにかかる論理素子にラ
ッチアップが発生すると、残りの論理素子にもラッチア
ップが波及する現象となるのである。

しかして、本発明のラッチアップ検出装置は、上記の現
象に鑑みなされたものであり、同一ウエル内に配設され
たラッチアップ検出用の論理素子に流れる過電流又は異
常動作を検出することにより、当該ウエルに係る論理素
子のラッチアップを検出できる。この結果、CMOS−IC単
位又は負荷グループ単位で過電流を検出する場合に比
し、過電流検出素子の電圧降下が回路全体に悪影響を及
ぼすことがない。

〔実施例〕

以下、本発明を実施例に基づいて説明する。

第１図に本発明の保護装置の一実施例の全体ブロック構
成図を示す。図示のように、負荷は複数（Ｎ個）の負荷
グループ４−１〜４−Ｎに分割されている。負荷グルー
プには、ラッチアップを生ずるおそれがあるCMOS−ICが
含まれている。負荷グループの分割はできるだけ小さい
規模にすることが検出感度向上の点で望ましい。例え
ば、論理ゲートを数万個有するLSI1個単位に分割する。
各負荷グループ４−１〜４−Ｎには電源ライン１から電
流検出回路30−１〜30−N,スイッチ回路20−１〜20−Ｎ
を経て、それぞれに電流を供給するようになっている。
電流検出回路30−１〜30−Ｎにより検出された過電流検
出信号（ラッチアップ検出信号）はORゲート50を経て保
持回路60に入力される。保持回路60の保持出力によって
スイッチ回路20−１〜20−Ｎをオフ，オンすることによ
って負荷グループ４−１〜４−Ｎ内の負荷をラッチアッ
プから保護し、回復させる。

すなわち、保持回路60はいずれかの過電流検出信号が入
力されたときに、予め設定されている保持時間（例え
ば、0.5sec）だけ全てのスイッチ回路20−１〜20−Ｎを
オフして負荷グループ４−１〜４−Ｎへの電流供給を停
止する。これによってラッチアップが生じていた負荷グ
ループのラッチアップが消滅される。そして、保持時間
経過後に電源が再投入され、各負荷の機能が回復され
る。保持時間はラッチアップが完全に消滅する時間に対
応させて定める。

なお、スイッチ回路20−１〜20−Ｎは各負荷グループご
とに設けたが、第２図に示すように、負荷グループ全体
又は適宜まとめて１つ設けるようにしてもよい。

また、上記各実施例では、いずれかの負荷グループにラ
ッチアップが発生したとき、全て又は所定の複数の負荷
グループ全体の電源を一旦オフした後再投入するように
している。これは前述したように負荷グループ間に設け
られた信号線を介して電源電圧が回り込み、個別的にオ
ン・オフするとその電源雑音でラッチアップが再度発生
するからであり、上記実施例によればこのようなラッチ
アップの発生を簡単に防止できる。

なお、上記の場合において、ラッチアップが生じた負荷
グループのみを単独で遮断した後再投入したとき、ラッ
チアップの再発生を防ぐ公知の手段について、第３図を
用いて説明する。同図は負荷グループ４−ｊにおいてラ
ッチアップが発生し、負荷グループ４−ｊの電源ライン
１−ｊを遮断したのちに再投入を行う際に、負荷グルー
プ４−ｊでラッチアップが再発することを防ぐ措置の例
である。電源ライン１−ｊが遮断され、電源ライン１−
ｉは遮断されていない時に、負荷グループ４−ｉの出力
端子101にＨレベルが出力されると、出力端子101の電位
は電源ライン１−ｊの電位（＝０）よりも高くなる。そ
のためにダイオード100を通じて電源ライン１−ｊに電
流が流れ、直接にこの出力が負荷グループ４−ｊの入力
端子102に加わるのを防いで、電源１−ｊの再投入の際
に負荷グループ４−ｊでラッチアップが再発するのを防
止する。なお、抵抗器103は出力端子101から流れる電流
を制限し負荷グループ４−ｉの素子を保護するためのも
のである。また、端子101と102間がオープンであれば、
端子102と電源ライン１−ｊは同電位となり、問題は生
じない。第４図に、回路全体の電流検出に依らずに別な
方法でラッチアップを検出する本発明に係るラッチアッ
プ検出装置の一実施例を示す。

なお、同図は全体の概念図であり、ラッチアップ検出の
具体的実施例は後述する。図示のように、それぞれの負
荷グループ４−１〜４−Ｎにラッチアップ検出手段70−
１〜70−Ｎを設け、それぞれのラッチアップ検出信号を
ORゲート50を介して保持回路60に入力するようにしてい
る。

ここで、具体的な２つの実施例を第５図と第６図にそれ
ぞれ示す。

第５図は、CMOS−ICを構成している各ウェルごとに、CM
OSトランジスタ73−1,73−２からなるラッチアップ検出
用論理ゲートを組込み、それぞれの論理ゲートの電源電
流を過電流検出回路30で検出することにより、ラッチア
ップの発生を検出するものである。本実施例によれば、
電流検出回路30の電圧降下は他の論理ゲート74−1,74−
２等に何ら影響を及ぼすことなく、ラッチアップを確実
に検出できる。

第６図は、CMOS−ICを構成している各ウェルごとに第５
図と同様のラッチアップ検出用論理ゲート72を組込み、
これと参照用論理ゲート76を信号発生回路77のパルス出
力により動作させ、その動作をXORゲート78で比較する
ことにより、ラッチアップの発生を検出するようにした
ものである。論理ゲートの動作の診断用の信号発生回路
77及び、XOR（排他的論理和）ゲート78、参照用論理ゲ
ート76はラッチアップの発生しないTTL、SOS（Silicon
on Saphire）−COMSなどを用いて構成すことにより、ラ
ッチアップによる検出回路の誤動作を防ぐことができ
る。これらのラッチアップの起こらないTTL,SOS−CMOS
などの素子はCMOSと較べて、集積度が低かったり、消費
電力が増大したりする欠点があるが、信号発生回路77及
び、XORゲート78、参照用検出用論理ゲート76のみに使
用すればよく、全体として大きさ、消費電力の増加は無
視できる範囲である。本実施例によれば、第５図と同様
電流検出回路の電圧降下による他の論理ゲートへの悪影
響を防ぐとともに、ラッチアップを確実に検出きる。

なお、いわゆるCADやCAMなどの設計自動化システムを用
い、ゲート・アレイの各ウエルごとに前記ラッチアップ
検出用論理ゲートやトランジスタを自動的に組込むよう
にすれば、設計の手間をふやすことなく実現できる。

次に、第７図に示した本発明に係る過電流検出装置の実
施例について説明する。図示のように、電流検出回路30
のトランジスタ23のベース・エミッタ間にバイアス電流
240によりバイアスを印加し、電流検出に必要なインピ
ーダンス素子22の両端の電圧を低減し、電流検出回路の
電圧降下を低減したものである。抵抗器25および26の値
によってバイアス値を設定することができる。

第７図において、抵抗器25,26の抵抗値をそれぞれR₁お
よびR₂、トランジスタ23のベース・エミッタ間の順方向
電圧降下をVbe、過電流検出時のインピーダンス素子22
の両端の電圧のしきい値をEiとすると、となり、これをEiについて解くととなる。ここで、Eb＞VbeであるからEi＜Vbeとなり電圧
降下をVbeよりも小さくすることができる。

なお、バイアス電源240を第８図に示すようにダイオー
ド242の順方向電圧降下Vfを用いて作ることができる。
この場合には、VfはほぼVbeと同様な温度特性を持つた
めに、Vfの温度特性によりVbeの温度特性を相殺するこ
とが可能となる。特に、Vbe,Vfの温度係数には第11図に
示すように、電流Icについて依存性があることが実験の
結果わかった。ただし、Vf,Vbeは第10図のようにそれぞ
れ電流をIc₁,Ic₂,Ic₃流したときの半導体のPN接合の順
方向電圧降下である。つまり、抵抗器243の値を調整し
てダイオード242と抵抗243電流を調整することにより、
Vfの温度係数をVbeの温度特性を補正するに最適な値に
することができる。

ここで、 Vbe＝Kt＋Ct₁ Ei＝Kt₂＋Ct₂ とおくと、Eiの温度係数Ktは（２）式をθについて微分
すると、となる。ここで、Kt＝０とおくと Kt₂＝（１＋R₂/R₁）・Kt₁ （４）となる。従って、Kt₁,Kt₂の関数が（４）式を満足する
ようにすれば、Eiの温度係数Ktを０にすることができ
る。

第11図と第12図に、前記実施例に母る保持回路60及びス
イッチ回路20の実施例を示す。図示のように、ラッチア
ップ検出出力（21または71）は入力端子69に入力され、
トランジスタ66のベースに加えられる。トランジスタ66
の増幅作用によりトランジスタ66のコレクタ電流が流
れ、抵抗器65による電圧降下によりトランジスタ66のコ
レクタの電位が下がり、トランジスタ66のコレクタに接
続されているトランジスタ67のベース電流が減少するた
めにコレクタ電流も減少し、抵抗器（23または68）の電
圧降下も減少してトランジスタ67のコレクタの電位が上
昇する。コンデンサ62の両端には、67のコレクタ及び入
力端子69が接続されているから、ラッチアップ検出出力
（21または71）が無くなったとき（電位が下がったと
き）にはコンデンサ62の両端の電位差により充電電流が
流れて入力端子69の電位を引き上げて、ラッチアップ検
出信号が加えられているのと同じ状態を保つ。この状態
はコンデンサ62が充電されてしまうまで保持され、保持
時間はコンデンサ62と抵抗器64の値で定まる時定数で決
められる。

なおコンデンサ63は電気雑音による保持回路60の誤動作
を防止するためのものである。また、コンデンサ62を抵
抗器に置き換えると保持時間を無限大にすることができ
る。

第11図はスイッチ回路20のトランジスタ22にPNP型トラ
ンジスタを用いた場合の実施例である。先に述べた保持
回路60の動作で、ラッチアップ検出時にトランジスタ67
のコレクタの電流が減少すると、トランジスタ22の増幅
作用によりコレクタ電流即ち負荷への供給電流が制限さ
れる。

一方、第12図はスイッチ回路20のトランジスタ22にNPN
型トランジスタを用いた場合の実施例である。先に述べ
た保持回路60の動作で、ラッチアップ検出時にトランジ
スタ66のコレクタの電流が増加すると、トランジスタ22
の増幅作用によりエミッタ電流即ち負荷への供給電流が
制限される。

本実施例の保持回路に依れば、コンデンサ62によりいわ
ゆる正帰還路が形成されるので、一旦入力信号が入力さ
れると安定にその状態を保持することができる。

電流検出回路30が第７図に示すようなオープン・コレク
タ型の検出出力21を持つ場合には、複数の検出出力21を
並列に接続してORゲート50を構成することができる。し
かし、多くのトランジスタのコレクタを並列接続する
と、漏れ電流Iceoも足し合わされるために、この漏れ電
流により保持回路60が誤動作してしまうことがある。こ
のような問題を解決するためには、第13図に示すように
抵抗器８を通じて漏れ電流を逃せばよい。なお、ダイオ
ード９はコンデンサ62の充電電流が抵抗器８に流入し見
掛け上の時定数が小さくなるのを防止するためのもので
ある。

第14図，第15図は、冗長化されたサブシステム10−１〜
10−Ｎを持つシステムに本発明を適用した実施例であ
る。サブシステム10−１〜10−Ｎは冗長化されているの
で、サブシステムの動作のラッチアップの発生などに伴
う一時的な停止が一部のサブシステムに限られていれば
システム全体に致命的な悪影響を与えることはない。つ
まり、冗長化されたサブシステム10−１〜10−Ｎそれぞ
れについて、第15図に示すように本発明に係る過電流の
保護装置12−１〜12−Ｎ又はラッチアップ保護装置を適
用すれば、冗長化されたサブシステム10−１〜10−Ｎに
おけるラッチアップによりシステム全体に致命的な悪影
響を与えることを防止できる。なお、システム中で冗長
化されていないサブシステム11については、システムの
動作の連続性を保つために、TTL,SOS−CMOSなどのラッ
チアップを発生しない素子を使用することが望ましい。

なお、サブシステム間を結ぶ信号線は、第３図に示した
ように、ラッチアップ発生による電源遮断時にCMOSゲー
ト入力に電源電圧より高い電圧が加わらないように対策
を行う必要がある。

〔発明の効果〕

以上説明したように、本発明の保護装置によれば、負荷
ICを複数の負荷グループに分割し、負荷グループ単位で
所望とする負荷グループの過電流を検出するようにして
いることから、１つのIC又は１つのウエルに発生したラ
ッチアップ等の異常に起因する電流の増加割合が大きく
なるので、過電流検出感度又はラッチアップ検出を高感
度で行なうことが可能になる。

また、本発明の過電流検出装置によれば、トランジスタ
のベース・エミッタ間に順方向にバイアスを印加してい
ることから、それに応じてインピーダンス素子の両端電
圧が小さくてもトランジスタを動作させることが可能と
なる。この結果、インピーダンス素子のインピーダンス
を低減してその電圧降下を小さくできることになる。

また、本発明のラッチアップ検出装置によれば、CMOC−
ICを構成する論理素子（ゲート）の１つにラッチアップ
が発生すると、同一ウエル内の他の全ての論理素子にラ
ッチアップが波及することに鑑み、同一ウエル内にラッ
チアップ検出用の論理素子を配設し、これに流れる過電
流又は異常動作を検出するようにしていることから、当
該ウエルに係る論理素子のラッチアップを検出でき、CM
OC−IC単位又は負荷グループ単位で過電流を検出する場
合に比し、過電流検出素子の電圧降下が回路全体に悪影
響を及ぼすことがない。

【図面の簡単な説明】

第１図は本発明の保護装置の一実施例の構成図、第２図
は第１図実施例の変形例の構成図、第３図はラッチアッ
プ再発防止手段を説明するためのブロック図、第４図は
本発明のラッチアップ検出装置の一実施例の概念構成
図、第５図は第４図実施例の具体的実施例の構成図、第
６図は第４実施例の他の具体的実施例の構成図、第７図
は本発明の過電流検出装置の一実施例の構成図、第８図
は第７図実施例のバイアス電源の一実施例構成図、第９
図は半導体素子の電圧降下−温度特性を示す線図、第10
図は半導体素子の電圧降下と電流の関係を示す線図、第
11図と第12図はそれぞれ第１図実施例等に係る保持回路
及びスイッチ回路の具体的な実施例の回路図、第13図は
ORゲートの一実施例の回路図、第14図と第15図は冗長化
されたサブシステムを有する演算処理システムに本発明
を適用した実施例の構成図、第16図は従来のラッチアッ
プ保護装置の一例を示す図、第17図は第16図従来例の過
電流検出回路の構成図である。４−１〜４−Ｎ……負荷グループ、 20,20−１〜20−Ｎ……スイッチ回路、 30−１〜30−Ｎ……過電流検出回路、 50……ORゲート、 60……保持回路、 70−１〜70−Ｎ……ラッチアップ検出回路、 73−1,73−２……ラッチアップ検出用トランジスタ（論
理ゲート）、 75……ラッチアップ検出用論理ゲート、 76……参照用論理ゲート、 240……バイアス電源。

───────────────────────────────────────────────────── フロントページの続き (72)発明者菊地稔神奈川県横浜市戸塚区戸塚町180番地日立通信システム株式会社内 (56)参考文献特開昭61−87420（ＪＰ，Ａ) 特開昭58−54666（ＪＰ，Ａ) 特開昭64−25603（ＪＰ，Ａ) 実開昭60−113650（ＪＰ，Ｕ) 実開昭63−77430（ＪＰ，Ｕ) 実開昭60−62124（ＪＰ，Ｕ) 実開昭61−133818（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】負荷である複数のICを複数の負荷グループ
に分割し、該負荷グループ単位で所定の負荷グループに
過電流検出手段を設け、該過電流検出手段の過電流検出
信号により、当該過電流検出手段が設けられた負荷グル
ープおよび予め定めた他の負荷グループの電源を遮断す
る構成としたことを特徴とする半導体装置の保護装置。
【請求項２】前記電源の遮断は、前記過電流検出信号を
保持する保持回路の出力信号により遮断させるととも
に、一定時間後に復帰させる構成としたことを特徴とす
る請求項１に記載の半導体装置の保護装置。
【請求項３】前記過電流検出手段を設けてなる負荷グル
ープは、COMS−ICを含んでなる負荷グループであること
を特徴とする請求項１に記載の半導体装置の保護装置。
【請求項４】前記過電流検出手段は、CMOS−ICのウエル
に配設されたラッチアップ検出用の論理素子と、該論理
素子に流れる過電流を検出して当該ウエルに係るラッチ
アップを検出する手段を有してなることを特徴とする請
求項１又は２に記載の半導体装置の保護装置。
【請求項５】COMS−ICのウエルに配設されたラッチアッ
プ検出用の論理素子と、該論理素子の異常動作を検出し
て当該ウエルに係るラッチアップを検出する異常検出手
段とを有してなる半導体装置のラッチアップ検出装置。
【請求項６】前記異常検出手段は、ラッチアップを起こ
していない論理素子の動作と退避することによりラッチ
アップ検出用論理素子の異常を検出するものであること
を特徴とする請求項９に記載の半導体装置のラッチアッ
プ検出装置。
【請求項７】複数のサブシステムからなる演算処理シス
テムにおいて、サブシステムごとにそれぞれ請求項2,4,
5のいずれに記載の保護装置またはラッチアップ検出装
置を備えたことを特徴とする演算処理システム。