JPS6187420A - ラツチアツプ防止回路 - Google Patents
ラツチアツプ防止回路Info
- Publication number
- JPS6187420A JPS6187420A JP59206996A JP20699684A JPS6187420A JP S6187420 A JPS6187420 A JP S6187420A JP 59206996 A JP59206996 A JP 59206996A JP 20699684 A JP20699684 A JP 20699684A JP S6187420 A JPS6187420 A JP S6187420A
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- JP
- Japan
- Prior art keywords
- input
- power supply
- lsi
- single module
- system main
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ＣＭＯ８ＬＳＩを搭載するＩＣカードなど
のラッチアップ防止回路に関するものである。
のラッチアップ防止回路に関するものである。
（従来の技術）
最近１個あるいは複数個のＩＣをプリント基板上に搭載
したカセットＩＣ６るいはＩＣカードなどの実用化が進
められている。特にこれらのカセットＩＣ１ＩＣカード
はシステム本体に自由に差し入れ可能なゲーム用プログ
ラムメモリカード、ボータプル民生機器のカセットメモ
リ、あるいは個人用クレソン）ＩＣカードとしての応用
が期待されている。
したカセットＩＣ６るいはＩＣカードなどの実用化が進
められている。特にこれらのカセットＩＣ１ＩＣカード
はシステム本体に自由に差し入れ可能なゲーム用プログ
ラムメモリカード、ボータプル民生機器のカセットメモ
リ、あるいは個人用クレソン）ＩＣカードとしての応用
が期待されている。
ところが、これらカセットＩＣあるいはＩＣカードなど
をシステム本体に差し入れるとき、システム本体に電源
が投入されていることは多くあり、もし、カセットＩＣ
６るいはＩＣカードなどにＣＭＯ８ＬＳＩからなるメモ
リあるいは論理素子が搭載されている場合ラッチアップ
を生じさせる可能性がある＠ 第５図は従来のシステム本体とカセツ）ＩＣあるいはＩ
Ｃカードなどの外部単体モジュールとのインタフェース
関係を示したものである。システム本体１から外部単体
モジュール２へ接続される主な信号ラインとしては単体
モジュール２に搭載されるＬＳＩ３．〜３ｎに供給され
る高位電源（たとえばＶｃｃ ５Ｖ ） ４、Ｌ Ｓ
Ｉ ３．〜３ｎに共通に接続される入出力線５、ＬＳＩ
３１〜３ｎに個別に接続ちれる入出力Ｉｍ６．〜６ｎな
どがある。ここではＧＮＤ線などの低位電源は説明を簡
略化するために省略する。
をシステム本体に差し入れるとき、システム本体に電源
が投入されていることは多くあり、もし、カセットＩＣ
６るいはＩＣカードなどにＣＭＯ８ＬＳＩからなるメモ
リあるいは論理素子が搭載されている場合ラッチアップ
を生じさせる可能性がある＠ 第５図は従来のシステム本体とカセツ）ＩＣあるいはＩ
Ｃカードなどの外部単体モジュールとのインタフェース
関係を示したものである。システム本体１から外部単体
モジュール２へ接続される主な信号ラインとしては単体
モジュール２に搭載されるＬＳＩ３．〜３ｎに供給され
る高位電源（たとえばＶｃｃ ５Ｖ ） ４、Ｌ Ｓ
Ｉ ３．〜３ｎに共通に接続される入出力線５、ＬＳＩ
３１〜３ｎに個別に接続ちれる入出力Ｉｍ６．〜６ｎな
どがある。ここではＧＮＤ線などの低位電源は説明を簡
略化するために省略する。
いま、この第５図において、システム本体Ｉ Ｋ電源が
投入されたままで外部単体モジュール２が接続されたと
する。このとき、Ｌ Ｓ Ｉ ３ｎに個別に接続されて
いる入出力線６ｎが高電位（たとえば５■）になってい
るとすると、単体モジュール２のＬ Ｓ Ｉ ３．〜３
ｎに共通な高位電源Ｖｃｃ ４は配線抵抗Ｒ１浮遊容量
Ｃｔｌ−持つため、ＬＳＩ３ｎは高位電源電圧Ｖｃｃが
立ち上がる前に入出力線６ｎの電圧レベルが立ち上がっ
てしまう。
投入されたままで外部単体モジュール２が接続されたと
する。このとき、Ｌ Ｓ Ｉ ３ｎに個別に接続されて
いる入出力線６ｎが高電位（たとえば５■）になってい
るとすると、単体モジュール２のＬ Ｓ Ｉ ３．〜３
ｎに共通な高位電源Ｖｃｃ ４は配線抵抗Ｒ１浮遊容量
Ｃｔｌ−持つため、ＬＳＩ３ｎは高位電源電圧Ｖｃｃが
立ち上がる前に入出力線６ｎの電圧レベルが立ち上がっ
てしまう。
（発明が解決しようとする問題点）
このとき、Ｌ Ｓ Ｉ ３ｎが０ＭＯ８からなるメモリ
あるいは論理素子のとき、入出力電圧ＭＩＮ＞（高位電
源電圧Ｖｃｃ−ダイオードしきい値ＶＴ ）となり、ラ
ッチアップが生じ、素子破壊を起こす。
あるいは論理素子のとき、入出力電圧ＭＩＮ＞（高位電
源電圧Ｖｃｃ−ダイオードしきい値ＶＴ ）となり、ラ
ッチアップが生じ、素子破壊を起こす。
したがって、第５図に示される従来のシステム本体ｌと
カセットＩＣあるいはＩＣカードなどの外部単体モジュ
ール２のインタフェースでは、この外部単体モジュール
２上に搭載されているＩＣが０ＭＯ８からなるＬＳＩの
ときシステム本体ｌに電源が投入さハたままで、外部単
体モジュール２の差し入ねをすると、搭載されているＩ
Ｃがラッチアップを生じさせることがある。
カセットＩＣあるいはＩＣカードなどの外部単体モジュ
ール２のインタフェースでは、この外部単体モジュール
２上に搭載されているＩＣが０ＭＯ８からなるＬＳＩの
ときシステム本体ｌに電源が投入さハたままで、外部単
体モジュール２の差し入ねをすると、搭載されているＩ
Ｃがラッチアップを生じさせることがある。
この発明は、前記従来技術のもっている問題点のうち、
ラッチアップの発生する点について解決したラッチアッ
プ防止回路を提供することを目的とする。
ラッチアップの発生する点について解決したラッチアッ
プ防止回路を提供することを目的とする。
（問題点を解決するための手段）
この発明のラッチアップ防止回路は、共通な高位電源の
ラインと入出力線とを有するシステム本体と、このシス
テム本体に接続されＬＳＩが搭載されるとともに各ＬＳ
Ｉの高電位電源のラインあるいはその最終端に接続され
た遅延手段を有する外部単体モジュールと、入出力線に
接続され遅延手段からのコントロール信号が立ち上がる
まで入出力線をグランド電位にするスイッチ回路とを設
けたものである。
ラインと入出力線とを有するシステム本体と、このシス
テム本体に接続されＬＳＩが搭載されるとともに各ＬＳ
Ｉの高電位電源のラインあるいはその最終端に接続され
た遅延手段を有する外部単体モジュールと、入出力線に
接続され遅延手段からのコントロール信号が立ち上がる
まで入出力線をグランド電位にするスイッチ回路とを設
けたものである。
（作用）
この発明によれば以上のようにラッチアップ防止回路を
構成したので、システム本体に電源が投入され入出力線
が高電位になったままで外部単体モジュールをシステム
本体に接続しても、外部単体モジュールのＬＳＩに共通
な高位電源の立ち上がりが遅延手段で遅れ、高位電源ラ
インの最終端が立ち上がるまでスイッチ回路によりＬＳ
Ｉに接続された入出力線をグランド電位にするように作
用し、したがって前記問題点を除去できる。
構成したので、システム本体に電源が投入され入出力線
が高電位になったままで外部単体モジュールをシステム
本体に接続しても、外部単体モジュールのＬＳＩに共通
な高位電源の立ち上がりが遅延手段で遅れ、高位電源ラ
インの最終端が立ち上がるまでスイッチ回路によりＬＳ
Ｉに接続された入出力線をグランド電位にするように作
用し、したがって前記問題点を除去できる。
（実施例）
以下、この発明のラッチアップ防止回路の実施例につい
て図面に基づき説明する。第１図はその一実施例の構成
を示すブロック図である。この第１図において、第５図
と同一部分には同一符号を付して述べる。システム本体
１から外部単体モジュール２へ接続される主な信号ライ
ンとしては単体モジュール２に搭載されるＬ Ｓ Ｉ
３．〜３ｎに供給される高位電源４とＬ Ｓ Ｉ ３．
〜３ｎに共通あるいは個別に接続される入出力線５，６
１〜６ｎ などがあるが入出力線５，６１〜６ｎはそれ
ぞれ外部単体モジュール２内に搭載されたＬＳＩ３１〜
３ｎに共通に接続された高位電源ライン４の最終端Ｓに
ヨリコントロールされ、システム本体に設置されたスイ
ッチ回路７，７Ｉ〜７ｎ を経由して外部単体モジュー
ル２に接続されるようになっている。
て図面に基づき説明する。第１図はその一実施例の構成
を示すブロック図である。この第１図において、第５図
と同一部分には同一符号を付して述べる。システム本体
１から外部単体モジュール２へ接続される主な信号ライ
ンとしては単体モジュール２に搭載されるＬ Ｓ Ｉ
３．〜３ｎに供給される高位電源４とＬ Ｓ Ｉ ３．
〜３ｎに共通あるいは個別に接続される入出力線５，６
１〜６ｎ などがあるが入出力線５，６１〜６ｎはそれ
ぞれ外部単体モジュール２内に搭載されたＬＳＩ３１〜
３ｎに共通に接続された高位電源ライン４の最終端Ｓに
ヨリコントロールされ、システム本体に設置されたスイ
ッチ回路７，７Ｉ〜７ｎ を経由して外部単体モジュー
ル２に接続されるようになっている。
なお、Ｒは単体モジュール２内の高位電源４の配線抵抗
であり、Ｃはその浮遊容量であり、この配線抵抗Ｒと浮
遊容量Ｃとにより、ＣＲの時定数を有する遅延手段を構
成することになる。
であり、Ｃはその浮遊容量であり、この配線抵抗Ｒと浮
遊容量Ｃとにより、ＣＲの時定数を有する遅延手段を構
成することになる。
第２図は、スイッチ回路７（あるいは７．〜７ｎ）の代
表的回路図である。スイッチ７．７１〜７ｎは同一回路
構成をなすものであるから、スイッチ７を代表して述べ
る。この第２図に示すスイッチ回路７はＮチャネルトラ
ンジスタＴ、、ＰチャネルトランジスタＴ！（以下、単
にそれぞれトランジスタと云う）からなり、それぞれの
トランジスタＴＩ。
表的回路図である。スイッチ７．７１〜７ｎは同一回路
構成をなすものであるから、スイッチ７を代表して述べ
る。この第２図に示すスイッチ回路７はＮチャネルトラ
ンジスタＴ、、ＰチャネルトランジスタＴ！（以下、単
にそれぞれトランジスタと云う）からなり、それぞれの
トランジスタＴＩ。
Ｔ、のゲートには外部単体モジュール２からの高位電源
ライン４の最終端Ｓが入力するようになっている。
ライン４の最終端Ｓが入力するようになっている。
また、トランジスタＴ、のドレインＰにはシステム本体
１からの入出力線５（あるいは６．〜６ｎ）が入力し、
トランジスタＴ、のドレインは接地され、それぞれのト
ランジスタＴｓ 、Ｔｔのソースは結線し、外部単体モ
ジュール２への入出力線Ｑとなるように構成されている
。
１からの入出力線５（あるいは６．〜６ｎ）が入力し、
トランジスタＴ、のドレインは接地され、それぞれのト
ランジスタＴｓ 、Ｔｔのソースは結線し、外部単体モ
ジュール２への入出力線Ｑとなるように構成されている
。
次に、以上のように構成されたこの発明の第１の実施例
の動作について説明する。いま、システム本体ｌＫ電源
が投入されたままで外部単体モジュール２が接続さねた
とする。このときＬＳＩ３．〜３ｎに共通あるいは個別
に接続されている入出力線５．６．〜６ｎが高電位（た
とえば５Ｖ）になっているとする。単体モジュール２の
Ｌ Ｓ Ｉ ３．〜３ｎに共通な高位電源（たとえばＶ
Ｏと５Ｖ）がその配線抵抗Ｒと浮遊容ＩｋＣとによる時
定数によシ立ち上がジが遅ねるが、高位電源４のライン
の最終端Ｓが立ち上がるまでトランジスタＴ、はオフ、
トランジスタＴ、はオンとなるため、Ｌ Ｓ Ｉ ３ｒ
〜３ｎ に接続された入出力線ＱはすべてＧＮＤとなる
。
の動作について説明する。いま、システム本体ｌＫ電源
が投入されたままで外部単体モジュール２が接続さねた
とする。このときＬＳＩ３．〜３ｎに共通あるいは個別
に接続されている入出力線５．６．〜６ｎが高電位（た
とえば５Ｖ）になっているとする。単体モジュール２の
Ｌ Ｓ Ｉ ３．〜３ｎに共通な高位電源（たとえばＶ
Ｏと５Ｖ）がその配線抵抗Ｒと浮遊容ＩｋＣとによる時
定数によシ立ち上がジが遅ねるが、高位電源４のライン
の最終端Ｓが立ち上がるまでトランジスタＴ、はオフ、
トランジスタＴ、はオンとなるため、Ｌ Ｓ Ｉ ３ｒ
〜３ｎ に接続された入出力線ＱはすべてＧＮＤとなる
。
したがって、たとえ単体モジュール２に搭載されている
Ｌ Ｓ Ｉ ３．〜３ｎが０ＭＯ８であってもラッチア
ップは生じない。
Ｌ Ｓ Ｉ ３．〜３ｎが０ＭＯ８であってもラッチア
ップは生じない。
Ｌ Ｓ Ｉ ３ｓ〜３ｎに接続されている高位電源４の
ラインの電位が上がり最終端Ｓの電位も上昇し、トラン
ジスタＴ１がオン、トランジスタＴ、がオフした後、Ｌ
ＳＩ３．〜３ｎに接続された入出力線Ｑにシステム本体
ｌからの高電位が出力される。
ラインの電位が上がり最終端Ｓの電位も上昇し、トラン
ジスタＴ１がオン、トランジスタＴ、がオフした後、Ｌ
ＳＩ３．〜３ｎに接続された入出力線Ｑにシステム本体
ｌからの高電位が出力される。
第３図はこの発明の第２の実施例を示す回路図である。
この第３図の実施例の場合はスイッチ回路７，７１〜７
ｎは外部単体モジュール２内の入出力線５，６．〜６ｎ
に設けた場合を示しており、その他の構成は第１図と同
様である。
ｎは外部単体モジュール２内の入出力線５，６．〜６ｎ
に設けた場合を示しており、その他の構成は第１図と同
様である。
この第２の実施例の場合、システム本体ｌからの入出力
線５，６．〜６ｎは外部単体モジュール２内に設置され
たスイッチ回路７，７１〜７ｎを経由し、外部単体モジ
ュール２に搭載されたＬＳＩ３、〜３ｎ に接続される
。動作は第１図と同様なため、ここでは省くが、一般に
第１の実施例はシステム本体ｌの製品化当初からカセツ
）ＩＣおよびＩＣカードなどの外部単体モジュール２に
ＣＭＯ８ＩＣが搭載されることがわかっており、システ
ム本体ｌのコストダウンをするとき、また、第２の実施
例はすでにシステム本体ｌおよびＮＭＯ８ＩＣ搭載の外
部単体モジュール２が製品化されており、その外部単体
モジュール２の搭載Ｌ Ｓ Ｉ ３１〜３ｎをＣＭＯ８
ＩＣに変更するとき、それぞれ有効である。
線５，６．〜６ｎは外部単体モジュール２内に設置され
たスイッチ回路７，７１〜７ｎを経由し、外部単体モジ
ュール２に搭載されたＬＳＩ３、〜３ｎ に接続される
。動作は第１図と同様なため、ここでは省くが、一般に
第１の実施例はシステム本体ｌの製品化当初からカセツ
）ＩＣおよびＩＣカードなどの外部単体モジュール２に
ＣＭＯ８ＩＣが搭載されることがわかっており、システ
ム本体ｌのコストダウンをするとき、また、第２の実施
例はすでにシステム本体ｌおよびＮＭＯ８ＩＣ搭載の外
部単体モジュール２が製品化されており、その外部単体
モジュール２の搭載Ｌ Ｓ Ｉ ３１〜３ｎをＣＭＯ８
ＩＣに変更するとき、それぞれ有効である。
また、第４図はこの発明の第３の実施例のブロック図で
あり、この第３の実施例は第２の実施例の中でスイッチ
回路７，７．〜７ｎのコントロール信号を高位′電源４
のラインの最終端からでなく高位電源４のラインに接続
された遅延回路８からの出力から得たものである。
あり、この第３の実施例は第２の実施例の中でスイッチ
回路７，７．〜７ｎのコントロール信号を高位′電源４
のラインの最終端からでなく高位電源４のラインに接続
された遅延回路８からの出力から得たものである。
（発明の効果）
以上詳細に説明したようにこの発明によれば、システム
本体と、カセットＩＣやＩＣカードなどの外部単体モジ
ュールとの間に、外部単体モジュール内に搭載されたＬ
ＳＩに共通に接続された高位電源のラインの最終端ある
いは遅延回路からの出力によってコントロールされたス
イッチ回路を設けているため、搭載されたＬＳＩが０Ｍ
Ｏ８であっても高位電源よりも先に入出力ビンの電圧が
立ち上がることがなく、ラッチアップ動作を生じさせる
ことはない。
本体と、カセットＩＣやＩＣカードなどの外部単体モジ
ュールとの間に、外部単体モジュール内に搭載されたＬ
ＳＩに共通に接続された高位電源のラインの最終端ある
いは遅延回路からの出力によってコントロールされたス
イッチ回路を設けているため、搭載されたＬＳＩが０Ｍ
Ｏ８であっても高位電源よりも先に入出力ビンの電圧が
立ち上がることがなく、ラッチアップ動作を生じさせる
ことはない。
第１図は仁の発明のラッチアップ防止回路の一実施例の
ブロック図、第２図は同上ラッチアップ回路におけるス
イッチ回路の具体的な構成を示す回路図、第３図および
第４図はそれぞれこの発明のラッチアップ防止回路の他
の実施例のｆクツ２図、ｔ４５図は従来のシステム本体
と外部単体モジュールとのインタフェース関係を示すブ
ロック図である。 １・・・システム本体、２・・・外部単体モジュール、
３１〜３ｎ・・・ＬＳＩ、４・・・高位電源、５ ＋
６ｔ〜６ｎ・・・入出力線、７，７．〜７ｎ・・・スイ
ッチ回路、８・・・遅延回路。
ブロック図、第２図は同上ラッチアップ回路におけるス
イッチ回路の具体的な構成を示す回路図、第３図および
第４図はそれぞれこの発明のラッチアップ防止回路の他
の実施例のｆクツ２図、ｔ４５図は従来のシステム本体
と外部単体モジュールとのインタフェース関係を示すブ
ロック図である。 １・・・システム本体、２・・・外部単体モジュール、
３１〜３ｎ・・・ＬＳＩ、４・・・高位電源、５ ＋
６ｔ〜６ｎ・・・入出力線、７，７．〜７ｎ・・・スイ
ッチ回路、８・・・遅延回路。
Claims (1)
- 共通な高位電源のラインと入出力線とを有するシステ
ム本体と、このシステム本体に接続されＬＳＩが搭載さ
れるとともに各ＬＳＩの高電位電源のラインあるいはそ
の最終端に接続された遅延手段を有する外部単体モジュ
ールと、入出力線に接続され遅延手段からのコントロー
ル信号が立ち上がるまで入出力線をグランド電位にする
スイッチ回路とよりなるラッチアップ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206996A JPS6187420A (ja) | 1984-10-04 | 1984-10-04 | ラツチアツプ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206996A JPS6187420A (ja) | 1984-10-04 | 1984-10-04 | ラツチアツプ防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6187420A true JPS6187420A (ja) | 1986-05-02 |
| JPH0531324B2 JPH0531324B2 (ja) | 1993-05-12 |
Family
ID=16532458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206996A Granted JPS6187420A (ja) | 1984-10-04 | 1984-10-04 | ラツチアツプ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219421A (ja) * | 1989-02-16 | 1990-09-03 | Hitachi Ltd | 半導体装置の保護装置、過電流検出回路、ラッチアップ検出装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5331959U (ja) * | 1976-08-25 | 1978-03-18 | ||
| JPS5616220A (en) * | 1979-07-19 | 1981-02-17 | Mitsubishi Heavy Ind Ltd | Functional module |
| JPS57148233U (ja) * | 1981-03-10 | 1982-09-17 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5347592A (en) * | 1976-10-07 | 1978-04-28 | Toshio Suzuki | Method of heat treating raw tea leaves and apparatus therefor |
-
1984
- 1984-10-04 JP JP59206996A patent/JPS6187420A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5331959U (ja) * | 1976-08-25 | 1978-03-18 | ||
| JPS5616220A (en) * | 1979-07-19 | 1981-02-17 | Mitsubishi Heavy Ind Ltd | Functional module |
| JPS57148233U (ja) * | 1981-03-10 | 1982-09-17 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219421A (ja) * | 1989-02-16 | 1990-09-03 | Hitachi Ltd | 半導体装置の保護装置、過電流検出回路、ラッチアップ検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531324B2 (ja) | 1993-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |