JP2009124672A - 半導体集積回路 - Google Patents

Abstract

【課題】外部から印加された電圧のノイズを減少させて電圧を安定化させる半導体集積回路を提供する。
【解決手段】本発明は、電圧ノイズを減少させて電圧を安定化させる半導体集積回路において、第１電圧パッド１、第２電圧パッド３、及び前記第１電圧パッド１と前記第２電圧パッド３との間に接続された電圧安定化部１００を含み、前記第１電圧パッド１は、第１内部回路１０に接続され、前記第２電圧パッド３は、第２内部回路２０に接続されることを特徴とする。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に電圧ノイズを減少させて電圧を安定化させる半導体集積回路に関するものである。

一般的な半導体集積回路は外部から電圧が印加されて動作する。このとき、外部から印加される電圧を外部電圧という。
半導体集積回路は、外部電圧が印加され、内部で必要なレベルの電圧を生成して用いたりもする。また、半導体集積回路の内部から生成された電圧を内部電圧という。

外部電圧又は内部電圧は半導体集積回路を駆動させるのに用いられる電圧であり、常に一定のレベルの電圧、すなわち直流電圧でなければならない。その理由は、駆動電圧として用いられる外部電圧又は内部電圧のレベルが変わった場合には、半導体集積回路が誤動作する心配があるからである。

外部電圧が半導体集積回路に印加されるとき、ボンディングワイヤーを介して半導体集積回路の電圧パッドに伝えられる。ボンディングワイヤーはインダクタンス成分を含んでいる。このようなインダクタンス成分は外部電圧と逆の極性を有する逆起電力を発生させる原因となる。逆起電力が激しいほど外部電圧は激しいノイズを有する。

したがって、外部電圧が激しいノイズ、すなわちレベル変化が激しい場合、外部電圧から生成される内部電圧もまたそのレベル変化が激しい。
つまり、外部電圧を駆動電圧として又は内部電圧を駆動電圧として用いる半導体集積回路は外部電圧のノイズが激しい場合に誤動作になり得る。
特開平５−３４３６０３号公報

本発明は、上述した問題点を解決するために案出されたものであり、外部から印加された電圧のノイズを減少させて電圧を安定化させる半導体集積回路を提供することをその目的とする。

本発明の実施形態に係る半導体集積回路は、第１電圧パッド、第２電圧パッド、及び前記第１電圧パッドと前記第２電圧パッドとの間に接続された電圧安定化部を含み、前記第１電圧パッドは第１内部回路に接続され、前記第２電圧パッドは第２内部回路に接続されることを特徴とする。

本発明の他の実施形態に係る半導体集積回路は、第１電流が流れる第１内部回路、第２電流が流れる第２内部回路、及び前記第１電流のうちの一部と前記第２電流のうちの一部は第１接地パッドに流れ、残りの前記第１電流と残りの前記第２電流は第２接地パッドに流れるように構成された電圧安定化部を含む。

本発明のさらなる他の実施形態に係る半導体集積回路は、第１内部回路の電圧端と接地端に接続された第１キャパシタ、第２内部回路の電圧端と接地端に接続された第２キャパシタ、及び前記第１キャパシタに印加される電圧のノイズを前記第２キャパシタにも印加するように構成された電圧安定化部を含む。

本発明の実施形態に係る半導体集積回路は、図１に示すように、第１電圧パッド１、第１接地パッド２、第２電圧パッド３、第２接地パッド４、第１内部回路１０、第２内部回路２０、及び電圧安定化手段１００を含む。このとき、前記第１電圧パッド１は第１外部電圧ＶＤＤが印加されるパッドであり、第２電圧パッド３は第２外部電圧ＶＤＤＱが印加されるパッドである。また、第１接地パッド２は第１接地電圧ＶＳＳが印加されるパッドであり、第２接地パッド４は第２接地電圧ＶＳＳＱが印加されるパッドである。前記第１外部電圧ＶＤＤは半導体集積回路の周辺回路（ｐｅｒｉ ａｒｅａ）において駆動電圧として用いられる電圧であり、前記第２外部電圧ＶＤＤＱはデータ伝送回路において駆動電圧として用いられる電圧である。前記第１外部電圧ＶＤＤと前記第２外部電圧ＶＤＤＱはターゲットレベルが等しい電圧であり、前記第１接地電圧ＶＳＳと前記第２接地電圧ＶＳＳＱもまたターゲットレベルが等しい。

前記第１電圧パッド１には、前記第１外部電圧ＶＤＤが第１外部接続端子（ＶＤＤボール）と第１ボンディングワイヤーａを介して印加される。
前記第１接地パッド２には、前記第１接地電圧ＶＳＳが第２外部接続端子（ＶＳＳボール）と第２ボンディングワイヤーｂを介して印加される。

前記第１内部回路１０は前記第１電圧パッド１と前記第１接地パッド２との間に接続される。前記第１内部回路１０と前記第１電圧パッド１が接続されたノードを第１ノードｎｏｄｅ Ａという。前記第１内部回路１０と前記第１接地パッド２が接続されたノードを第２ノードｎｏｄｅ Ｂという。

前記第２電圧パッド３には、前記第２外部電圧ＶＤＤＱが第３外部接続端子（ＶＤＤＱボール）と第３ボンディングワイヤーｃを介して印加される。
前記第２接地パッド４には、前記第２接地電圧ＶＳＳＱが第４外部接続端子（ＶＳＳＱボール）と第４ボンディングワイヤーｄを介して印加される。

前記第２内部回路２０は前記第２電圧パッド３と前記第２接地パッド４との間に接続される。前記第２内部回路２０と前記第２電圧パッド３が接続されたノードを第３ノードｎｏｄｅ Ｃという。前記第２内部回路２０と前記第２接地パッド４が接続されたノードを第４ノードｎｏｄｅ Ｄという。

前記電圧安定化手段１００は第１安定化部１１０及び第２安定化部１２０を含む。前記電圧安定化手段１００は、前記第１安定化部１１０だけを含み得るし、前記第２安定化部１２０だけを含み得る。

前記第１安定化部１１０は、前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃとの間に接続される。
前記第１安定化部１１０は、図２ａに示すように、第１キャパシタＣ１１を含むことができる。前記第１キャパシタＣ１１は、直流成分は通過させないけれど交流成分は通過させるフィルタの機能をする。前記第１キャパシタＣ１１は、前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃに印加される前記第１外部電圧ＶＤＤ及び前記第２外部電圧ＶＤＤＱのノイズが大きければ大きいほど、前記第１キャパシタＣ１１のインピーダンスは小さくなる。前記第１キャパシタＣ１１は前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃとの間に接続される。

前記第１安定化部１１０は、図２ｂに示すように、第１トランジスタＰ１１を含むことができる。前記第１トランジスタＰ１１は、前記第１ノードｎｏｄｅ Ａの電位レベルが前記第３ノードｎｏｄｅ Ｃの電位レベルより所定電位レベル以上低い場合、前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃを接続させるスイッチング素子である。前記第１トランジスタＰ１１は、ドレーンとソースは前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃとの間に接続され、ゲートは前記第１ノードｎｏｄｅ Ａに接続される。

前記第１安定化部１１０は、図２ｃに示すように、第２トランジスタＰ２１及び第３トランジスタＰ２２を含むことができる。前記第２トランジスタＰ２１と前記第３トランジスタＰ２２は、前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃの電位レベルの差が所定電位レベル以上発生する場合、前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃを接続させるスイッチング素子である。前記第２トランジスタＰ２１は、ドレーンとソースは前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃとの間に接続され、ゲートは前記第１ノードｎｏｄｅ Ａに接続される。したがって、前記第２トランジスタＰ２１は、前記第１外部電圧ＶＤＤが前記第２外部電圧ＶＤＤＱのレベルより所定電圧レベル以上低くなればターンオンになる。前記第３トランジスタＰ２２は、ドレーンとソースは前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃとの間に接続され、ゲートは前記第３ノードｎｏｄｅ Ｃに接続される。したがって、前記第３トランジスタＰ２２は、前記第２外部電圧ＶＤＤＱが前記第１外部電圧ＶＤＤのレベルより所定電圧レベル以上低くなればターンオンになる。

前記第２安定化部１２０は前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄとの間に接続される。
前記第２安定化部１２０は、図３ａに示すように、第２キャパシタＣ１２を含むことができる。前記第２キャパシタＣ１２は、直流成分は通過させないけれど交流成分は通過させるフィルタの機能をする。前記第２キャパシタＣ１２は、前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄに印加される前記第１接地電圧ＶＳＳ又は前記第２接地電圧ＶＳＳＱのノイズが大きければ大きいほど、前記第２キャパシタＣ１２のインピーダンスは小さくなる。前記第２キャパシタＣ１２は前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄとの間に接続される。

前記第２安定化部１２０は、図３ｂに示すように、第４トランジスタＮ１２を含むことができる。前記第４トランジスタＮ１２は、前記第２ノードｎｏｄｅ Ｂの電位レベルが前記第４ノードｎｏｄｅ Ｄの電位レベルより所定電位レベル以上高くなれば、前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄを接続させるスイッチング素子である。前記第４トランジスタＮ１２は、ドレーンとソースは前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄとの間に接続され、ゲートは前記第２ノードｎｏｄｅ Ｂに接続される。

前記第２安定化部１２０は、図３ｃに示すように、第５トランジスタＮ２３及び第６トランジスタＮ２４を含むことができる。前記第５トランジスタＮ２３と前記第６トランジスタＮ２４は、前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄの電位レベルの差が所定電位レベル以上発生すれば、前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄを接続させるスイッチング素子である。前記第５トランジスタＮ２３は、ドレーンとソースは前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄとの間に接続され、ゲートは前記第２ノードｎｏｄｅ Ｂに接続される。したがって、前記第５トランジスタＮ２３は、前記第１外部電圧ＶＤＤが前記第２外部電圧ＶＤＤＱより所定電圧レベル以上高くなればターンオンになる。前記第６トランジスタＮ２４は、ドレーンとソースは前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄとの間に接続され、ゲートは前記第４ノードｎｏｄｅ Ｄに接続される。したがって、前記第６トランジスタＮ２４は、前記第２外部電圧ＶＤＤＱが前記第１外部電圧ＶＤＤより所定電圧レベル以上高くなればターンオンになる。

このように構成された本発明の実施形態に係る半導体集積回路は次のように動作する。
第１に、図１に示された第１安定化部１１０及び第２安定化部１２０が、図２ａと図３ａに示すように、フィルタの機能をする第１キャパシタＣ１１と第２キャパシタＣ１２を含む場合について説明する。

前記第１内部回路１０には第１電流が、前記第２内部回路２０には第２電流が流れる。
前記第１内部回路１０に流れる前記第１電流と前記第２内部回路２０に流れる前記第２電流は、第１電圧パッド１と第２電圧パッド３から印加される電圧によって発生するものである。

前記第１電圧パッド１と前記第２電圧パッド３との間に接続された第１安定化部１１０は、前記第２電圧パッド３から印加される第２外部電圧ＶＤＤＱのノイズ成分、すなわち交流成分を前記第１内部回路１０に印加させる。よって、前記第１内部回路１０には第１外部電圧ＶＤＤと前記第２外部電圧ＶＤＤＱが同時に印加されるといえる。

つまり、前記第１内部回路１０は前記第１電圧パッド１及び前記第２電圧パッド３に接続された構造を有する。前記第１内部回路１０は、前記第１安定化部１１０を介して並列接続している前記第１ボンディングワイヤーａ及び前記第３ボンディングワイヤーｃに接続された構造を有する。したがって、前記第１内部回路１０は、前記第１ボンディングワイヤーａだけで印加される駆動電圧が印加されるときよりは、並列接続した前記第１ボンディングワイヤーａと前記第２ボンディングワイヤーｂを介して駆動電圧が印加される場合にノイズの少ない駆動電圧が印加され得る。これは、２つのボンディングワイヤーが並列接続した総インダクタンス成分が１つのボンディングワイヤーが有するインダクタンス成分より小さいため、インダクタンス成分による逆起電力が減少するためである。

前記第１電圧パッド１と前記第２電圧パッド３との間に接続された第１安定化部１１０は、前記第１電圧パッド１から印加される前記第１外部電圧ＶＤＤのノイズ成分、すなわち交流成分を前記第２内部回路２０に印加させる。よって、前記第２内部回路２０には前記第１外部電圧ＶＤＤと前記第２外部電圧ＶＤＤＱが同時に印加されるといえる。

つまり、前記第２内部回路２０は前記第１電圧パッド１及び前記第２電圧パッド３に接続された構造を有する。前記第２内部回路２０は、前記第１安定化部１１０を介して並列接続した前記第１ボンディングワイヤーａ及び前記第３ボンディングワイヤーｃに接続された構造を有する。したがって、前記第２内部回路２０は、前記第３ボンディングワイヤーｃだけで印加される駆動電圧が印加されるときよりは、並列接続した前記第１ボンディングワイヤーａと前記第２ボンディングワイヤーｂを介して駆動電圧が印加される場合にノイズの少ない駆動電圧が印加され得る。これは、２つのボンディングワイヤーが並列接続した総インダクタンス成分が１つのボンディングワイヤーが有するインダクタンス成分より小さいため、インダクタンス成分による逆起電力が減少するためである。

前記第１内部回路１０に流れる前記第１電流のうちの一部は第１接地パッド２に、残りは第２安定化部１２０を介して第２接地パッド４に流れる。よって、前記第１内部回路１０は、前記第２安定化部１２０を介して並列接続した第２ボンディングワイヤーｂ及び第４ボンディングワイヤーｄに接続された構造を有する。つまり、前記第１内部回路１０は、並列接続した２つのボンディングワイヤーに接続された構造を有しており、１つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。

前記第２内部回路２０に流れる前記第２電流のうちの一部は第２接地パッド４に流れ、残りは前記第２安定化部１２０を介して前記第１接地パッド２に流れる。よって、前記第２内部回路２０もまた、前記第２安定化部１２０を介して並列接続した前記第２ボンディングワイヤーｂ及び前記第４ボンディングワイヤーｄに接続された構造を有する。つまり、前記第２内部回路２０は、並列接続した２つのボンディングワイヤーに接続された構造を有しており、１つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。

第２に、図１に示された第１安定化部１１０及び第２安定化部１２０が、図２ｂと図３ｂに示すように、スイッチング機能をする第１トランジスタＰ１１及び第４トランジスタＮ１２を含む場合について説明する。

前記第１安定化部１１０は、第１ノードｎｏｄｅ Ａの電位レベルが第３ノードｎｏｄｅ Ｃの電位レベルより所定電位レベル以上低い場合、前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃを接続させる。このとき、前記所定電位レベルは前記第１トランジスタＰ１１の閾電圧(threshold voltage)を意味する。

すなわち、第１内部回路１０には第１外部電圧ＶＤＤが印加されるが、前記第１外部電圧ＶＤＤレベルが低くなれば、前記第１外部電圧ＶＤＤと前記第２外部電圧ＶＤＤＱが同時に印加されるようになる。これは、前記第１外部電圧ＶＤＤと前記第２外部電圧ＶＤＤＱのターゲットレベルが等しく、前記第１外部電圧ＶＤＤのレベルだけが低くなる場合を説明したものである。

つまり、前記第１内部回路１０は、前記第１外部電圧ＶＤＤが低くなれば前記第１安定化部１１０を介して並列接続する第１ボンディングワイヤーａ及び第３ボンディングワイヤーｃに接続された構造を有する。したがって、前記第１内部回路１０は、並列接続した２つのボンディングワイヤーに接続された構造を有しており、１つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。

前記第２安定化部１２０は、第２ノードｎｏｄｅ Ｂの電位レベルが第４ノードｎｏｄｅ Ｄの電位レベルより所定電位レベル以上高い場合、前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄを接続させる。このとき、前記所定電位レベルは前記第４トランジスタＮ１２の閾電圧を意味する。

すなわち、第１内部回路１０には第１接地電圧ＶＳＳが印加されるが、前記第１接地電圧ＶＳＳが第２接地電圧ＶＳＳＱより高い場合には、前記第１接地電圧ＶＳＳと前記第２接地電圧ＶＳＳＱが同時に印加されるようになる。これは、前記第１接地電圧ＶＳＳと前記第２接地電圧ＶＳＳＱのターゲットレベルが等しく、前記第１接地電圧ＶＳＳのレベルだけが高くなる場合を説明したものである。

つまり、前記第１内部回路１０は、前記第１接地電圧ＶＳＳが高くなれば、前記第２安定化部１２０を介して並列接続する第２ボンディングワイヤーｂ及び第４ボンディングワイヤーｄに接続された構造を有する。したがって、前記第１内部回路１０は並列接続した２つのボンディングワイヤーに接続された構造を有しており、１つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。

第３に、図１に示された第１安定化部１１０及び第２安定化部１２０が、図２ｃと図３ｃに示すように、スイッチング機能をする第２及び第３トランジスタ（Ｐ２１，Ｐ２２）と第５及び第６トランジスタ（Ｎ２３，Ｎ２４）を含む場合について説明する。

前記第１安定化部１１０は、第１ノードｎｏｄｅ Ａと第３ノードｎｏｄｅ Ｃの電位レベルの差が所定電位レベル以上発生する場合、前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃを接続させる。このとき、前記所定電位レベルは前記第２及び第３トランジスタ（Ｐ２１，Ｐ２２）の閾電圧を意味する。

すなわち、第１内部回路１０は、第１外部電圧ＶＤＤと第２外部電圧ＶＤＤＱに電圧レベルの差が発生すれば、前記第１外部電圧ＶＤＤと前記第２外部電圧ＶＤＤＱが同時に印加されるようになる。前記第１外部電圧ＶＤＤと前記第２外部電圧ＶＤＤＱはターゲットレベルが等しい場合である。

つまり、前記第１内部回路１０は、前記第１外部電圧ＶＤＤと前記第２外部電圧ＶＤＤＱに電圧レベルの差が発生すれば、前記第１安定化部１１０を介して並列接続する第１ボンディングワイヤーａ及び第３ボンディングワイヤーｃに接続された構造を有する。したがって、前記第１内部回路１０は並列接続した２つのボンディングワイヤーに接続された構造を有しており、１つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。

前記第２内部回路２０もまた、前記第１外部電圧ＶＤＤと前記第２外部電圧ＶＤＤＱに電圧レベルの差が発生すれば、前記第１安定化部１１０を介して並列接続する第１ボンディングワイヤーａ及び第３ボンディングワイヤーｃに接続された構造を有する。したがって、前記第２内部回路２０は並列接続した２つのボンディングワイヤーに接続された構造を有しており、１つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。

前記第２安定化部１２０は、第２ノードｎｏｄｅ Ｂと第４ノードｎｏｄｅ Ｄの電位レベルの差が所定電位レベル以上発生する場合、前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄを接続させる。このとき、前記所定電位レベルは前記第５及び第６トランジスタ（Ｎ２３，Ｎ２４）の閾電圧を意味する。

すなわち、第１内部回路１０は、第１接地電圧ＶＳＳと第２接地電圧ＶＳＳＱに電圧レベルの差が発生する場合、前記第１接地電圧ＶＳＳと前記第２接地電圧ＶＳＳＱが同時に印加されるようになる。このとき、前記第１接地電圧ＶＳＳと前記第２接地電圧ＶＳＳＱはターゲットレベルが等しい。

つまり、前記第１内部回路１０は、前記第１接地電圧ＶＳＳと前記第２接地電圧ＶＳＳＱに電圧差が発生すれば、前記第２安定化部１２０を介して並列接続する第２ボンディングワイヤーｂ及び第４ボンディングワイヤーｄに接続された構造を有する。したがって、前記第１内部回路１０は並列接続した２つのボンディングワイヤーに接続された構造を有しており、１つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。

前記第２内部回路２０もまた、前記第１接地電圧ＶＳＳと前記第２接地電圧ＶＳＳＱに電圧レベルの差が発生すれば、前記第２安定化部１２０を介して並列接続する第２ボンディングワイヤーｂ及び第４ボンディングワイヤーｄに接続された構造を有する。したがって、前記第２内部回路２０は並列接続した２つのボンディングワイヤーに接続された構造を有しており、１つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。

本発明の他の実施形態に係る半導体集積回路は、図４に示すように、第１電圧パッド１、第１接地パッド２、第２電圧パッド３、第２接地パッド４、第１内部回路１０、第２内部回路２０、第１キャパシタＣ２１、第２キャパシタＣ２２、及び電圧安定化手段１００を含む。このとき、前記第１電圧パッド１には第１外部電圧ＶＤＤが印加されるパッドであり、第２電圧パッド３には第２外部電圧ＶＤＤＱが印加されるパッドである。また、第１接地パッド２には第１接地電圧ＶＳＳが印加されるパッドであり、第２接地パッド４には第２接地電圧ＶＳＳＱが印加されるパッドである。前記第１外部電圧ＶＤＤは半導体集積回路の周辺回路（ｐｅｒｉ ａｒｅａ）において駆動電圧として用いられる電圧であり、前記第２外部電圧ＶＤＤＱはデータ伝送回路において駆動電圧として用いられる電圧である。前記第１外部電圧ＶＤＤと前記第２外部電圧ＶＤＤＱはターゲットレベルが等しい電圧であり、前記第１接地電圧ＶＳＳと前記第２接地電圧ＶＳＳＱもまたターゲットレベルが等しい。

前記第１電圧パッド１には前記第１外部電圧ＶＤＤが第１外部接続端子（ＶＤＤボール）と第１ボンディングワイヤーａを介して印加される。
前記第１接地パッド２には前記第１接地電圧ＶＳＳが第２外部接続端子（ＶＳＳボール）と第２ボンディングワイヤーｂを介して印加される。
前記第１内部回路１０は前記第１電圧パッド１と前記第１接地パッド２との間に接続される。

前記第２電圧パッド３には前記第２外部電圧ＶＤＤＱが第３外部接続端子（ＶＤＤＱボール）と第３ボンディングワイヤーｃを介して印加される。
前記第２接地パッド４には前記第２接地電圧ＶＳＳＱが第４外部接続端子（ＶＳＳＱボール）と第４ボンディングワイヤーｄを介して印加される。
前記第２内部回路２０は前記第２電圧パッド３と前記第２接地パッド４との間に接続される。

前記第１キャパシタＣ２１は、前記第１電圧パッド１と前記第１内部回路１０が接続された第１ノードｎｏｄｅ Ａと前記第１接地パッド２と前記第１内部回路１０が接続された第２ノードｎｏｄｅ Ｂに接続される。前記第１キャパシタＣ２１は前記第１ノードｎｏｄｅ Ａと前記第２ノードｎｏｄｅ Ｂとの間の電圧を一定に維持させる役割をする。すなわち、前記第１キャパシタＣ２１は前記第１電圧パッド１から印加される前記第１外部電圧ＶＤＤのノイズを前記第１接地パッド２に流す。

前記第２キャパシタＣ２２は、前記第２電圧パッド３と前記第２内部回路２０が接続された第３ノードｎｏｄｅ Ｃと前記第２接地パッド４と前記第２内部回路２０が接続された第４ノードｎｏｄｅ Ｄに接続される。前記第２キャパシタＣ２２は前記第３ノードｎｏｄｅ Ｃと前記第４ノードｎｏｄｅ Ｄとの間の電圧を一定に維持させる役割をする。すなわち、前記第２キャパシタＣ２２は前記第２電圧パッド３から印加される前記第２外部電圧ＶＤＤＱのノイズを前記第２接地パッド４に流す。
前記電圧安定化手段１００は第１安定化部１１０及び第２安定化部１２０を含む。

前記第１安定化部１１０は前記第１ノードｎｏｄｅ Ａと前記第４ノードｎｏｄｅ Ｄに接続される。前記第１安定化部１１０は前記第１ノードｎｏｄｅ Ａに印加される前記第１外部電圧ＶＤＤのノイズを前記第４ノードｎｏｄｅ Ｄを介して前記第２接地パッド４に流す。すなわち、前記第１ノードｎｏｄｅ Ａと前記第４ノードｎｏｄｅ Ｄの電圧レベルの差を一定に維持させる。

前記第１安定化部１１０は前記第１ノードｎｏｄｅ Ａと前記第４ノードｎｏｄｅ Ｄとの間に接続される第３キャパシタＣ２３を含む。前記第３キャパシタＣ２３は、直流成分は通過させず電圧のノイズ、すなわち交流成分だけを通過させるフィルタの機能をする。また、前記第３キャパシタＣ２３に印加される電圧のノイズが大きければ大きいほど、前記第３キャパシタＣ２３はインピーダンスが小さくなる。前記第３キャパシタＣ２３は、前記第１ノードｎｏｄｅ Ａ、すなわち前記第１内部回路１０の電圧端と、前記第４ノードｎｏｄｅ Ｄ、すなわち前記第２内部回路２０の接地端の電圧レベルの差を一定に維持させる。

前記第２安定化部１２０は前記第２ノードｎｏｄｅ Ｂと前記第３ノードｎｏｄｅ Ｃに接続される。前記第２安定化部１２０は前記第３ノードｎｏｄｅ Ｃに印加される前記第２外部電圧ＶＤＤＱのノイズを前記第２ノードｎｏｄｅ Ｃを介して前記第１接地パッド４に流す。すなわち、前記第２ノードｎｏｄｅ Ｃと前記第３ノードｎｏｄｅ Ｃの電圧レベルの差を一定に維持させる。

前記第２安定化部１２０は前記第２ノードｎｏｄｅ Ｂと前記第３ノードｎｏｄｅ Ｃとの間に接続された第４キャパシタＣ２４を含む。前記第４キャパシタＣ２４は、直流成分は通過させず電圧のノイズすなわち、交流成分だけを通過させるフィルタの機能をする。また、前記第４キャパシタＣ２４に印加される電圧のノイズが大きければ大きいほど、前記第４キャパシタＣ２４はインピーダンスが小さくなる。前記第４キャパシタＣ２４は、前記第３ノードｎｏｄｅ Ｃ、すなわち前記第２内部回路２０の電圧端と、前記第２ノードｎｏｄｅ Ｂ、すなわち前記第２内部回路２０の接地端の電圧レベルの差を一定に維持させる。

このように構成された本発明の他の実施形態に係る半導体集積回路は次のように動作する。
前記第１ボンディングワイヤーａは、前記第１電圧パッド１を介し、前記第１内部回路１０、前記第１キャパシタＣ２１、及び前記第３キャパシタＣ２３に接続される。前記第１内部回路１０と前記第１キャパシタＣ２１は、前記第１接地パッド２を介して前記第２ボンディングワイヤーｂに接続される。また、前記第３キャパシタＣ２３は前記第２接地パッド４を介して前記第４ボンディングワイヤーｄに接続される。

したがって、前記第１ボンディングワイヤーａと前記第２ボンディングワイヤーｂを介して第１電流パスが形成され、前記第１ボンディングワイヤーａと前記第４ボンディングワイヤーｄを介して第２電流パスが形成される。これは、前記第１ボンディングワイヤーａと前記第２及び第４ボンディングワイヤーｂ，ｄが並列接続することを意味する。前記第１安定化部１１０を介して並列接続した前記第２及び第４ボンディングワイヤーｂ，ｄは、各１つのボンディングワイヤーによって各内部回路１０，２０に接続しているときよりインダクタンス成分が減少し、それによって逆起電力が減少するようになる。

前記第３ボンディングワイヤーｃの場合、前記第２安定化部１２０を介して並列接続した前記第２及び第４ボンディングワイヤーｂ，ｄに接続される。並列接続した前記第２及び第４ボンディングワイヤーｂ，ｄは、各１つのボンディングワイヤーによって各内部回路１０，２０に接続しているときより小さいインダクタンス成分を有するようになる。

前記第２ボンディングワイヤーｂの場合、前記第２安定化部１２０を介して並列接続した前記第１及び第３ボンディングワイヤーａ、ｃに接続される。前記第１及び第３ボンディングワイヤーａ、ｃは、各１つのボンディングワイヤーによって各内部回路１０，２０に接続しているときより小さいインダクタンス成分を有するようになる。

前記第４ボンディングワイヤーｄの場合、前記第１安定化部１１０を介して並列接続した前記第１及び第３ボンディングワイヤーａ、ｃに接続される。前記第１及び第３ボンディングワイヤーａ、ｃは、各１つのボンディングワイヤーによって各内部回路１０，２０に接続しているときより小さいインダクタンス成分を有するようになる。

つまり、本発明の他の実施形態に係る半導体集積回路は、各内部回路１０，２０に接続されたそれぞれのボンディングワイヤーａ，ｂ，ｃ，ｄが互いに並列接続した構造を有しており、ボンディングワイヤーが含むインダクタンス成分が減少する。したがって、インダクタンス成分による逆起電力が減少し、電圧ノイズもまた減少する。

本発明のまた他の実施形態に係る半導体集積回路は、図５に示すように、第１内部回路１０、第２内部回路２０、第１キャパシタＣ３１、第２キャパシタＣ３２、及び電圧安定化部１００を含む。
前記第１内部回路１０は、第１外部電圧Ｖ＿ｅｘｔ１又は第１内部電圧Ｖ＿ｉｎｔ１が印加され、接地端ＶＳＳに接続される。
前記第２内部回路２０は、第２外部電圧Ｖ＿ｅｘｔ２又は第２内部電圧Ｖ＿ｉｎｔ２が印加され、接地端ＶＳＳに接続される。

前記第１キャパシタＣ３１は、前記第１内部回路１０に前記第１外部電圧Ｖ＿ｅｘｔ１又は前記第１内部電圧Ｖ＿ｉｎｔ１が印加される第１ノードｎｏｄｅ Ａと前記第１内部回路１０と接地端ＶＳＳが接続された第２ノードｎｏｄｅ Ｂに接続される。前記第１キャパシタＣ３１は、前記第１内部回路１０に印加される電圧ノイズを接地端ＶＳＳに流す。すなわち、前記第１キャパシタＣ３１は前記第１内部回路１０に一定の電圧が印加されるようにする。

前記第２キャパシタＣ３２は、前記第２内部回路２０に前記第２外部電圧Ｖ＿ｅｘｔ２又は前記第２内部電圧Ｖ＿ｉｎｔ２が印加される第３ノードｎｏｄｅ Ｃと前記第２内部回路２０と接地端ＶＳＳが接続された第４ノードｎｏｄｅ Ｄに接続される。前記第２キャパシタＣ３２は、前記第２内部回路２０に印加される電圧ノイズを接地端ＶＳＳに流す。すなわち、前記第２キャパシタＣ３２は前記第２内部回路２０に一定の電圧が印加されるようにする。

前記電圧安定化部１００は第１安定化部１１０及び第２安定化部１２０を含む。前記第１安定化部１１０は前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃに接続される。前記第１安定化部１１０は、前記第１キャパシタＣ３１に印加される前記第１外部電圧Ｖ＿ｅｘｔ１又は前記第１内部電圧Ｖ＿ｉｎｔ１のノイズのうちの一部を前記第２キャパシタＣ３２にも印加させる。また、前記第２安定化部１２０は、前記第２キャパシタＣ３２に印加される第２外部電圧Ｖ＿ｅｘｔ２又は前記第２内部電圧Ｖ＿ｉｎｔ２のノイズのうちの一部を前記第１キャパシタＣ３１にも印加させる。

前記第１安定化部１１０は前記第１ノードｎｏｄｅ Ａと前記第３ノードｎｏｄｅ Ｃに接続された第３キャパシタＣ３３を含む。
前記第２安定化部１２０は前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄに接続される。前記第２安定化部１２０は、前記第１キャパシタＣ３１と前記第２キャパシタＣ３２に流れる電圧のノイズが印加され、接地端ＶＳＳに流す。
前記第２安定化部１２０は前記第２ノードｎｏｄｅ Ｂと前記第４ノードｎｏｄｅ Ｄが接続された第４キャパシタＣ３４を含む。

このように構成された本発明のまた他の実施形態に係る半導体集積回路は次のように動作する。
前記第１安定化部１１０は、前記第１外部電圧Ｖ＿ｅｘｔ１又は前記第１内部電圧Ｖ＿ｉｎｔ１のノイズを前記第１及び第２キャパシタＣ３１，Ｃ３２に印加させる。また、前記第２安定化部１２０は、前記第１及び第２キャパシタＣ３１，Ｃ３２に印加された電圧のノイズを接地端ＶＳＳに流す。

つまり、前記第１内部回路１０に印加される前記第１外部電圧Ｖ＿ｅｘｔ１又は前記第１内部電圧Ｖ＿ｉｎｔ１のノイズを２つのキャパシタＣ３１，Ｃ３２を介して接地端ＶＳＳに流す。また、前記第２内部回路２０に印加される前記第２外部電圧Ｖ＿ｅｘｔ２又は前記第２内部電圧Ｖ＿ｉｎｔ２のノイズを２つのキャパシタＣ３１，Ｃ３２を介して接地端ＶＳＳに流す。すなわち、前記第１及び第２安定化部１１０，１２０を介して前記第１内部回路１０は前記第１キャパシタＣ３１と前記第２キャパシタＣ３２に接続される。したがって、前記第１内部回路１０は前記第１キャパシタＣ３１だけに接続しているときよりは、前記第１及び第２安定化部１１０，１２０を介して並列接続した前記第１及び第２キャパシタＣ３１，Ｃ３２に接続しているときの方が少ない電圧ノイズが印加される。その理由は、キャパシタは並列接続したときにキャパシタンスが大きくなるためである。

本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施できるため、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は上記の詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更又は変形した形態は本発明の範囲に含まれると解釈しなければならない。

本発明の実施形態に係る半導体集積回路の構成図である。 図１の第１安定化部の実施形態に係る詳細構成図である。 図１の第１安定化部の実施形態に係る詳細構成図である。 図１の第１安定化部の実施形態に係る詳細構成図である。 図１の第２安定化部の実施形態に係る詳細構成図である。 図１の第２安定化部の実施形態に係る詳細構成図である。 図１の第２安定化部の実施形態に係る詳細構成図である。 本発明の他の実施形態に係る半導体集積回路の構成図である。 本発明のまた他の実施形態に係る半導体集積回路の構成図である。

符号の説明

１…第１電圧パッド
２…第１接地パッド
３…第２電圧パッド
４…第２接地パッド
１０…第１内部回路
２０…第２内部回路
１００…電圧安定化手段
１１０…第１安定化部
１２０…第２安定化部

Claims (24)

1. 第１電圧パッドと、
   第２電圧パッドと、
   前記第１電圧パッドと前記第２電圧パッドとの間に接続された電圧安定化部とを含み、
   前記第１電圧パッドは、第１内部回路に接続され、前記第２電圧パッドは第２内部回路に接続される
   ことを特徴とする半導体集積回路。
2. 前記電圧安定化部は、
   前記第１電圧パッドと前記第２電圧パッドを介して印加される前記第１外部電圧及び前記第２外部電圧のノイズが高周波になるほど小さいインピーダンスを有するフィルタを含む
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 前記フィルタは、キャパシタを含むことを特徴とする請求項２に記載の半導体集積回路。
4. 前記第１電圧パッドに印加される第１外部電圧は、前記第２電圧パッドに印加される第２外部電圧とターゲットレベルが等しいことを特徴とする請求項１に記載の半導体集積回路。
5. 前記電圧安定化部は、
   前記第１外部電圧のレベルが前記第２外部電圧のレベルより所定電圧レベル以上低くなったとき、前記第１電圧パッドと前記第２電圧パッドを接続させるスイッチング素子を含む
   ことを特徴とする請求項４に記載の半導体集積回路。
6. 前記電圧安定化部は、前記第１外部電圧と前記第２外部電圧の電圧レベルの差が所定電圧レベル以上になったとき、前記第１電圧パッドと前記第２電圧パッドを接続させる第１スイッチング素子及び第２スイッチング素子を含み、
   前記第１スイッチング素子は、前記第１外部電圧が前記第２外部電圧のレベルより前記所定電圧レベル以上低くなったとき、前記第１電圧パッドと前記第２電圧パッドを接続させ、
   前記第２スイッチング素子は、前記第２外部電圧が前記第１外部電圧のレベルより前記所定電圧レベル以上低くなったときに、前記第１電圧パッドと前記第２電圧パッドを接続させることを特徴とする請求項４に記載の半導体集積回路。
7. 第１電流が流れる第１内部回路と、
   第２電流が流れる第２内部回路と、
   前記第１電流のうちの一部と前記第２電流のうちの一部は第１接地パッドに流れ、残りの前記第１電流と残りの前記第２電流は第２接地パッドに流れるように構成された電圧安定化部とを
   含むことを特徴とする半導体集積回路。
8. 前記第１接地パッドには、第１接地電圧が印加され、
   前記第２接地パッドには、前記第２接地電圧が印加されることを特徴とする請求項７に記載の半導体集積回路。
9. 前記電圧安定化部は、
   前記第１接地パッドと前記第１内部回路が接続された第１ノードと前記第２接地パッドと前記第２内部回路が接続された第２ノードに接続されたフィルタを含む
   ことを特徴とする請求項８に記載の半導体集積回路。
10. 前記フィルタは、キャパシタを含むことを特徴とする請求項９に記載の半導体集積回路。
11. 前記第１接地電圧は、前記第２接地電圧とターゲットレベルが等しく、
    前記電圧安定化部は、前記第１接地電圧が前記第２接地電圧のレベルより所定電圧レベル以上高くなったときに、前記第１接地パッドと前記第２接地パッドを接続させるスイッチング素子を含む
    ことを特徴とする請求項８に記載の半導体集積回路。
12. 前記電圧安定化部は、前記第１接地電圧と前記第２接地電圧の電圧レベルの差が所定電圧レベル以上となったときに、前記第１接地パッドと前記第２接地パッドを接続させる第１スイッチング素子及び第２スイッチング素子を含み、
    前記第１スイッチング素子は、前記第１接地電圧が前記第２接地電圧のレベルより前記所定電圧レベル以上高くなったとき、前記第１接地パッドと前記第２接地パッドを接続させ、
    前記第２スイッチング素子は、前記第２接地電圧が前記第１接地電圧のレベルより前記所定電圧レベル以上高くなったときに、前記第１接地パッドと前記第２接地パッドを接続させる
    ことを特徴とする請求項８に記載の半導体集積回路。
13. 第１内部回路の電圧端及び接地端に接続された第１キャパシタと、
    第２内部回路の電圧端及び接地端に接続された第２キャパシタと、
    前記第１キャパシタに印加される電圧のノイズを前記第２キャパシタにも印加するように構成された電圧安定化部と
    を含むことを特徴とする半導体集積回路。
14. 前記電圧安定化部は、前記第１内部回路の電圧端と前記第２内部回路の電圧端に接続されたフィルタを含むことを特徴とする請求項１３に記載の半導体集積回路。
15. 前記電圧安定化部は、前記第１内部回路の接地端と前記第２内部回路の接地端に接続されたフィルタを含むことを特徴とする請求項１３に記載の半導体集積回路。
16. 前記フィルタは、前記電圧のノイズが高周波になるほど小さいインピーダンスを有するように構成されていることを特徴とする請求項１４に記載の半導体集積回路。
17. 前記フィルタは、前記電圧のノイズが高周波になるほど小さいインピーダンスを有するように構成されていることを特徴とする請求項１５に記載の半導体集積回路。
18. 前記フィルタは第３キャパシタを含むことを特徴とする請求項１６に記載の半導体集積回路。
19. 前記フィルタは第３キャパシタを含むことを特徴とする請求項１７に記載の半導体集積回路。
20. 前記電圧安定化部は、
    前記第１内部回路の電圧端と前記第２内部回路の電圧端に接続された第１安定化部と、
    前記第１内部回路の接地端と前記第２内部回路の接地端に接続された第２安定化部と
    を含むことを特徴とする請求項１３に記載の半導体集積回路。
21. 前記第１安定化部は、前記第１内部回路の電圧端と前記第２内部回路の電圧端から印加される電圧のノイズが高周波になるほど小さいインピーダンスを有する第１フィルタである第３キャパシタを含み、
    前記第２安定化部は、前記第１内部回路の接地端と前記第２内部回路の接地端から印加される電圧のノイズが高周波になるほど小さいインピーダンスを有する第２フィルタである第４キャパシタを含むことを特徴とする請求項２０に記載の半導体集積回路。
22. 前記電圧安定化部は、前記第１内部回路の電圧端と前記第２内部回路の接地端のレベルの差を一定に維持するように構成されている、請求項１３に記載の半導体集積回路。
23. 前記電圧安定化部は、前記第１内部回路の電圧端と前記第２内部回路の接地端に接続された第３キャパシタを含むことを特徴とする請求項２２に記載の半導体集積回路。
24. 前記電圧安定化部は、
    前記第１内部回路の電圧端と前記第２内部回路の接地端に接続された第１安定化部である第３キャパシタと、
    前記第２内部回路の電圧端と前記第１内部回路の接地端に接続された第２安定化部である第４キャパシタと
    を含むことを特徴とする請求項１３に記載の半導体集積回路。