KR20160005404A - 시스템 - Google Patents

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KR20160005404A
KR20160005404A KR1020140084266A KR20140084266A KR20160005404A KR 20160005404 A KR20160005404 A KR 20160005404A KR 1020140084266 A KR1020140084266 A KR 1020140084266A KR 20140084266 A KR20140084266 A KR 20140084266A KR 20160005404 A KR20160005404 A KR 20160005404A
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김종수
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에스케이하이닉스 주식회사
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    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
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Abstract

시스템은 제1 전원전압 및 제1 접지전압을 공급 받아 구동되는 제1 회로, 제2 전원전압 및 제2 접지전압을 공급 받아 구동되는 제2 회로 및 상기 제1 접지전압과 상기 제2 접지전압 사이에 위치하고, 상기 제2 접지전압으로부터 상기 제1 접지전압으로 흐르는 전류를 차단하는 안정화부를 포함한다.

Description

시스템{SYSTEM}
본 발명은 서로 다른 전원전압을 사용하는 회로들 간에 접지전압을 통해 유입되는 노이즈의 유입을 방지하는 시스템에 관한 것이다.
일반적으로 반도체 공정이 발전함에 따라 메모리 칩의 용량이 증대되고 동작속도가 증가하는데, 반도체 공정이 미세화 될수록 메모리 칩 내부의 신호 선 폭은 점점 감소한다. 따라서, 인접하게 위치하는 회로나 신호 라인간의 간섭이나 노이즈(Noise)로 인해 메모리 칩이 동작할 때 오류가 발생한다.
즉, 인접한 회로나 인접한 전원라인의 간격이 작아짐에 따라 인접한 회로나 인접한 전원라인간에 발생하는 기생용량의 값이 증가되어 데이터 전송장치(Transceiver)에서 보낸 데이터가 수신 장치(Receiver)에 도달할 때 정확한 데이터 값이 전달되지 않는 경우 등과 같은 반도체 장치의 동작 오류가 발생하게 되는데, 이와 같은 반도체 장치의 동작 오류를 방지하기 위한 노력이 계속되고 있다.
본 발명은 서로 다른 전원전압을 사용하는 회로들 간에 접지전압을 통해 흐르는 전류를 차단하여 높은 전압레벨의 전원전압을 사용하는 회로로부터 발생하는 노이즈의 유입을 방지하는 시스템을 제공한다.
이를 위해 본 발명은 제1 전원전압 및 제1 접지전압을 공급 받아 구동되는 제1 회로, 제2 전원전압 및 제2 접지전압을 공급 받아 구동되는 제2 회로 및 상기 제1 접지전압과 상기 제2 접지전압 사이에 위치하고, 상기 제2 접지전압으로부터 상기 제1 접지전압으로 흐르는 전류를 차단하는 안정화부를 포함하는 시스템을 제공한다.
또한, 본 발명은 제1 전원전압 및 제1 접지전압을 공급 받아 구동되는 제1 회로, 제2 전원전압 및 제2 접지전압을 공급 받아 구동되는 제2 회로 및 상기 제1 접지전압과 상기 제2 접지전압 사이에 위치하고, 상기 제1 접지전압과 상기 제2 접지전압 간에 유입되는 노이즈를 차단하는 안정화부를 포함하는 시스템을 제공한다.
본 발명에 의하면 서로 다른 전원전압을 사용하는 회로들 간에 접지전압을 통해 흐르는 전류를 차단함으로써 높은 전압레벨의 전원전압을 사용하는 회로로부터 발생하는 노이즈의 유입을 방지할 수 있는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 시스템의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 시스템에 포함된 안정화부의 구성을 도시한 회로도이다.
도 3 내지 도 5는 본 발명의 다양한 실시예에 따른 안정화부의 구성을 도시한 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 시스템은 제1 회로(10), 제2 회로(20) 및 안정화부(30)로 구성된다.
제1 회로(10)는 제1 전원전압(VDD1)과 제1 접지전압(VSS1)을 공급 받아 구동된다.
제2 회로(20)는 제2 전원전압(VDD2)과 제2 접지전압(VSS2)을 공급 받아 구동된다. 여기서, 제1 및 제2 회로(10,20)는 메모리, 집적회로, 전자회로, 컨트롤러 및 프로세서 등과 같은 다양한 회로로 구현될 수 있으며, 멀티칩 패키지 내부에 실장되는 시스템 온 칩(System On Chip), 시스템 인 패키지(System In Pakage) 및 패키지 온 패키지(Pakage On Pakage)등으로 구혈될 수 있다. 또한, 제2 전원전압(VDD2)은 제1 전원전압(VDD1)보다 높은 전압레벨을 갖는 것이 바람직하다.
안정화부(30)는 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 위치하고, 제2 접지전압(VSS2)으로부터 제1 접지전압(VSS1)으로 흐르는 전류를 차단한다. 즉, 안정화부(30)는 제2 접지전압(VSS2)으로부터 제1 접지전압(VSS1)으로 입력되는 노이즈(Noise)를 차단한다.
도 2를 참고하면, 안정화부(30)는 애노드가 제1 접지전압(VSS1)과 연결되고, 캐소드가 제2 접지전압(VSS2)과 연결되는 다이오드(D1)로 구현된다. 즉, 안정화부(30)는 제2 접지전압(VSS2)으로부터 제1 접지전압(VSS1)으로 흐르는 전류를 차단함으로써 노이즈(Noise) 유입을 방지한다. 여기서, 다이오드(D1)는 애노드로부터 캐소드로 전류가 흐르는 순방향 다이오드로 구현된다. 또한, 다이오드(D1)의 애노드는 전하가 방출되는 단자이고, 캐소드는 애노드로부터 방출된 전하가 공급되는 단자이다.
이와 같이 구성된 본 발명의 일 실시예에 따른 시스템의 동작을 도 1 및 도 2를 참고하여 설명하되, 제2 회로(20)에서 사용되는 제2 접지전압(VSS2)의 전압레벨이 변동되어 노이즈(Noise)가 발생하는 경우를 예를 들어 설명하면 다음과 같다.
제1 회로(10)는 제1 전원전압(VDD1)과 제1 접지전압(VSS1)을 공급 받아 구동된다.
제2 회로(20)는 제2 전원전압(VDD2)과 제2 접지전압(VSS2)을 공급 받아 구동된다.
안정화부(30)는 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 위치하여, 제2 접지전압(VSS2)으로부터 제1 접지전압(VSS1)으로 흐르는 전류를 차단한다. 즉, 안정화부(30)의 다이오드(D1)는 애노드가 제1 접지전압(VSS1)과 연결되고, 캐소드가 제2 접지전압(VSS2)과 연결되므로 제2 접지전압(VSS2)으로부터 제1 접지전압(VSS1)으로 흐르는 전류를 차단함으로써 노이즈(Noise) 유입을 방지한다.
도 3 내지 도 5는 본 발명의 다양한 실시예에 따른 안정화부의 구성을 도시한 회로도이다.
도 3을 참고하면, 안정화부(30a)는 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 연결되는 캐패시터(C1) 및 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 연결되는 저항(R1)으로 구현된다. 여기서, 캐패시터(C1) 및 저항(R1)은 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 병렬로 연결된다. 즉, 안정화부(30a)는 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 병렬로 연결되는 캐패시터(C1) 및 저항(R1)을 통해 RC필터로 동작함으로써 제1 접지전압(VSS1)과 제2 접지전압(VSS2)간의 노이즈(Noise) 유입을 방지한다.
이와 같이 구성된 본 발명의 일 실시예에 따른 시스템의 동작을 도 1 및 도 3를 참고하여 설명하되, 제2 회로(20)에서 사용되는 제2 접지전압(VSS2)의 전압레벨이 변동되어 노이즈(Noise)가 발생하는 경우를 예를 들어 설명하면 다음과 같다.
제1 회로(10)는 제1 전원전압(VDD1)과 제1 접지전압(VSS1)을 공급 받아 구동된다.
제2 회로(20)는 제2 전원전압(VDD2)과 제2 접지전압(VSS2)을 공급 받아 구동된다.
안정화부(30a)는 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 병렬로 연결되는 캐패시터(C1) 및 저항(R1)을 통해 RC필터로 동작함으로써 제1 접지전압(VSS1)과 제2 접지전압(VSS2)간의 노이즈(Noise) 유입을 방지한다.
도 4를 참고하면, 안정화부(30b)는 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 연결되고, 접지전압(VSS)을 입력 받아 턴온되는 PMOS 트랜지스터형 제1 구동소자(P1)로 구현된다. 즉, 안정화부(30b)는 접지전압(VSS)을 입력 받아 턴온되는 제1 구동소자(P1)를 통해 제1 접지전압(VSS1)과 제2 접지전압(VSS2)을 클램핑함으로써 제1 접지전압(VSS1)과 제2 접지전압(VSS2)간의 노이즈(Noise) 유입을 방지한다. 여기서, 제1 구동소자(P1)의 저항값은 제1 접지전압(VSS1)과 제2 접지전압(VSS2)간에 흐르는 전류를 차단할 수 있도록 큰 저항값으로 설정되는 것이 바람직하다. 또한, 접지전압(VSS)은 제1 접지전압(VSS1) 또는 제2 접지전압(VSS2)일 수 있고, 실시예에 따라 제1 구동소자(P1)를 턴온시키는 전압으로 구현될 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 시스템의 동작을 도 1 및 도 4를 참고하여 설명하되, 제2 회로(20)에서 사용되는 제2 접지전압(VSS2)의 전압레벨이 변동되어 노이즈(Noise)가 발생하는 경우를 예를 들어 설명하면 다음과 같다.
제1 회로(10)는 제1 전원전압(VDD1)과 제1 접지전압(VSS1)을 공급 받아 구동된다.
제2 회로(20)는 제2 전원전압(VDD2)과 제2 접지전압(VSS2)을 공급 받아 구동된다.
안정화부(30b)는 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 연결되고, 접지전압(VSS)을 입력 받아 턴온되는 PMOS 트랜지스터형 제1 구동소자(P1)에 의해 제1 접지전압(VSS1)과 제2 접지전압(VSS2)을 클램핑함으로써 제1 접지전압(VSS1)과 제2 접지전압(VSS2)간의 노이즈(Noise) 유입을 방지한다.
도 5를 참고하면, 안정화부(30c)는 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 연결되고, 전원전압(VDD)을 입력 받아 턴온되는 NMOS 트랜지스터형 제2 구동소자(N1)로 구현된다. 즉, 안정화부(30c)는 전원전압(VDD)을 입력 받아 턴온되는 제2 구동소자(N1)를 통해 제1 접지전압(VSS1)과 제2 접지전압(VSS2)을 클램핑함으로써 제1 접지전압(VSS1)과 제2 접지전압(VSS2)간의 노이즈(Noise) 유입을 방지한다. 여기서, 제2 구동소자(N1)의 저항값은 제1 접지전압(VSS1)과 제2 접지전압(VSS2)간에 흐르는 전류를 차단할 수 있도록 큰 저항값으로 설정되는 것이 바람직하다. 또한, 전원전압(VDD)은 제1 전원전압(VDD1) 또는 제2 전원전압(VDD2)일 수 있고, 실시예에 따라 제2 구동소자(N1)를 턴온시키는 전압으로 구현될 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 시스템의 동작을 도 1 및 도 5를 참고하여 설명하되, 제2 회로(20)에서 사용되는 제2 접지전압(VSS2)의 전압레벨이 변동되어 노이즈(Noise)가 발생하는 경우를 예를 들어 설명하면 다음과 같다.
제1 회로(10)는 제1 전원전압(VDD1)과 제1 접지전압(VSS1)을 공급 받아 구동된다.
제2 회로(20)는 제2 전원전압(VDD2)과 제2 접지전압(VSS2)을 공급 받아 구동된다.
안정화부(30c)는 제1 접지전압(VSS1)과 제2 접지전압(VSS2) 사이에 연결되고, 전원전압(VDD)을 입력 받아 턴온되는 NMOS 트랜지스터형 제2 구동소자(N1)에 의해 제1 접지전압(VSS1)과 제2 접지전압(VSS2)을 클램핑하므로써 제1 접지전압(VSS1)과 제2 접지전압(VSS2)간의 노이즈(Noise) 유입을 방지한다.
이와 같이 구성된 시스템은 서로 다른 전원전압(VDD1,VDD2)을 사용하는 회로 간에 접지전압(VSS)을 통해 흐르는 전류를 차단함으로써 높은 전압레벨의 전원전압을 사용하는 회로로부터 발생되는 노이즈(Noise)의 유입을 방지할 수 있다.
10. 제1 회로 20. 제2 회로
30. 안정화부

Claims (10)

  1. 제1 전원전압 및 제1 접지전압을 공급 받아 구동되는 제1 회로;
    제2 전원전압 및 제2 접지전압을 공급 받아 구동되는 제2 회로; 및
    상기 제1 접지전압과 상기 제2 접지전압 사이에 위치하고, 상기 제2 접지전압으로부터 상기 제1 접지전압으로 흐르는 전류를 차단하는 안정화부를 포함하는 시스템.
  2. 제 1 항에 있어서, 상기 제2 전원전압은 상기 제1 전원전압보다 높은 전압레벨을 갖는 시스템.
  3. 제 1 항에 있어서, 상기 안정화부는
    상기 제1 접지전압이 애노드에 연결되고, 상기 제2 접지전압이 캐소드에 연결되는 다이오드인 시스템.
  4. 제 3 항에 있어서, 상기 다이오드는 상기 애노드로부터 상기 캐소드로 전류가 흐르는 소자인 시스템.
  5. 제 3 항에 있어서, 상기 애노드는 전하가 방출되는 단자이고, 상기 캐소드는 상기 애노드로부터 방출된 전하가 공급되는 단자인 시스템.
  6. 제1 전원전압 및 제1 접지전압을 공급 받아 구동되는 제1 회로;
    제2 전원전압 및 제2 접지전압을 공급 받아 구동되는 제2 회로; 및
    상기 제1 접지전압과 상기 제2 접지전압 사이에 위치하고, 상기 제1 접지전압과 상기 제2 접지전압 간에 유입되는 노이즈를 차단하는 안정화부를 포함하는 시스템.
  7. 제 6 항에 있어서, 상기 제2 전원전압은 상기 제1 전원전압보다 높은 전압레벨을 갖는 시스템.
  8. 제 6 항에 있어서, 상기 안정화부는
    상기 제1 접지전압과 상기 제2 접지전압 사이에 연결되는 캐패시터; 및
    상기 제1 접지전압과 상기 제2 접지전압 사이에 연결되는 저항을 포함하되, 상기 캐패시터와 상기 저항은 병렬 연결되는 시스템.
  9. 제 6 항에 있어서, 상기 안정화부는
    상기 제1 접지전압과 상기 제2 접지전압 사이에 연결되어 상기 제1 접지전압 또는 상기 제2 접지전압에 응답하여 턴온되는 제1 구동소자를 포함하는 시스템.
  10. 제 6 항에 있어서, 상기 안정화부는
    상기 제1 접지전압과 상기 제2 접지전압 사이에 연결되어 상기 제1 전원전압 또는 상기 제2 전원전압에 응답하여 턴온되는 제2 구동소자를 포함하는 시스템.
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