JPS63176012A - Ｍｉｓトランジスタ回路 - Google Patents
Ｍｉｓトランジスタ回路Info
- Publication number
- JPS63176012A JPS63176012A JP62008669A JP866987A JPS63176012A JP S63176012 A JPS63176012 A JP S63176012A JP 62008669 A JP62008669 A JP 62008669A JP 866987 A JP866987 A JP 866987A JP S63176012 A JPS63176012 A JP S63176012A
- Authority
- JP
- Japan
- Prior art keywords
- mis transistor
- transistor
- circuit
- channel mos
- inverter circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000630 rising effect Effects 0.000 abstract description 5
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 abstract 3
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、インバータ回路の入力側に抵抗を接続°し
て出力波形の立上り、立下りを、制御するようにしたＭ
ＩＳトランジスタ回路に関するものである。
て出力波形の立上り、立下りを、制御するようにしたＭ
ＩＳトランジスタ回路に関するものである。
従来、ＭＯ３回路、あるいはより広くＭＩＳトランジス
タ回路においては、インバータ回路の入力側に接続され
た抵抗の値を変えることにより、上記抵抗と上記インバ
ータ回路の入力側に生じるゲート浮遊容量よりなる遅延
回路の時定数を制御し、出力波形の制御を行っている。
タ回路においては、インバータ回路の入力側に接続され
た抵抗の値を変えることにより、上記抵抗と上記インバ
ータ回路の入力側に生じるゲート浮遊容量よりなる遅延
回路の時定数を制御し、出力波形の制御を行っている。
インバータ回路に相補型ＭＯ３（以下ＣＭＯＳと称する
）回路を使用した場合の上記ＭＯ３回路の構成例を第１
３図に、その動作タイミングチャートを第１４図に示し
、従来型ＭＯ３回路の動作を説明する。
）回路を使用した場合の上記ＭＯ３回路の構成例を第１
３図に、その動作タイミングチャートを第１４図に示し
、従来型ＭＯ３回路の動作を説明する。
第１３図において、１はソースが電源電圧Ｖｃｃに接続
され、ドレインが出力端Ｃ点に接続され、ゲートがイン
バータ回路の入力端となるＢ点に接続されたｐチャネル
ＭＯＳトランジスタと、ドレインが出力端Ｃ点に接続さ
れ、ソースが接地電位に接続され、ゲートがインバータ
回路の入力端となるＢ点に接続されたｎチャネルＭＯ３
トランジスタから成るＣＭＯＳインバータ回路である。
され、ドレインが出力端Ｃ点に接続され、ゲートがイン
バータ回路の入力端となるＢ点に接続されたｐチャネル
ＭＯＳトランジスタと、ドレインが出力端Ｃ点に接続さ
れ、ソースが接地電位に接続され、ゲートがインバータ
回路の入力端となるＢ点に接続されたｎチャネルＭＯ３
トランジスタから成るＣＭＯＳインバータ回路である。
２は入力端Ａ点とＣＭＯＳインバータ回路１の入力端Ｂ
点との間に接続された抵抗である。Ｖｉｎｌ。
点との間に接続された抵抗である。Ｖｉｎｌ。
Ｖｉｎ２．ＶｏｕｔはそれぞれＡ、Ｂ、Ｃ点における電
圧波形を示す。
圧波形を示す。
ここでＡ点に第１４図に示したＶｉｎｌなる波形が印加
された場合、Ｖｉｎ２は抵抗２とＣＭＯＳインバータ回
路１のゲート浮遊容量より決る時定数により立上り、立
下りが遅延する。その結果これによりＶｉｎ２を入力波
形とするＣＭＯＳインバータ回路１の出力波形Ｖｏｕｔ
を制御できることになる。
された場合、Ｖｉｎ２は抵抗２とＣＭＯＳインバータ回
路１のゲート浮遊容量より決る時定数により立上り、立
下りが遅延する。その結果これによりＶｉｎ２を入力波
形とするＣＭＯＳインバータ回路１の出力波形Ｖｏｕｔ
を制御できることになる。
〔発明が解決しようとする問題点３
以上説明したごとく、従来のＭＯ３回路では、時定数を
かえると立上り、立下りの両方の出力波形が変化し、出
力波形の立上り、立下りを個別に制御することができな
いという問題点があった。
かえると立上り、立下りの両方の出力波形が変化し、出
力波形の立上り、立下りを個別に制御することができな
いという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、上記波形の立上り、立下りを個別に制御でき
るＭＩＳトランジスタ回路を提供することを目的とする
。
たもので、上記波形の立上り、立下りを個別に制御でき
るＭＩＳトランジスタ回路を提供することを目的とする
。
この発明に係るＭＩＳトランジスタ回路は、インバータ
回路の入力側に接続された抵抗に並列に出力波形の立上
り、立下りを個別に決めるＭＩＳトランジスタを接続し
たものである。
回路の入力側に接続された抵抗に並列に出力波形の立上
り、立下りを個別に決めるＭＩＳトランジスタを接続し
たものである。
この発明においては、接続したＭＩＳトランジスタが、
入力波形の立上り、立下り時に導通することにより抵抗
と′Ｍ Ｉ Ｓ トランジスタのゲート浮遊容量とから
なる遅延回路の時定数を変化させるから、これを利用し
て出力波形の立上り、立下りを個別に制御する。
入力波形の立上り、立下り時に導通することにより抵抗
と′Ｍ Ｉ Ｓ トランジスタのゲート浮遊容量とから
なる遅延回路の時定数を変化させるから、これを利用し
て出力波形の立上り、立下りを個別に制御する。
以下、この発明を実施例に基づいて説明する。
第１図はこの発明の第１の実施例によるＭＩＳトランジ
スタ回路を示し、図において、１はソースが電源電圧Ｖ
ｃｃに接続され、ドレインが出力端Ｃ点に接続され、ゲ
ートがインバータ回路の入力端Ｂ点に接続されたｐチャ
ネルＭＯＳトランジスタと、ドレインが出力端Ｃ点に接
続され、ソースが接地電位に接続され、ゲートがインバ
ータ回路のに端Ｂ点に接続されたｎチャネルＭＯ３トラ
ンジスタからなるＣＭＯＳインパーク回路である。
スタ回路を示し、図において、１はソースが電源電圧Ｖ
ｃｃに接続され、ドレインが出力端Ｃ点に接続され、ゲ
ートがインバータ回路の入力端Ｂ点に接続されたｐチャ
ネルＭＯＳトランジスタと、ドレインが出力端Ｃ点に接
続され、ソースが接地電位に接続され、ゲートがインバ
ータ回路のに端Ｂ点に接続されたｎチャネルＭＯ３トラ
ンジスタからなるＣＭＯＳインパーク回路である。
２は入力端Ａ点とＣＭＯＳインバータ回路１の入力端Ｂ
点との間に接続された抵抗である。３はドレインとソー
スが抵抗２の両端にそれぞれ接続され、ドレインが入力
端Ａ点に接続されたｎチャネルＭＯＳトランジスタであ
る。Ｖｉｎｌは前段（図示省略）からの入力波形、Ｖｉ
ｎ２はＣＭＯＳインバータ回路１の入力波形、Ｖｏｕｔ
は出力波形を示す。
点との間に接続された抵抗である。３はドレインとソー
スが抵抗２の両端にそれぞれ接続され、ドレインが入力
端Ａ点に接続されたｎチャネルＭＯＳトランジスタであ
る。Ｖｉｎｌは前段（図示省略）からの入力波形、Ｖｉ
ｎ２はＣＭＯＳインバータ回路１の入力波形、Ｖｏｕｔ
は出力波形を示す。
次に上記実施例の動作について第２図に示すタイミング
チャートを参照して説明する。第１図のＡ点に第２図に
示した入力波形Ｖｔｎ１が印加されるとＶｉｎｌの立上
りと共に抵抗２に並列に挿入したｎチャネルＭＯ３トラ
ンジスタ３がＯＮ状態となりＶｉｎ２の立上り波形は急
峻となる。その後ＶｉｎｌとＶｉｎ２の電位差がｎチャ
ネルＭＯＳトランジスタ３のしきい値電圧以下になると
ｎチャネルＭＯＳトランジスタ３はＯＦＦ状態となる。
チャートを参照して説明する。第１図のＡ点に第２図に
示した入力波形Ｖｔｎ１が印加されるとＶｉｎｌの立上
りと共に抵抗２に並列に挿入したｎチャネルＭＯ３トラ
ンジスタ３がＯＮ状態となりＶｉｎ２の立上り波形は急
峻となる。その後ＶｉｎｌとＶｉｎ２の電位差がｎチャ
ネルＭＯＳトランジスタ３のしきい値電圧以下になると
ｎチャネルＭＯＳトランジスタ３はＯＦＦ状態となる。
次に立下り時においてはｎチャネルＭＯＳトランジスタ
３はＯＦＦ状態のままで、Ｖｉｎ２は従来例と同様に遅
延回路の時定数で立下る。ＶｏｕｔはＣＭＯＳインバー
タ回路１によりＶｉｎ２がしきい値電圧を越えた時に変
化するため、この実施例においては出力波形Ｖｏｕｔの
立上り特性を制御することができる。
３はＯＦＦ状態のままで、Ｖｉｎ２は従来例と同様に遅
延回路の時定数で立下る。ＶｏｕｔはＣＭＯＳインバー
タ回路１によりＶｉｎ２がしきい値電圧を越えた時に変
化するため、この実施例においては出力波形Ｖｏｕｔの
立上り特性を制御することができる。
第３図は上記第１図に示した第１の実施例におけるｎチ
ャネルＭＯＳトランジスタ３の代わりにｐチャネルＭＯ
Ｓトランジスタ４を接続した本発明の第２の実施例を示
す。他の部分はすべて第１図と同一である。
ャネルＭＯＳトランジスタ３の代わりにｐチャネルＭＯ
Ｓトランジスタ４を接続した本発明の第２の実施例を示
す。他の部分はすべて第１図と同一である。
第４図はこの第２の実施例におけるタイミングチャート
を示す。入力波形Ｖｉａｌの立下り時のみｐチャー）Ｍ
Ｏ３トランジスタ４がＯＮ状態となり、従って出力波形
Ｖｏｕｔの立下り特性を制御することができる。
を示す。入力波形Ｖｉａｌの立下り時のみｐチャー）Ｍ
Ｏ３トランジスタ４がＯＮ状態となり、従って出力波形
Ｖｏｕｔの立下り特性を制御することができる。
第５図は上記第１図に示した第１の実施例におけるｎチ
ャートＭＯＳトランジスタ３の替りに、ゲートをＣＭＯ
Ｓインバータ回路１の入力側に接続したｎチャネルＭＯ
Ｓトランジスタ５を接続した本発明の第３の実施例を示
す。他の部分はすべて第１図と全く同一である。
ャートＭＯＳトランジスタ３の替りに、ゲートをＣＭＯ
Ｓインバータ回路１の入力側に接続したｎチャネルＭＯ
Ｓトランジスタ５を接続した本発明の第３の実施例を示
す。他の部分はすべて第１図と全く同一である。
第６図はこの第３の実施例におけるタイミングチャート
を示す。入力波形Ｖｉｎｌの立下り時のみｎチャネルＭ
ＯＳトランジスタ５がＯＮ状態となり、これにより出力
波形Ｖｏｕｔの立下り特性を制御することができる。
を示す。入力波形Ｖｉｎｌの立下り時のみｎチャネルＭ
ＯＳトランジスタ５がＯＮ状態となり、これにより出力
波形Ｖｏｕｔの立下り特性を制御することができる。
第７図は上記第５図に示した第３の実施例におけるｎチ
ャネルＭＯＳトランジスタ５の替りに、ｐチャネルＭＯ
Ｓ トランジスタロを接続した本発明の第４の実施例を
示す。他の部分はすべて第５図と全く同一である。
ャネルＭＯＳトランジスタ５の替りに、ｐチャネルＭＯ
Ｓ トランジスタロを接続した本発明の第４の実施例を
示す。他の部分はすべて第５図と全く同一である。
第８図はこの第４の実施例におけるタイミングチャート
を示す。入力波形Ｖｉｎｌの立上り時のみｐチャネルＭ
ＯＳトランジスタ６がＯＮ状態となり、出力波形Ｖｏｕ
ｔの立上・り特性を制御することができる。
を示す。入力波形Ｖｉｎｌの立上り時のみｐチャネルＭ
ＯＳトランジスタ６がＯＮ状態となり、出力波形Ｖｏｕ
ｔの立上・り特性を制御することができる。
第９図は上記第１図に示した第１の実施例におけるｎチ
ャネルＭＯＳトランジスタ３の替りに、ゲートをＣＭＯ
Ｓインバータ回路１の出力側に接続したｎチャネルＭＯ
３トランジスタフを接続した本発明の第５の実施例を示
す、他の部分はすべて第１図と全（同一である。
ャネルＭＯＳトランジスタ３の替りに、ゲートをＣＭＯ
Ｓインバータ回路１の出力側に接続したｎチャネルＭＯ
３トランジスタフを接続した本発明の第５の実施例を示
す、他の部分はすべて第１図と全（同一である。
第１０図はこの第５の実施例におけるタイミングチャー
トを示す。入力波形Ｖｉｎｌの立上り時前半と立下り時
後半にｎチャネルＭＯＳトランジスタフがＯＮ状態とな
り、出力波形Ｖｏｕｔの立上り、立下り特性を制御する
ことができる。
トを示す。入力波形Ｖｉｎｌの立上り時前半と立下り時
後半にｎチャネルＭＯＳトランジスタフがＯＮ状態とな
り、出力波形Ｖｏｕｔの立上り、立下り特性を制御する
ことができる。
第１１図は上記第９図に示した第５の実施例におけるｎ
チャネルＭＯＳトランジスタフの代わりに、ｐチャネル
ＭＯＳトランジスタ８を接続した本発明の第６の実施例
を示す。他の部分はすべて第９図と全く同一である。
チャネルＭＯＳトランジスタフの代わりに、ｐチャネル
ＭＯＳトランジスタ８を接続した本発明の第６の実施例
を示す。他の部分はすべて第９図と全く同一である。
第１２図はこの第５の実施例におけるタイミングチャー
トを示す。入力波形Ｖｉｎｌの立上り時後半と立下り時
前半にｐチャネルＭＯＳトランジスタ８がＯＮ状態とな
り、出力波形Ｖｏｕｔの立上り。
トを示す。入力波形Ｖｉｎｌの立上り時後半と立下り時
前半にｐチャネルＭＯＳトランジスタ８がＯＮ状態とな
り、出力波形Ｖｏｕｔの立上り。
立下り特性を制御することができる。
なお、上記各実施例ではＭＯＳトランジスタを１個だけ
用いたが、２個のトランジスタを並列に接続するなど組
合せを変え複数個のＭＯＳトランジスタを接続しても同
様の効果があることは勿論である。
用いたが、２個のトランジスタを並列に接続するなど組
合せを変え複数個のＭＯＳトランジスタを接続しても同
様の効果があることは勿論である。
以上のように、この発明によれば、インバータ回路の入
力側に抵抗を接続してなる回路において、上記抵抗と並
列にｔＩＳｌ−ランジスタを接続するようにしたので、
出力波形の立上り、立下りを個別に制御できる効果があ
る。
力側に抵抗を接続してなる回路において、上記抵抗と並
列にｔＩＳｌ−ランジスタを接続するようにしたので、
出力波形の立上り、立下りを個別に制御できる効果があ
る。
第１図、第３図、第５図、第７図、第９図、第１１図は
それぞれこの発明の第１．第２．第３゜第４．第５．第
６の実施例によるＭＯＳトランジスタ回路の回路構成図
、第２図、第４図、第６図。 第８図、第１０図、第１２図はそれぞれ上記各実施例の
動作を示すタイミングチャート図、第１３図は従来のＭ
Ｏ３回路の回路構成図、第１４図は上記第１３図の動作
を示すタイミングチャート図である。 図において、１はＣＭＯＳインバータ回路、２は抵抗、
３，５．７はれチャネルＭＯ９トランジスタ、４，６．
８はｐチャネルＭＯ３トランジスタ、Ｖｉｎｌ、ｖｉｎ
２．ＶｏｕｔはそれぞれＡ、Ｂ。 ０点における電圧波形、ＶｃｃはＣＭＯＳインバータ回
路１の電源電圧である。 なお、図中同一符号は同−又は相当部分を示す。
それぞれこの発明の第１．第２．第３゜第４．第５．第
６の実施例によるＭＯＳトランジスタ回路の回路構成図
、第２図、第４図、第６図。 第８図、第１０図、第１２図はそれぞれ上記各実施例の
動作を示すタイミングチャート図、第１３図は従来のＭ
Ｏ３回路の回路構成図、第１４図は上記第１３図の動作
を示すタイミングチャート図である。 図において、１はＣＭＯＳインバータ回路、２は抵抗、
３，５．７はれチャネルＭＯ９トランジスタ、４，６．
８はｐチャネルＭＯ３トランジスタ、Ｖｉｎｌ、ｖｉｎ
２．ＶｏｕｔはそれぞれＡ、Ｂ。 ０点における電圧波形、ＶｃｃはＣＭＯＳインバータ回
路１の電源電圧である。 なお、図中同一符号は同−又は相当部分を示す。
Claims (11)
- （１）インバータ回路の入力側に抵抗を接続してなるＭ
ＩＳトランジスタ回路において、 上記抵抗に並列に接続され上記インバータ回路の出力波
形の立上り又は立下りを個別に決めるＭＩＳトランジス
タを備えたことを特徴とするＭＩＳトランジスタ回路。 - （２）上記ＭＩＳトランジスタのソース及びドレインは
抵抗の両端にそれぞれ接続されていることを特徴とする
特許請求の範囲第１項記載のＭＩＳトランジスタ回路。 - （３）上記ＭＩＳトランジスタのゲートは抵抗の入力側
端子に接続されていることを特徴とする特許請求の範囲
第２項記載のＭＩＳトランジスタ回路。 - （４）上記ＭＩＳトランジスタはＮチャネルＭＯＳトラ
ンジスタであり、上記インバータ回路の出力波形の立上
りを決めるものであることを特徴とする特許請求の範囲
第３項記載のＭＩＳトランジスタ回路。 - （５）上記ＭＩＳトランジスタはＰチャネルＭＯＳトラ
ンジスタであり、上記インバータの出力波形の立下りを
決めるものであることを特徴とする特許請求の範囲第３
項記載のＭＩＳトランジスタ回路。 - （６）上記ＭＩＳトランジスタのゲートは抵抗とインバ
ータ回路の入力との接続点に接続されていることを特徴
とする特許請求の範囲第２項記載のＭＩＳトランジスタ
回路。 - （７）上記ＭＩＳトランジスタはＮチャネルＭＯＳトラ
ンジスタであり、上記インバータ回路の出力波形の立下
りを決めるものであることを特徴とする特許請求の範囲
第６項記載のＭＩＳトランジスタ回路。 - （８）上記ＭＩＳトランジスタはＰチャネルＭＯＳトラ
ンジスタであり、上記インバータ回路の出力波形の立上
りを決めるものであることを特徴とする特許請求の範囲
第６項記載のＭＩＳトランジスタ回路。 - （９）上記ＭＩＳトランジスタのゲートはインバータ回
路の出力端子に接続されていることを特徴とする特許請
求の範囲第２項記載のＭＩＳトランジスタ回路。 - （１０）上記ＭＩＳトランジスタはＮチャネルＭＯＳト
ランジスタであり、上記インバータ回路の出力の立上り
時前半と立下り時後半の波形を決めるものであることを
特徴とする特許請求の範囲第９項記載のＭＩＳトランジ
スタ回路。 - （１１）上記ＭＩＳトランジスタはＮチャネルＭＯＳト
ランジスタであり、上記インバータ回路の出力の立上り
時後半と立下り時前半の波形を決めるものであることを
特徴とする特許請求の範囲第９項記載のＭＩＳトランジ
スタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62008669A JPH0693613B2 (ja) | 1987-01-16 | 1987-01-16 | Ｍｉｓトランジスタ回路 |
| US07/143,399 US4931668A (en) | 1987-01-16 | 1988-01-13 | MIS transistor driven inverter circuit capable of individually controlling rising portion and falling portion of output waveform |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62008669A JPH0693613B2 (ja) | 1987-01-16 | 1987-01-16 | Ｍｉｓトランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63176012A true JPS63176012A (ja) | 1988-07-20 |
| JPH0693613B2 JPH0693613B2 (ja) | 1994-11-16 |
Family
ID=11699340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62008669A Expired - Lifetime JPH0693613B2 (ja) | 1987-01-16 | 1987-01-16 | Ｍｉｓトランジスタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4931668A (ja) |
| JP (1) | JPH0693613B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071466A (ja) * | 2007-09-12 | 2009-04-02 | Epson Toyocom Corp | 水晶発振回路 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231311A (en) * | 1989-02-28 | 1993-07-27 | Vlsi Technology, Inc. | Digital output buffer and method with slew rate control and reduced crowbar current |
| US5111075A (en) * | 1989-02-28 | 1992-05-05 | Vlsi Technology, Inc. | Reduced switching noise output buffer using diode for quick turn-off |
| US5081380A (en) * | 1989-10-16 | 1992-01-14 | Advanced Micro Devices, Inc. | Temperature self-compensated time delay circuits |
| US5028818A (en) * | 1990-02-28 | 1991-07-02 | Integrated Device Technology, Inc. | Ground bounce limiting driver using non-linear capacitor |
| US5051630A (en) * | 1990-03-12 | 1991-09-24 | Tektronix, Inc. | Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations |
| JPH04105420A (ja) * | 1990-08-27 | 1992-04-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| KR940005004B1 (ko) * | 1991-03-21 | 1994-06-09 | 삼성전자 주식회사 | 신호지연회로 |
| DE69420327T2 (de) * | 1993-06-22 | 2000-03-30 | Koninkl Philips Electronics Nv | Halbleiter-Leistungsschaltung |
| US5428311A (en) * | 1993-06-30 | 1995-06-27 | Sgs-Thomson Microelectronics, Inc. | Fuse circuitry to control the propagation delay of an IC |
| US5896054A (en) * | 1996-12-05 | 1999-04-20 | Motorola, Inc. | Clock driver |
| KR100297139B1 (ko) * | 1998-04-20 | 2001-10-29 | 가네꼬 히사시 | 반도체 집적회로 |
| US6242942B1 (en) | 1998-11-13 | 2001-06-05 | Integrated Device Technology, Inc. | Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics |
| US6091260A (en) * | 1998-11-13 | 2000-07-18 | Integrated Device Technology, Inc. | Integrated circuit output buffers having low propagation delay and improved noise characteristics |
| US6356102B1 (en) | 1998-11-13 | 2002-03-12 | Integrated Device Technology, Inc. | Integrated circuit output buffers having control circuits therein that utilize output signal feedback to control pull-up and pull-down time intervals |
| JP3782312B2 (ja) * | 2001-03-29 | 2006-06-07 | 株式会社東芝 | 半導体集積回路装置 |
| US6753708B2 (en) * | 2002-06-13 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to pulse shaping circuitry and method of operating same |
| US20030231038A1 (en) * | 2002-06-13 | 2003-12-18 | Kenneth Koch | Pulse shaping circuit and method |
| JPWO2004102805A1 (ja) * | 2003-05-13 | 2006-07-20 | 富士通株式会社 | 遅延回路 |
| DE102007013824B4 (de) * | 2006-03-22 | 2013-10-24 | Denso Corporation | Schaltkreis mit einem Transistor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4881485A (ja) * | 1972-01-31 | 1973-10-31 | ||
| JPS5275187A (en) * | 1975-12-18 | 1977-06-23 | Mitsubishi Electric Corp | Mos type semiconductor device |
| JPS54134576A (en) * | 1978-04-10 | 1979-10-19 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS6290962A (ja) * | 1985-10-17 | 1987-04-25 | Sumitomo Electric Ind Ltd | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5942492B2 (ja) * | 1976-11-18 | 1984-10-15 | ソニー株式会社 | プツシユプルパルス増巾回路 |
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
-
1987
- 1987-01-16 JP JP62008669A patent/JPH0693613B2/ja not_active Expired - Lifetime
-
1988
- 1988-01-13 US US07/143,399 patent/US4931668A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4881485A (ja) * | 1972-01-31 | 1973-10-31 | ||
| JPS5275187A (en) * | 1975-12-18 | 1977-06-23 | Mitsubishi Electric Corp | Mos type semiconductor device |
| JPS54134576A (en) * | 1978-04-10 | 1979-10-19 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS6290962A (ja) * | 1985-10-17 | 1987-04-25 | Sumitomo Electric Ind Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071466A (ja) * | 2007-09-12 | 2009-04-02 | Epson Toyocom Corp | 水晶発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0693613B2 (ja) | 1994-11-16 |
| US4931668A (en) | 1990-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63176012A (ja) | Ｍｉｓトランジスタ回路 | |
| US7545183B2 (en) | Integrated circuit comparator or amplifier | |
| KR100271633B1 (ko) | 지연회로 | |
| CN103762986A (zh) | 采样保持开关电路 | |
| US6262601B1 (en) | Inverter for high voltage full swing output | |
| KR970067344A (ko) | 레벨 변환 회로 및 반도체 집적회로 | |
| US7932764B2 (en) | Delay circuit with constant time delay independent of temperature variations | |
| JPH04284021A (ja) | 出力回路 | |
| US11165425B2 (en) | Power supply detection circuit | |
| US6621322B2 (en) | Voltage generating circuit, level shift circuit and semiconductor device | |
| JPH0846508A (ja) | Ｃｍｏｓレベルシフト回路 | |
| JPS588169B2 (ja) | ハケイヘンカンソウチ | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JPH0197010A (ja) | クロツクデユーテイ補正回路 | |
| JPH04301921A (ja) | インバータ回路 | |
| JPH0213490B2 (ja) | ||
| JP2947339B2 (ja) | 半導体論理集積回路 | |
| JPH10163830A (ja) | 半導体集積回路 | |
| JPS6390916A (ja) | アナログスイツチ | |
| JPH0964197A (ja) | バッファ回路 | |
| JPH03262318A (ja) | 遅延回路 | |
| JPS6337645A (ja) | 半導体回路 | |
| JPS63215220A (ja) | プリドライバ−回路 | |
| JPH0329184A (ja) | 半導体メモリ | |
| JPH04172012A (ja) | 出力回路 |