JP2019080436A - 過電流保護回路 - Google Patents

Abstract

【課題】寄生素子を誤動作させず瞬時電流の確保と負荷に応じた過電流保護を両立する。【解決手段】過電流保護回路７１は、閾値制御信号Ｓ１７０に応じて過電流検出閾値Ｖｔｈ（ａ，ｂ）を切り替える閾値生成部１３０（ａ，ｂ）と、ＶＢＢ−Ｖｏ間のパワートランジスタ１０に流れる出力電流Ｉｏに応じたセンス信号Ｖｓ（ａ，ｂ）と過電流検出閾値Ｖｔｈ（ａ，ｂ）とを比較して過電流保護信号Ｓ７１（ａ，ｂ）を生成する過電流検出部１４０（ａ，ｂ）と、センス信号（例えばＶｓｂ）と所定の参照値（例えばＶｔｈｂ）とを比較して比較信号ＶＣＭＰを生成する比較部１６０と、Ｖｔｈａが設定されているときにＶＣＭＰ＝Ｈとなったままマスク期間が経過した時点でＶｔｈａをＶｔｈｂに切り替えるように閾値制御信号Ｓ１７０を生成する閾値制御部１７０と、を有する。比較部１６０は、ＶＢＢ−ＶＢＢＭ５（＝ＶＢＢ−５Ｖ）間で比較信号ＶＣＭＰの生成動作を行う。【選択図】図４１

Description

本明細書中に開示されている発明は、過電流保護回路に関する。

従来より、半導体集積回路装置の多くは、その異常保護回路の一つとして過電流保護回路を備えている。例えば、車載ＩＰＤ［intelligent power device］には、パワートランジスタに接続される負荷がショートした場合でもデバイスが破壊してしまわないように、パワートランジスタに流れる出力電流を過電流検出閾値以下に制限する過電流保護回路が設けられている。また、近年では、外付け抵抗を用いて過電流検出閾値を任意に調整することのできる過電流保護回路も提案されている。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２０１５−４６９５４号公報 特開２０１２−２１１８０５号公報

しかしながら、パワートランジスタに接続される負荷には、その正常動作として瞬時的に大きな出力電流を流す必要のあるもの（容量性負荷など）も存在する。このような出力電流を監視対象とする場合、単一の過電流検出閾値を持つ従来の過電流保護回路では、瞬時電流の確保と負荷に応じた過電流保護とを両立することが困難であった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。

また、パワートランジスタとその他の回路素子を共通のＮ型半導体基板に集積化することのできる製造プロセス（例えば、車載ＩＰＤ特有のＮ−ＳＵＢプロセス）を採用する場合には、寄生素子の誤動作について十分に考慮しておく必要があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、寄生素子の誤動作を招くことなく瞬時電流の確保と負荷に応じた過電流保護とを両立することのできる過電流保護回路を提供することを目的とする。

本明細書中に開示されている過電流保護回路は、閾値制御信号に応じて過電流検出閾値を第１設定値とするか前記第１設定値よりも低い第２設定値とするかを切り替える閾値生成部と、電源電圧が印加される電源端子と出力電圧が印加される出力端子との間に接続されたパワートランジスタに流れる出力電流に応じたセンス信号と前記過電流検出閾値とを比較して過電流保護信号を生成する過電流検出部と、前記センス信号と所定の参照値とを比較して比較信号を生成する比較部と、前記過電流検出閾値が前記第１設定値とされているときに前記センス信号が前記参照値を上回るとマスク期間のカウントを開始し前記マスク期間が経過した時点で前記過電流検出閾値を前記第２設定値に切り替えるように前記比較信号に応じて前記閾値制御信号を生成する閾値制御部と、を有し、前記比較部は、前記電源電圧とこれを所定値だけ引き下げた定電圧との間、若しくは、前記電源電圧と接地電圧との間で、前記比較信号の生成動作を行う構成（第１の構成）とされている。

なお、上記第１の構成から成る過電流保護回路は、前記出力電圧の出力ショートを検出する出力ショート検出部をさらに有し、前記閾値制御部は、前記センス信号が前記参照値を上回ったときだけでなく、前記出力電圧の出力ショートが検出されたときにも、前記マスク期間のカウントを開始する構成（第２の構成）にするとよい。

また、上記第２の構成から成る過電流保護回路において、前記閾値制御部は、前記センス信号が前記過電流検出閾値に達していなければ、前記出力電圧の出力ショートが検出されても前記マスク期間のカウントを開始しない構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る過電流保護回路において、前記閾値制御部は、前記電源電圧と前記定電圧または前記接地電圧との間でパルス駆動される前記比較信号をレベルシフトさせることにより、所定の内部電源電圧と前記接地電圧との間でパルス駆動される内部信号を生成するレベルシフタを含む構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る過電流保護回路において、前記過電流検出部は、前記出力電流に応じた第１センス信号と前記第１設定値を比較する第１過電流検出部、及び、前記出力電流に応じた第２センス信号と前記第２設定値を比較する第２過電流検出部を含む構成（第５の構成）にするとよい。

また、上記第５の構成から成る過電流保護回路において、前記比較部は、前記第２センス信号と前記第２設定値とを比較して前記比較信号を生成する構成（第６の構成）にするとよい。

また、本明細書に開示されている半導体集積回路装置は、前記パワートランジスタと、前記センス信号を生成する出力電流監視部と、制御信号に応じて前記パワートランジスタの駆動信号を生成するゲート制御部と、上記第１〜第６いずれかの構成を備え前記センス信号を監視して前記過電流保護信号を生成する過電流保護回路と、を共通のＮ型半導体基板に集積化して成り、前記ゲート制御部は、前記過電流保護信号に応じて前記出力電流を制限する機能を備えている構成（第７の構成）とされている。

また、本明細書中に開示されている電子機器は、上記第７の構成から成る半導体集積回路装置と、前記半導体集積回路装置に接続される負荷と、を有する構成（第８の構成）とされている。

なお、上記第８の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にするとよい。

また、本明細書中に開示されている車両は、上記第８または第９の構成から成る電子機器を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、寄生素子の誤動作を招くことなく瞬時電流の確保と負荷に応じた過電流保護とを両立することのできる過電流保護回路を提供することが可能となる。

半導体集積回路装置の第１実施形態を示すブロック図 信号出力部の一構成例を示すブロック図 ゲート制御部の一構成例を示すブロック図 過電流保護回路の一構成例を示すブロック図 第１電流生成部の一構成例を示す回路図 第２電流生成部の一構成例を示す回路図 閾値電圧生成部と過電流検出部の一構成例を示す回路図 過電流検出閾値の一例を示す模式図 参照電圧生成部と比較部の一構成例を示す回路図 閾値制御部の一構成例を示す回路図 過電流保護動作の一例を示すタイミングチャート 閾値切替動作の一例を示すフローチャート 過電流保護回路の第１使用例を示す模式図 過電流保護回路の第２使用例を示す模式図 半導体集積回路装置の第２実施形態を示すブロック図 ２チャンネル化された過電流保護回路の一構成例を示すブロック図 閾値制御部の第１実施例を示すブロック図 第１実施例の閾値切替動作を示すタイミングチャート 第１実施例の問題点を示すタイミングチャート 閾値制御部の第２実施例を示すブロック図 放電制御部の一構成例を示すブロック図 第２実施例の閾値切替動作を示すタイミングチャート 第２実施例の問題点を示すタイミングチャート 閾値制御部の第３実施例を示すブロック図 第３実施例の閾値切替動作を示すタイミングチャート 閾値切替動作の一例を示すフローチャート マルチプレクサの導入例を示すブロック図 過電流検出閾値のアンダーシュートが発生する様子を示す図 過電流検出閾値のアンダーシュートが抑制される様子を示す図 ソフト切替機能を備えた閾値電圧生成部の一構成例を示す図 可変電流源の一構成例を示す図 上側電流、下側電流、及び、差分電流それぞれの挙動を示す図 コンパレータの動作点について説明するための図 閾値電圧生成部と過電流検出部の一変形例を示す図 電流生成回路の一構成例を示す図 過電流検出閾値の切替動作を示す図 閾値切替動作の一例を示すフローチャート レベルシフタの第１構成例を示す図 寄生ダイオードが誤動作する様子を示す縦断面図 レベルシフタの第２構成例を示す図 比較部及び閾値制御部の一変形例を示す図 レベルシフタの第３構成例を示す図 出力ショート検出部の一構成例を示す図 車両の一構成例を示す外観図

＜半導体集積回路装置（第１実施形態）＞
図１は、半導体集積回路装置の第１実施形態を示すブロック図である。本実施形態の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＩＣ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

なお、ＮＭＯＳＦＥＴ１０は、オン抵抗値が数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗値が低いほど、外部端子Ｔ２の地絡時（＝接地端ないしはこれに準ずる低電位端への出力ショート時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗値を下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２１’とセンス抵抗２２を含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１及び２１’は、いずれもＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ’を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２１’とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ’は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２１’は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ２がローレベルであるときにオフする。

センス抵抗２２（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０及び２１それぞれのゲートに出力することにより、ＮＭＯＳＦＥＴ１０及び２１のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０及び２１を制御する機能を備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いてＮＭＯＳＦＥＴ２１’のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ’（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。

信号出力部９０は、出力選択信号Ｓ２に基づいてセンス電流Ｉｓ’（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。なお、センス電流Ｉｓ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ’を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。

＜信号出力部＞
図２は、信号出力部９０の一構成例を示すブロック図である。本構成例の信号出力部９０はセレクタ９１を含む。セレクタ９１は、出力選択信号Ｓ２が異常未検出時の論理レベル（例えばローレベル）であるときに、センス電流Ｉｓ’を外部端子Ｔ４に選択出力し、出力選択信号Ｓ２が異常検出時の論理レベル（例えばハイレベル）であるときに、固定電圧Ｖ９０を外部端子Ｔ４に選択出力する。なお、固定電圧Ｖ９０は、先述した出力検出電圧Ｖ８０の上限値よりも高い電圧値に設定されている。

このような信号出力部９０によれば、単一の状態報知信号Ｓｏを用いて出力電流Ｉｏの検出結果と異常フラグの双方をＥＣＵ２に伝達することができるので、外部端子数の削減に貢献することが可能となる。なお、状態報知信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、状態報知信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、状態報知信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いて状態報知信号Ｓｏの論理レベルを判定してやればよい。

＜ゲート制御部＞
図３は、ゲート制御部３０の一構成例を示すブロック図である。本構成例のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成する。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。

＜過電流保護回路＞
図４は、過電流保護回路７１の一構成例を示すブロック図である。本構成例の過電流保護回路７１は、第１電流生成部１１０と、第２電流生成部１２０と、閾値電圧生成部１３０と、過電流検出部１４０と、参照電圧生成部１５０と、比較部１６０と、閾値制御部１７０と、を含む。

第１電流生成部１１０は、第１電流Ｉｒｅｆを生成して閾値電圧生成部１３０に出力する。第１電流Ｉｒｅｆの電流値は、半導体集積回路装置１の内部で固定されている。

第２電流生成部１２０は、第２電流Ｉｓｅｔを生成して閾値電圧生成部１３０に出力する。第２電流Ｉｓｅｔの電流値は、半導体集積回路装置１の外部から任意に調整することが可能である。

閾値電圧生成部１３０は、閾値制御信号Ｓ１７０に応じて閾値電圧Ｖｔｈ（＝過電流検出閾値に相当）を内部設定値ＶｔｈＨとするか外部設定値ＶｔｈＬ（ただしＶｔｈＨ＞ＶｔｈＬ）とするかを切り替える。なお、内部設定値ＶｔｈＨは、第１電流Ｉｒｅｆに応じて設定される固定値（＝第１設定値に相当）である。一方、外部設定値ＶｔｈＬは、第２電流Ｉｓｅｔに応じて設定される可変値（＝第２設定値に相当）である。

過電流検出部１４０は、センス電圧Ｖｓと閾値電圧Ｖｔｈとを比較して過電流保護信号Ｓ７１を生成する。

参照電圧生成部１５０は、第２電流Ｉｓｅｔに応じた参照電圧ＶＩｓｅｔ（＝参照値に相当）を生成する。

比較部１６０は、センス電圧Ｖｓと参照電圧ＶＩｓｅｔとを比較して比較信号ＶＣＭＰを生成する。

閾値制御部１７０は、比較信号ＶＣＭＰを監視して閾値制御信号Ｓ１７０を生成する。なお、閾値制御信号Ｓ１７０は、例えば、閾値電圧Ｖｔｈとして内部設定値ＶｔｈＨを選択すべきときにローレベルとなり、閾値電圧Ｖｔｈとして外部設定値ＶｔｈＬを選択すべきときにハイレベルとなる。

＜第１電流生成部＞
図５は、第１電流生成部１１０の一構成例を示す回路図である。本構成例の第１電流生成部１１０は、オペアンプ１１１と、ＮＭＯＳＦＥＴ１１２と、抵抗１１３（抵抗値：Ｒ１１３）と、を含む。

オペアンプ１１１の電源端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。オペアンプ１１１の基準電位端は、接地端ＧＮＤに接続されている。オペアンプ１１１の非反転入力端（＋）は、基準電圧Ｖｒｅｆ（例えば、電源変動や温度変動などの影響を受けにくいバンドギャップ基準電圧）の印加端に接続されている。オペアンプ１１１の反転入力端（−）とＮＭＯＳＦＥＴ１１２のソースは、抵抗１１３の第１端に接続されている。抵抗１１３の第２端は、接地端ＧＮＤに接続されている。オペアンプ１１１の出力端は、ＮＭＯＳＦＥＴ１１２のゲートに接続されている。ＮＭＯＳＦＥＴ１１２のドレインは、第１電流Ｉｒｅｆの出力端に接続されている。

上記のように接続されたオペアンプ１１１は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするように、トランジスタ１１２のゲート制御を行う。その結果、抵抗１１３には、固定値の第１電流Ｉｒｅｆ（＝Ｖｒｅｆ×Ｒ１１３）が流れる。

＜第２電流生成部＞
図６は、第２電流生成部１２０の一構成例を示す回路図である。本構成例の第２電流生成部１２０は、オペアンプ１２１と、ＮＭＯＳＦＥＴ１２２と、抵抗１２３（抵抗値：Ｒ１２３）と、外部端子ＳＥＴと、を含む。

オペアンプ１２１の電源端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。オペアンプ１２１の基準電位端は、接地端ＧＮＤに接続されている。オペアンプ１２１の非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続されている。オペアンプ１２１の反転入力端（−）とＮＭＯＳＦＥＴ１２２のソースは、外部端子ＳＥＴに接続されている。オペアンプ１２１の出力端は、ＮＭＯＳＦＥＴ１２２のゲートに接続されている。ＮＭＯＳＦＥＴ１２２のドレインは、第２電流Ｉｓｅｔの出力端に接続されている。抵抗１２３は、半導体集積回路装置１の外部において、外部端子ＳＥＴと接地端ＧＮＤとの間に接続されている。

上記のように接続されたオペアンプ１２１は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするように、トランジスタ１２２のゲート制御を行う。その結果、抵抗１２３には、自身の抵抗値Ｒ１２３に応じた第２電流Ｉｓｅｔ（＝Ｖｒｅｆ×Ｒ１２３）が流れる。すなわち、第２電流Ｉｓｅｔは、抵抗値Ｒ１２３が高いほど大きくなり、逆に、抵抗値Ｒ１２３が低いほど小さくなる。従って、外付けの抵抗１２３を用いて第２電流Ｉｓｅｔを任意に調整することが可能となる。なお、オペアンプ１２１内部の差動段をカスコード回路とすれば、第２電流Ｉｓｅｔの設定精度を高めることが可能となる。

＜閾値電圧生成部・過電流検出部＞
図７は、閾値電圧生成部１３０と過電流検出部１４０の一構成例を示す回路図である。閾値電圧生成部１３０は、電流源１３１と、抵抗１３２と、カレントミラー１３３と、を含む。一方、過電流検出部１４０は、コンパレータ１４１を含む。

電流源１３１は、カレントミラー部１３３の電流入力端と定電圧ＶＢＢＭ５の印加端との間に接続されており、閾値制御信号Ｓ１７０に応じて第１電流Ｉｒｅｆと第２電流Ｉｓｅｔの一方を選択出力する。より具体的に述べると、電流源１３１は、閾値制御信号Ｓ１７０がローレベルであるときに第１電流Ｉｒｅｆを選択出力し、閾値制御信号Ｓ１７０がハイレベルであるときに第２電流Ｉｓｅｔを選択出力する。

抵抗１３２は、カレントミラー部１３３の電流出力端と出力電圧Ｖｏの印加端（＝外部端子Ｔ２）との間に接続されており、閾値制御信号Ｓ１７０に応じて、その抵抗値が第１抵抗値Ｒｒｅｆ１と第２抵抗値Ｒｒｅｆ２の一方に切り替えられる。より具体的に述べると、抵抗１３２の抵抗値は、閾値制御信号Ｓ１７０がローレベルであるときに第１抵抗値Ｒｒｅｆ１となり、閾値制御信号Ｓ１７０がハイレベルであるときに第２抵抗値Ｒｒｅｆ２となる。

カレントミラー部１３３は、定電圧ＶＢＢ＿ＲＥＦと昇圧電圧ＶＧの供給を受けて動作し、電流源１３１から入力される第１電流Ｉｒｅｆまたは第２電流Ｉｓｅｔをミラーして抵抗１３２に出力する。従って、カレントミラー部１３３の電流出力端（＝抵抗１３２の高電位端）には、閾値制御信号Ｓ１７０に応じてその電圧値が切り替わる閾値電圧Ｖｔｈが生成される。より具体的に述べると、閾値電圧Ｖｔｈは、閾値制御信号Ｓ１７０がローレベルであるときに内部設定値ＶｔｈＨ（＝Ｉｒｅｆ×Ｒｒｅｆ１）となり、閾値制御信号Ｓ１７０がハイレベルであるときに外部設定値ＶｔｈＬ（＝Ｉｓｅｔ×Ｒｒｅｆ２）となる。なお、カレントミラー部１３３は、第１電源系（ＶＢＢ＿ＲＥＦ−ＶＢＢＭ５系）から第２電源系（ＶＧ−Ｖｏ系）に第１電流Ｉｒｅｆまたは第２電流Ｉｓｅｔを受け渡すレベルシフタとしても機能する。

なお、定電圧ＶＢＢ＿ＲＥＦ及び定電圧ＶＢＢＭ５は、いずれも、半導体集積回路装置１の内部で生成される基準電圧であり、例えば、ＶＢＢ＿ＲＥＦ≒ＶＢＢ、ＶＢＢＭ５≒ＶＢＢ−５Ｖとなる。

コンパレータ１４１の電源端は、昇圧電圧ＶＧの印加端に接続されている。コンパレータ１４１の基準電位端は、出力電圧Ｖｏの印加端（外部端子Ｔ２）に接続されている。コンパレータ１４１の非反転入力端（＋）は、センス電圧Ｖｓの印加端に接続されている。コンパレータ１４１の反転入力端（−）は、閾値電圧Ｖｔｈの印加端に接続されている。このようにして接続されたコンパレータ１４１は、センス電圧Ｖｓと閾値電圧Ｖｔｈとを比較して過電流保護信号Ｓ７１を生成する。過電流保護信号Ｓ７１は、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも低いときにローレベル（＝過電流未検出時の論理レベル）となり、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝過電流検出時の論理レベル）となる。

図８は、過電流検出閾値の一例を示す模式図である。先にも述べたように、センス電圧Ｖｓと比較される閾値電圧Ｖｔｈは、閾値制御信号Ｓ１７０に応じて、内部設定値ＶｔｈＨと外部設定値ＶｔｈＬの一方に切り替えられる。これは、出力電流Ｉｏと比較される過電流検出閾値Ｉｏｃｐが内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬの一方に切り替えられることと等価である。

なお、内部設定値ＩｏｃｐＨは、負荷３のショート異常が生じた場合であっても半導体集積回路装置１が破壊されないように、ＮＭＯＳＦＥＴ１０のオン抵抗値や素子耐圧に応じた固定値（例えば１５Ａ程度）とすることが望ましい。このように、内部設定値ＩｏｃｐＨは、あくまで半導体集積回路装置１自体の保護を目的とするものであり、出力電流Ｉｏの定常値から大きく乖離することも多い。

一方、外部設定値ＩｏｃｐＬは、負荷３に応じて出力電流Ｉｏの異常値が異なることに鑑み、負荷３に応じた可変値（例えば１Ａ〜１０Ａ）とすることが望ましい。例えば、バルブランプ駆動時の出力電流Ｉｏは、ソレノイド駆動時の出力電流Ｉｏよりも一般的に大きい。これを鑑みると、バルブランプ駆動時には、ソレノイド駆動時よりも外部設定値ＩｏｃｐＬを高めに設定すればよい。逆に、発光ダイオード駆動時の出力電流Ｉｏは、ソレノイド駆動時の出力電流Ｉｏよりも一般的に小さい。これを鑑みると、発光ダイオード駆動時には、ソレノイド駆動時よりも外部設定値ＩｏｃｐＬを低めに設定すればよい。

ところで、半導体集積回路装置１の駆動対象となる負荷３には、その正常動作として瞬時的に大きな出力電流Ｉｏを流す必要のあるものも存在する。例えば、バルブランプの起動時には、定常動作時よりも大きな突入電流が瞬時的に流れる。負荷３によっては、起動時の出力電流Ｉｏと定常動作時の出力電流Ｉｏとの間で数十倍の差が生じることもある。

そのため、瞬時電流の確保と負荷３に応じた過電流保護とを両立するためには、出力電流Ｉｏと比較される過電流検出閾値Ｉｏｃｐ（延いては、センス電圧Ｖｓと比較される閾値電圧Ｖｔｈ）を適切なタイミングで切り替えてやる必要がある。

以下では、閾値電圧Ｖｔｈの適切な切替制御を実現するための手段（参照電圧生成部１５０、比較部１６０、及び、閾値制御部１７０）について、詳細な説明を行う。

＜参照電圧生成部・比較部＞
図９は、参照電圧生成部１５０と比較部１６０の一構成例を示す回路図である。参照電圧生成部１５０は、電流源１５１と抵抗１５２（抵抗値：Ｒ１５２）を含む。また、比較部１６０は、コンパレータ１６１を含む。

電流源１５１は、昇圧電圧ＶＧの印加端と抵抗１５２との間に接続されており、第２電流生成部１２０で生成される第２電流Ｉｓｅｔ（より正確には、第２電流Ｉｓｅｔと等価の可変電流）を出力する。

抵抗１５２は、電流源１５１と出力電圧Ｖｏの印加端（＝外部端子Ｔ２）との間に接続されており、第２電流Ｉｓｅｔに応じた参照電圧ＶＩｓｅｔ（＝Ｉｓｅｔ×Ｒ１５２）を生成する電流／電圧変換素子である。

コンパレータ１６１の電源端は、昇圧電圧ＶＧの印加端に接続されている。コンパレータ１６１の基準電位端は、出力電圧Ｖｏの印加端（外部端子Ｔ２）に接続されている。コンパレータ１６１の非反転入力端（＋）は、センス電圧Ｖｓの印加端に接続されている。コンパレータ１６１の反転入力端（−）は、参照電圧ＶＩｓｅｔの印加端に接続されている。このように接続されたコンパレータ１６１は、センス電圧Ｖｓと参照電圧ＶＩｓｅｔとを比較して比較信号ＶＣＭＰを生成する。比較信号ＶＣＭＰは、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも低いときにローレベルとなり、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも高いときにハイレベルとなる。

なお、抵抗１５２の抵抗値Ｒ１５２は、比較信号ＶＣＭＰに応じて第１抵抗値Ｒｄｅｔ１と第２抵抗値Ｒｄｅｔ２（ただしＲｄｅｔ１＞Ｒｄｅｔ２）の一方に切り替えられる。より具体的に述べると、抵抗１５２の抵抗値Ｒ１５２は、比較信号ＶＣＭＰがローレベルであるときに第１抵抗値Ｒｄｅｔ１となり、比較信号ＶＣＭＰがハイレベルであるときに第２抵抗値Ｒｄｅｔ２となる。このような抵抗値Ｒ１５２の切替制御により、比較部１６０にヒステリシス特性を付与することができる。

＜閾値制御部＞
図１０は、閾値制御部１７０の一構成例を示す回路図である。閾値制御部１７０は、コンパレータ１７１と、電流源１７２と、レベルシフタ１７３と、ＲＳフリップフロップ１７４と、放電制御部１７５と、ＮＭＯＳＦＥＴ１７６と、キャパシタ１７７と、外部端子ＤＬＹと、を含む。

コンパレータ１７１の電源端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。コンパレータ１７１の基準電位端は、接地端ＧＮＤに接続されている。コンパレータ１７１の非反転入力端（＋）は、外部端子ＤＬＹ（充電電圧Ｖｄの印加端）に接続されている。コンパレータ１７１の反転入力端（−）は、マスク期間満了電圧Ｖｄｒｅｆの印加端に接続されている。このように接続されたコンパレータ１７１は、充電電圧Ｖｄとマスク期間満了電圧Ｖｄｒｅｆとを比較して内部信号Ｓｘを生成する。内部信号Ｓｘは、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いときにハイレベルとなり、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いときにローレベルとなる。

電流源１７２は、内部電源電圧Ｖｒｅｇの印加端と外部端子ＤＬＹとの間に接続されており、所定の充電電流Ｉｄを生成する。なお、電流源１７２の動作可否は、内部信号Ｓｙ（＝レベルシフト済みの比較信号ＶＣＭＰに相当）に応じて制御される。より具体的に述べると、電流源１７２は、内部信号Ｓｙがハイレベルであるときに動作状態となり、内部信号Ｓｙがローレベルであるときに非動作状態となる。

レベルシフタ１７３は、昇圧電圧ＶＧと出力電圧Ｖｏとの間でパルス駆動される比較信号ＶＣＭＰをレベルシフトさせることにより、内部電源電圧Ｖｒｅｇと接地電圧ＧＮＤとの間でパルス駆動される内部信号Ｓｙを生成する。従って、比較信号ＶＣＭＰがハイレベル（＝ＶＧ）であるときには、内部信号Ｓｙもハイレベル（＝Ｖｒｅｇ）となり、比較信号ＶＣＭＰがローレベル（＝Ｖｏ）であるときには、内部信号Ｓｙもローレベル（＝ＧＮＤ）となる。

ＲＳフリップフロップ１７４は、セット端（Ｓ）に入力される内部信号Ｓｘとリセット端（Ｒ）に入力される内部信号Ｓｙに応じて、出力端（Ｑ）から閾値制御信号Ｓ１７０を出力する。より具体的に述べると、ＲＳフリップフロップ１７４は、内部信号Ｓｘの立上りタイミングで閾値制御信号Ｓ１７０をハイレベルにセットする一方、内部信号Ｓｙの立下りタイミングで閾値制御信号Ｓ１７０をローレベルにリセットする。

放電制御部１７５は、内部信号Ｓｘに応じて、内部信号Ｓｚを生成する。より具体的に述べると、放電制御部１７５は、内部信号Ｓｘの立上りタイミングで内部信号Ｓｚを所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとする。

ＮＭＯＳＦＥＴ１７６は、内部信号Ｓｚに応じて外部端子ＤＬＹと接地端ＧＮＤとの間（＝キャパシタ１７７の両端間）を導通／遮断する放電スイッチ素子である。なお、ＮＭＯＳＦＥＴ１７６は、内部信号Ｓｚがハイレベルであるときにオンし、内部信号Ｓｚがローレベルであるときにオフする。

キャパシタ１７７は、半導体集積回路装置１の外部において、外部端子ＤＬＹと接地端ＧＮＤとの間に接続されている。ＮＭＯＳＦＥＴ１７６がオフされているときに、電流源１７２から充電電流Ｉｄが供給されると、キャパシタ１７７の充電電圧Ｖｄが上昇する。一方、ＮＭＯＳＦＥＴ１７６がオンされているときには、キャパシタ１７７がＮＭＯＳＦＥＴ１７６を介して放電されるので、充電電圧Ｖｄが低下する。

＜過電流保護動作＞
図１１は、過電流保護動作の一例を示すタイミングチャートであり、上から順に、外部制御信号Ｓｉ、第１電流Ｉｒｅｆ、第２電流Ｉｓｅｔ、センス電圧Ｖｓ、比較信号ＶＣＭＰ、充電電圧Ｖｄ、内部信号Ｓｘ〜Ｓｚ、閾値制御信号Ｓ１７０、閾値電圧Ｖｔｈ、並びに、状態報知信号Ｓｏが描写されている。

時刻ｔ１１において、外部制御信号Ｓｉがハイレベルに立ち上げられると、第１電流Ｉｒｅｆの生成動作が遅滞なく開始される。ただし、時刻ｔ１１では、半導体集積回路装置１のシャットダウンが解除されておらず、ＮＭＯＳＦＥＴ１０がオフされたままなので、ＮＭＯＳＦＥＴ１０には出力電流Ｉｏが流れない。従って、センス電圧Ｖｓは０Ｖに維持されたままである。

時刻ｔ１２において、時刻ｔ１１から所定の起動遅延期間Ｔｄｌｙ（例えば５μｓ）が経過すると、半導体集積回路装置１のシャットダウンが解除される。その結果、ＮＭＯＳＦＥＴ１０がオンされて出力電流Ｉｏが流れ始めるのでセンス電圧Ｖｓが上昇し始める。また、時刻ｔ１２では、第２電流Ｉｓｅｔとこれに応じた参照電圧ＶＩｓｅｔ（本図ではＶＩｓｅｔ＝ＶｔｈＬ）の生成動作も開始される。なお、時刻ｔ１２では、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも低いので比較信号ＶＣＭＰがローレベルとなる。従って、閾値制御信号Ｓ１７０がローレベルとなるので、閾値電圧Ｖｔｈとして内部設定値ＶｔｈＨが選択された状態となる。

時刻ｔ１３において、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを上回ると、比較信号ＶＣＭＰがハイレベルとなる。その結果、内部信号Ｓｙがハイレベルとなるので、充電電圧Ｖｄが上昇し始める。なお、時刻ｔ１３では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いので、内部信号Ｓｘがローレベルのままとなる。従って、閾値制御信号Ｓ１７０がローレベルに維持されるので、閾値電圧Ｖｔｈとして内部設定値ＶｔｈＨが選択されたままとなる。そのため、センス電圧Ｖｓが外部設定値ＶｔｈＬ（＝ＶＩｓｅｔ）を上回っていても過電流保護は掛からない。

時刻ｔ１４において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルとなる。従って、閾値制御信号Ｓ１７０がハイレベルにセットされるので、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬに切り替わる。その結果、時刻ｔ１４以降は、センス電圧Ｖｓが外部設定値ＶｔｈＬを上回らないように過電流保護が掛かるようになる。また、内部信号Ｓｘがハイレベルに立ち上がると、内部信号Ｓｚも所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。なお、放電期間Ｔｄｃｈｇは、先述の起動遅延期間Ｔｄｌｙよりも短時間（例えば３μｓ）であることが望ましい。

このように、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨとされているときには、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを上回ったまま、所定のマスク期間Ｔｍａｓｋ（＝時刻ｔ１３〜ｔ１４）が経過した時点で、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬに切り替えられる。従って、負荷３に応じた過電流保護を実現することが可能となる。

一方、本図では明示していないが、センス電圧Ｖｓが瞬時的に参照電圧ＶＩｓｅｔを上回ったとしても、マスク期間Ｔｍａｓｋの満了前に再び参照電圧ＶＩｓｅｔを下回れば、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨに維持されたままとなる。従って、意図しない過電流保護が掛からないので、起動時の瞬時電流を確保することが可能となる。

また、当然のことながら、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨとされているときに、センス電圧Ｖｓが内部設定値ＶｔｈＨを上回ると、その時点で遅滞なく過電流保護が掛かる。従って、負荷３のショート異常などが生じたときには、出力電流Ｉｏを速やかに制限することができるので、半導体集積回路装置１の破壊を未然に防ぐことが可能となる。

なお、上記のマスク期間Ｔｍａｓｋは、外付けのキャパシタ１７７を用いて任意に調整することのできる可変値である。より具体的に述べると、マスク期間Ｔｍａｓｋは、キャパシタ１７７の容量値が大きいほど長くなり、キャパシタ１７７の容量値が小さいほど短くなる。ただし、マスク期間Ｔｍａｓｋが長いほど、外部設定値ＶｔｈＬを用いた過電流保護の開始タイミングが遅れる。従って、マスク期間Ｔｍａｓｋは、起動時における瞬時電流の継続時間を考慮して、必要最小限の長さに設定しておくことが望ましい。

また、半導体集積回路装置１の用途（負荷３の種類）に応じて、マスク期間Ｔｍａｓｋを設けるか否かを任意に使い分けることも可能である。例えば、外部端子ＤＬＹをオープンとしておけば、マスク期間Ｔｍａｓｋが実質的にゼロとなるので、外部設定値ＶｔｈＬのみが設けられている場合と等価になる。また、例えば、外部端子ＤＬＹを接地端ＧＮＤとショートしておけば、マスク期間Ｔｍａｓｋが無限大となるので、内部設定値ＶｔｈＨのみが設けられている場合と等価になる。

時刻ｔ１５において、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを下回ると、比較信号ＶＣＭＰがローレベルとなり、延いては、内部信号Ｓｙがローレベルとなる。その結果、閾値制御信号Ｓ１７０がローレベルにリセットされるので、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨに切り替わる。

このように、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬとされているときには、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを下回った時点で、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨに切り替えられる。すなわち、外部設定値ＶｔｈＬを用いた過電流保護動作が解除されると、過電流保護回路７１は、起動時の初期状態に戻される。

時刻ｔ１６において、外部制御信号Ｓｉがローレベルに立ち上げられると、半導体集積回路装置１のシャットダウンされて上記一連の動作が終了する。

なお、状態報知信号Ｓｏに着目すると、過電流未検出期間（時刻ｔ１４〜ｔ１５以外）には、出力電流Ｉｏの検出結果に相当する出力検出電圧Ｖ８０（図中の破線も参照）が選択出力されている。一方、過電流検出期間（時刻ｔ１４〜ｔ１５）には、出力検出電圧Ｖ８０に代えて、異常フラグに相当する定電圧Ｖ９０が選択出力されている。

図１２は、閾値切替動作の一例を示すフローチャートである。フローが開始されると、まず、ステップＳ１０１において、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨ（＝Ｉｒｅｆ×Ｒｒｅｆ１）に設定される（図１１の時刻ｔ１２に相当）。

次に、ステップＳ１０２では、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０３に進められる。一方、ノー判定が下された場合には、フローがステップＳ１０２に戻されて本ステップでの判定が繰り返される（図１１の時刻ｔ１２〜ｔ１３に相当）。

ステップＳ１０３では、ステップＳ１０２でのイエス判定を受けて、キャパシタ１７７の充電が開始される（図１１の時刻ｔ１３に相当）。

次に、ステップＳ１０４では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０５に進められる。一方、ノー判定が下された場合には、フローがステップＳ１０４に戻されて本ステップでの判定が繰り返される（図１１の時刻ｔ１３〜ｔ１４に相当）。

ステップＳ１０５では、ステップＳ１０４でのイエス判定を受けて、キャパシタ１７７が放電される。また、ステップＳ１０６では、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬ（＝Ｉｓｅｔ×Ｒｒｅｆ２）に切り替えられる。これらのステップＳ１０５及びＳ１０６は、図１１の時刻ｔ１４に相当する。

次に、ステップＳ１０７では、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも低いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０１に戻されて、閾値電圧Ｖｔｈが再び内部設定値ＶｔｈＨ（＝Ｉｒｅｆ×Ｒｒｅｆ１）に切り替えられる（図１１の時刻ｔ１５に相当）。一方、ノー判定が下された場合には、フローがステップＳ１０７に戻されて本ステップでの判定が繰り返される（図１１の時刻ｔ１４〜ｔ１５に相当）。

＜使用例＞
図１３は、過電流保護回路７１の第１使用例を示す模式図である。例えば、負荷３がバルブランプである場合には、本図中の実線で示したように、起動時の出力電流Ｉｏとして定常動作時よりも大きい瞬時電流が流れる。ただし、先述のマスク期間Ｔｍａｓｋを適切に設定しておけば、上記の瞬時電流を検出対象から除外することができるので、意図しない過電流保護が掛かることはない。すなわち、過大な瞬時電流が流れる起動時には、出力電流Ｉｏと内部設定値ＩｏｃｐＨとが比較されることになり、定常動作時には出力電流Ｉｏと外部設定値ＩｏｃｐＬとが比較されることになる。従って、出力電流Ｉｏの駆動エリアは、本図中のハッチングを付した領域として表すことができる。

図１４は、過電流保護回路７１の第２使用例を示す模式図である。例えば、負荷３がモータである場合には、本図中の実線で示したように、ロック時の出力電流Ｉｏとして定常動作時よりも大きい瞬時電流が流れる。ただし、先述のマスク期間Ｔｍａｓｋを適切に設定しておけば、上記の瞬時電流を検出対象から除外することができるので、意図しない過電流保護が掛かることはない。すなわち、過大な瞬時電流が流れるロック時には、出力電流Ｉｏと内部設定値ＩｏｃｐＨとが比較されることになり、定常動作時には出力電流Ｉｏと外部設定値ＩｏｃｐＬとが比較されることになる。従って、出力電流Ｉｏの駆動エリアは、本図中のハッチングを付した領域として表すことができる。

＜作用・効果＞
これまでに説明してきたように、過電流保護回路７１では、出力電流Ｉｏと比較される過電流検出閾値Ｉｏｃｐとして、２段階の内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬが用意されており、かつ、内部設定値ＩｏｃｐＨから外部設定値ＩｏｃｐＬに切り替えるまでの猶予期間として、所定のマスク期間Ｔｍａｓｋが設けられている。

このような構成を採用することにより、瞬時電流の確保と負荷３に応じた過電流保護とを両立することが可能となる。特に、負荷３の定常動作時には、内部設定値ＩｏｃｐＨよりも十分に低い外部設定値ＩｏｃｐＬと出力電流Ｉｏとが比較されるので、負荷３の駆動電流からかけ離れた大電流が出力電流Ｉｏとして流れ続けることはない。従って、負荷３に接続されるハーネスを従来よりも細径化することが可能となる。

また、過電流保護回路７１であれば、負荷３に応じた過電流保護をＥＣＵ２で行う必要がなくなるので、ＥＣＵ２の負担（＝出力電流Ｉｏの常時監視など）を軽減することが可能となり、延いては、ＥＣＵ２のマイコンレス化を実現することが可能となる。

＜半導体集積回路装置（第２実施形態）＞
図１５は、半導体集積回路装置１の第２実施形態を示すブロック図である。本実施形態の半導体集積回路装置１は、第１実施形態（図１）をベースとしつつ、２チャンネルの負荷３Ｘ及び３Ｙをそれぞれ個別に駆動することができるように、これまでに説明してきた構成要素（機能ブロック１０〜９０、外部端子Ｔ１〜Ｔ４、及び、各種の電圧、電流、信号など）をチャンネル毎に有している。

なお、負荷３Ｘの駆動に関わる構成要素には、符号の末尾に「Ｘ」を付してあり、負荷３Ｙの駆動に関わる構成要素には、符号の末尾に「Ｙ」を付してあるが、それぞれの動作や機能については、末尾に「Ｘ」及び「Ｙ」が付されていない先出の構成要素と基本的に共通である。例えば、ＮＭＯＳＦＥＴ１０Ｘ及び１０Ｙそれぞれの動作や機能は、先出のＮＭＯＳＦＥＴ１０と基本的に同一である。その他の構成要素についても同様である。そこで、特筆すべき事項がない限り、各構成要素の動作や機能については、重複した説明を割愛する。また、本図では、出力電流検出部８０と信号出力部９０を明示していないが、これらの機能ブロックについては別途後述する。

本実施形態の半導体集積回路装置１では、２チャンネルの負荷３Ｘ及び３Ｙをそれぞれ個別に駆動することができるので、チャンネル毎の起動タイミングも異なる場合がある。そのため、各チャンネルで瞬時電流の確保と負荷に応じた過電流保護とを両立するためには、起動タイミングの違いに依ることなく、チャンネル毎に先述のマスク期間Ｔｍａｓｋを正しく設定しなければならない。

これを実現するための最も簡易な構成は、先出の過電流保護回路７１（図４を参照）を２チャンネル分用意して、それぞれを各チャンネル用の過電流保護回路７１Ｘ及び７１Ｙとして並列に設けることである。しかしながら、このような構成では、マスク期間Ｔｍａｓｋを設定するための外部端子ＤＬＹが２つ必要となるので、半導体集積回路装置１のパッケージ変更やコストアップなどを招くおそれがある。

そこで、以下では、外部端子ＤＬＹの追加を要することなく、チャンネル毎にマスク期間Ｔｍａｓｋを正しく設定することのできる過電流保護回路７１を提案する。

図１６は、２チャンネル化された過電流保護回路７１の一構成例を示すブロック図である。本構成例の過電流保護回路７１は、第１電流生成部１１０と、第２電流生成部１２０と、閾値電圧生成部１３０Ｘ及び１３０Ｙと、過電流検出部１４０Ｘ及び１４０Ｙと、参照電圧生成部１５０Ｘ及び１５０Ｙと、比較部１６０Ｘ及び１６０Ｙと、閾値制御部１７０と、を含む。

上記構成要素のうち、第１電流生成部１１０、第２電流生成部１２０、閾値電圧生成部１３０Ｘ、過電流検出部１４０Ｘ、参照電圧生成部１５０Ｘ、比較部１６０Ｘ、及び、閾値制御部１７０は、第１チャンネル用の過電流検出回路７１Ｘとして機能する。

一方、上記構成要素のうち、第１電流生成部１１０、第２電流生成部１２０、閾値電圧生成部１３０Ｙ、過電流検出部１４０Ｙ、参照電圧生成部１５０Ｙ、比較部１６０Ｙ、及び、閾値制御部１７０は、第２チャンネル用の過電流検出回路７１Ｙとして機能する。

このように、本構成例の過電流保護回路７１において、第１電流生成部１１０、第２電流生成部１２０、及び、閾値制御部１７０は、第１チャンネルと第２チャンネルで兼用されている。

第１電流生成部１１０は、第１電流Ｉｒｅｆを生成して閾値電圧生成部１３０Ｘ及び１３０Ｙに出力する。第１電流Ｉｒｅｆの電流値は、半導体集積回路装置１の内部で固定されている。第１電流生成部１１０の構成は、基本的に先出の図５で示した通りである。第１電流Ｉｒｅｆを閾値電圧生成部１３０Ｘ及び１３０Ｙの双方に出力する手段としては、例えば、２系統の電流出力端を持つカレントミラーを用いればよい。

第２電流生成部１２０は、第２電流Ｉｓｅｔを生成して閾値電圧生成部１３０Ｘ及び１３０Ｙに出力する。第２電流Ｉｓｅｔの電流値は、半導体集積回路装置１の外部から任意に調整することが可能である。第２電流生成部１２０の構成は、基本的に先出の図６で示した通りである。第２電流Ｉｓｅｔを閾値電圧生成部１３０Ｘ及び１３０Ｙの双方に出力する手段としては、例えば、２系統の電流出力端を持つカレントミラーを用いればよい。

閾値電圧生成部１３０Ｘは、閾値制御信号Ｓ１７０Ｘに応じて閾値電圧ＶｔｈＸを内部設定値ＶｔｈＸＨとするか外部設定値ＶｔｈＸＬ（ただしＶｔｈＸＨ＞ＶｔｈＸＬ）とするかを切り替える。なお、内部設定値ＶｔｈＸＨは、第１電流Ｉｒｅｆに応じて設定される固定値（＝第１設定値に相当）である。一方、外部設定値ＶｔｈＸＬは、第２電流Ｉｓｅｔに応じて設定される可変値（＝第２設定値に相当）である。

閾値電圧生成部１３０Ｙは、閾値制御信号Ｓ１７０Ｙに応じて閾値電圧ＶｔｈＹを内部設定値ＶｔｈＹＨとするか外部設定値ＶｔｈＹＬ（ただしＶｔｈＹＨ＞ＶｔｈＹＬ）とするかを切り替える。なお、内部設定値ＶｔｈＹＨは、第１電流Ｉｒｅｆに応じて設定される固定値（＝第３設定値に相当）である。一方、外部設定値ＶｔｈＹＬは、第２電流Ｉｓｅｔに応じて設定される可変値（＝第４設定値に相当）である。

過電流検出部１４０Ｘは、出力電流ＩｏＸに応じたセンス電圧ＶｓＸと閾値電圧ＶｔｈＸとを比較して過電流保護信号Ｓ７１Ｘを生成する。

過電流検出部１４０Ｙは、出力電流ＩｏＹに応じたセンス電圧ＶｓＹと閾値電圧ＶｔｈＹとを比較して過電流保護信号Ｓ７１Ｙを生成する。

参照電圧生成部１５０Ｘは、第２電流Ｉｓｅｔに応じた参照電圧ＶＩｓｅｔＸ（＝第１参照値に相当）を生成する。

参照電圧生成部１５０Ｙは、第２電流Ｉｓｅｔに応じた参照電圧ＶＩｓｅｔＹ（＝第２参照値に相当）を生成する。

比較部１６０Ｘは、センス電圧ＶｓＸと参照電圧ＶＩｓｅｔＸとを比較して比較信号ＶＣＭＰＸを生成する。

比較部１６０Ｙは、センス電圧ＶｓＹと参照電圧ＶＩｓｅｔＹとを比較して比較信号ＶＣＭＰＹを生成する。

閾値制御部１７０は、比較信号ＶＣＭＰＸ及びＶＣＭＰＹの双方を監視して閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙを生成する。

なお、閾値制御信号Ｓ１７０Ｘは、例えば、閾値電圧ＶｔｈＸとして内部設定値ＶｔｈＸＨを選択すべきときにローレベルとなり、閾値電圧ＶｔｈＸとして外部設定値ＶｔｈＸＬを選択すべきときにハイレベルとなる。

一方、閾値制御信号Ｓ１７０Ｙは、例えば、閾値電圧ＶｔｈＹとして内部設定値ＶｔｈＹＨを選択すべきときにローレベルとなり、閾値電圧ＶｔｈＹとして外部設定値ＶｔｈＹＬを選択すべきときにハイレベルとなる。

＜閾値制御部（第１実施例）＞
図１７は、閾値制御部１７０の第１実施例を示すブロック図である。本実施例の閾値制御部１７０は、先の図１０をベースとしつつ、２チャンネル化を実現する手段として、コンパレータ１７１と、電流源１７２と、レベルシフタ１７３Ｘ及び１７３Ｙと、ＲＳフリップフロップ１７４Ｘ及び１７４Ｙと、放電制御部１７５と、ＮＭＯＳＦＥＴ１７６と、キャパシタ１７７と、充電制御部１７８と、外部端子ＤＬＹと、を含む。

コンパレータ１７１は、非反転入力端（＋）に入力される充電電圧Ｖｄ（＝外部端子ＤＬＹに現れるキャパシタ１７７の充電電圧）と、反転入力端（−）に入力されるマスク期間満了電圧Ｖｄｒｅｆとを比較して内部信号Ｓｘを生成する。内部信号Ｓｘは、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いときにハイレベルとなり、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いときにローレベルとなる。この点については先の図１０と同様である。

電流源１７２は、充電制御信号Ｓ１７８に応じて充電電流Ｉｄを生成する。具体的に述べると、電流源１７２は、電流制御信号Ｓ１７８がハイレベルであるときに充電電流Ｉｄを出力し、充電制御信号Ｓ１７８がローレベルであるときに充電電流Ｉｄを停止する。

レベルシフタ１７３Ｘは、比較信号ＶＣＭＰＸをレベルシフトさせて内部信号ＳｙＸを生成する。

レベルシフタ１７３Ｙは、比較信号ＶＣＭＰＹをレベルシフトさせて内部信号ＳｙＹを生成する。

ＲＳフリップフロップ１７４Ｘは、セット端（Ｓ）に入力される内部信号Ｓｘとリセット端（Ｒ）に入力される内部信号ＳｙＸに応じて、出力端（Ｑ）から閾値制御信号Ｓ１７０Ｘを出力する。より具体的に述べると、ＲＳフリップフロップ１７４Ｘは、内部信号Ｓｘの立上りタイミングで閾値制御信号Ｓ１７０Ｘをハイレベルにセットする一方、内部信号ＳｙＸの立下りタイミングで閾値制御信号Ｓ１７０Ｘをローレベルにリセットする。

ＲＳフリップフロップ１７４Ｙは、セット端（Ｓ）に入力される内部信号Ｓｘとリセット端（Ｒ）に入力される内部信号ＳｙＹに応じて、出力端（Ｑ）から閾値制御信号Ｓ１７０Ｙを出力する。より具体的に述べると、ＲＳフリップフロップ１７４Ｙは、内部信号Ｓｘの立上りタイミングで閾値制御信号Ｓ１７０Ｙをハイレベルにセットする一方、内部信号ＳｙＹの立下りタイミングで閾値制御信号Ｓ１７０Ｙをローレベルにリセットする。

放電制御部１７５は、内部信号Ｓｘに応じて、内部信号Ｓｚを生成する。より具体的に述べると、放電制御部１７５は、内部信号Ｓｘの立上りタイミングで内部信号Ｓｚを所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとする。この点については、先の図１０と同様である。

ＮＭＯＳＦＥＴ１７６は、内部信号Ｓｚに応じて外部端子ＤＬＹと接地端ＧＮＤとの間（＝キャパシタ１７７の両端間）を導通／遮断する放電スイッチ素子である。なお、ＮＭＯＳＦＥＴ１７６は、内部信号Ｓｚがハイレベルであるときにオンし、内部信号Ｓｚがローレベルであるときにオフする。この点についても、先の図１０と同様である。

キャパシタ１７７は、半導体集積回路装置１の外部において、外部端子ＤＬＹと接地端ＧＮＤとの間に接続されている。ＮＭＯＳＦＥＴ１７６がオフされているときに、電流源１７２から充電電流Ｉｄが供給されると、キャパシタ１７７の充電電圧Ｖｄが上昇する。一方、ＮＭＯＳＦＥＴ１７６がオンされているときには、キャパシタ１７７がＮＭＯＳＦＥＴ１７６を介して放電されるので、充電電圧Ｖｄが低下する。この点についても、先の図１０と同様である。

充電制御部１７８は、内部信号ＳｙＸ及びＳｙＹ（延いては比較信号ＶＣＭＰＸ及びＶＣＭＰＹ）の双方に応じて充電制御信号Ｓ１７８を生成する。なお、充電制御信号Ｓ１７８は、基本的に、内部信号ＳｙＸまたはＳｙＹの立上りタイミングでハイレベル（＝充電時の論理レベル）となる。

図１８は、第１実施例の閾値切替動作を示すタイミングチャートであり、上から順に、センス電圧ＶｓＸ及びＶｓＹ、比較信号ＶＣＭＰＸ及びＶＣＭＰＹ（内部信号ＳｙＸ及びＳｙＹと等価）、充電電圧Ｖｄ、内部信号Ｓｘ及びＳｚ、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙ、並びに、閾値電圧ＶｔｈＸ及びＶｔｈＹがそれぞれ描写されている。

時刻ｔ２１において、ＮＭＯＳＦＥＴ１０Ｘがオンされると、センス電圧ＶｓＸが上昇し始める。ただし、時刻ｔ２１では、センス電圧ＶｓＸが参照電圧ＶＩｓｅｔＸよりも低いので、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）がローレベルとなる。従って、閾値制御信号Ｓ１７０Ｘがローレベルとなるので、閾値電圧ＶｔｈＸとして内部設定値ＶｔｈＸＨが選択された状態となる。なお、時刻ｔ２１では、ＮＭＯＳＦＥＴ１０Ｙがオフされたままであり、センス電圧ＶｓＹが０Ｖに維持されている。

時刻ｔ２２において、センス電圧ＶｓＸが参照電圧ＶＩｓｅｔＸを上回ると、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）がハイレベルとなり、充電電圧Ｖｄが上昇し始める。ただし、時刻ｔ２２では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いので、内部信号Ｓｘがローレベルのままとなる。従って、閾値制御信号Ｓ１７０Ｘがローレベルに維持され、閾値電圧ＶｔｈＸとして内部設定値ＶｔｈＸＨが選択されたままとなる。そのため、センス電圧ＶｓＸが外部設定値ＶｔｈＸＬ（＝ＶＩｓｅｔＸ）を上回っていても過電流保護は掛からない。なお、時刻ｔ２２では、ＮＭＯＳＦＥＴ１０Ｙがオフされたままであり、センス電圧ＶｓＹが０Ｖに維持されている。

時刻ｔ２３では、ＮＭＯＳＦＥＴ１０Ｙがオンされて、センス電圧ＶｓＹが上昇し始める。なお、時刻ｔ２３では、センス電圧ＶｓＹが参照電圧ＶＩｓｅｔＹよりも低いので、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）がローレベルとなる。従って、閾値制御信号Ｓ１７０Ｙがローレベルとなるので、閾値電圧ＶｔｈＹとして内部設定値ＶｔｈＹＨが選択された状態となる。

時刻ｔ２４において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルとなる。また、時刻ｔ２４では、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）が既にハイレベル（＝リセット解除時の論理レベル）となっている。従って、閾値制御信号Ｓ１７０Ｘがハイレベルにセットされ、閾値電圧ＶｔｈＸが外部設定値ＶｔｈＸＬに切り替わる。その結果、時刻ｔ２４以降、センス電圧ＶｓＸが外部設定値ＶｔｈＸＬを上回らないように、過電流保護が掛かるようになる。また、内部信号Ｓｘがハイレベルになると、内部信号Ｓｚも所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。

すなわち、閾値電圧ＶｔｈＸに着目すると、閾値電圧ＶｔｈＸが内部設定値ＶｔｈＸＨとされているときには、センス電圧ＶｓＸが参照電圧ＶＩｓｅｔＸを上回ったまま、所定のマスク期間Ｔｍａｓｋ（＝時刻ｔ２２〜ｔ２４）が経過した時点で、閾値電圧ＶｔｈＸが外部設定値ＶｔｈＸＬに切り替えられる。従って、負荷３Ｘに応じた過電流保護を実現することが可能となる。

一方、時刻ｔ２４では、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）がローレベル（＝リセット時の論理レベル）に維持されている。従って、内部信号Ｓｘがハイレベルに立ち上がっても、閾値制御信号Ｓ１７０Ｙがローレベルに維持されるので、閾値電圧ＶｔｈＹとして内部設定値ＶｔｈＹＨが選択されたままとなる。

時刻ｔ２５において、センス電圧ＶｓＹが参照電圧ＶＩｓｅｔＹを上回ると、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）がハイレベルとなるので、充電電圧Ｖｄが再び上昇し始める。ただし、時刻ｔ２５では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いので、内部信号Ｓｘがローレベルのままとなる。従って、閾値制御信号Ｓ１７０Ｙがローレベルに維持され、閾値電圧ＶｔｈＹとして内部設定値ＶｔｈＹＨが選択されたままとなる。そのため、センス電圧ＶｓＹが外部設定値ＶｔｈＹＬ（＝ＶＩｓｅｔＹ）を上回っていても過電流保護は掛からない。

なお、以下の説明では、比較信号ＶＣＭＰＸの立上りタイミングと比較信号ＶＣＭＰＹの立上りタイミングとの差（＝第１チャンネルの起動タイミングと第２チャンネルの起動タイミングとの差）をシフト期間Ｔｓｈｉｆｔと呼ぶ。

時刻ｔ２６において、センス電圧ＶｓＸが参照電圧ＶＩｓｅｔＸを下回ると、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）がローレベルとなる。その結果、閾値制御信号Ｓ１７０Ｘがローレベルにリセットされるので、閾値電圧ＶｔｈＸが内部設定値ＶｔｈＸＨに切り替わる。

すなわち、閾値電圧ＶｔｈＸに着目すると、閾値電圧ＶｔｈＸが外部設定値ＶｔｈＸＬとされているときには、センス電圧ＶｓＸが参照電圧ＶＩｓｅｔＸを下回った時点で、閾値電圧ＶｔｈＸが内部設定値ＶｔｈＸＨに切り替えられる。

時刻ｔ２７において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルとなる。また、時刻ｔ２７では、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）が既にハイレベル（＝リセット解除時の論理レベル）となっている。従って、閾値制御信号Ｓ１７０Ｙがハイレベルにセットされ、閾値電圧ＶｔｈＹが外部設定値ＶｔｈＸＬに切り替わる。その結果、時刻ｔ２７以降、センス電圧ＶｓＹが外部設定値ＶｔｈＹＬを上回らないように、過電流保護が掛かるようになる。また、内部信号Ｓｘがハイレベルになると、内部信号Ｓｚも所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。

すなわち、閾値電圧ＶｔｈＹに着目すると、閾値電圧ＶｔｈＹが内部設定値ＶｔｈＹＨとされているときには、センス電圧ＶｓＹが参照電圧ＶＩｓｅｔＹを上回ったまま、所定のマスク期間Ｔｍａｓｋ（＝時刻ｔ２５〜ｔ２７）が経過した時点で、閾値電圧ＶｔｈＹが外部設定値ＶｔｈＹＬに切り替えられる。従って、負荷３Ｙに応じた過電流保護を実現することが可能となる。

なお、時刻ｔ２７では、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）がすでにローレベル（＝リセット時の論理レベル）に立ち下がっている。従って、内部信号Ｓｘがハイレベルに立ち上がっても、閾値制御信号Ｓ１７０Ｘがローレベルに維持されるので、閾値電圧ＶｔｈＸとして内部設定値ＶｔｈＸＨが選択されたままとなる。

時刻ｔ２８において、センス電圧ＶｓＹが参照電圧ＶＩｓｅｔＹを下回ると、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）がローレベルとなる。その結果、閾値制御信号Ｓ１７０Ｙがローレベルにリセットされるので、閾値電圧ＶｔｈＹが内部設定値ＶｔｈＹＨに切り替わる。

すなわち、閾値電圧ＶｔｈＹに着目すると、閾値電圧ＶｔｈＹが外部設定値ＶｔｈＹＬとされているときには、センス電圧ＶｓＹが参照電圧ＶＩｓｅｔＹを下回った時点で、閾値電圧ＶｔｈＹが内部設定値ＶｔｈＹＨに切り替えられる。

上記一連の閾値切替動作から分かるように、本実施例の閾値制御部１７０であれば、外部端子ＤＬＹの追加を要することなく、チャンネル毎にマスク期間Ｔｍａｓｋ（時刻ｔ２２〜ｔ２３、及び、時刻ｔ２５〜ｔ２７）を正しく設定することが可能となる。

なお、本図では、Ｔｓｈｉｆｔ＞Ｔｍａｓｋである場合を例に挙げて説明を行ったが、Ｔｓｈｉｆｔ≦Ｔｍａｓｋである場合には、上記一連の閾値切替動作に不具合を生じるおそれがある。以下では、その問題点について詳述する。

図１９は、第１実施例の問題点を示すタイミングチャートであり、上から順に、比較信号ＶＣＭＰＸ及びＶＣＭＰＹ、内部信号Ｓｘ、並びに、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙについて、Ｔｓｈｉｆｔ＜Ｔｍａｓｋである場合の挙動が描写されている。

本図の例では、Ｔｓｈｉｆｔ＜Ｔｍａｓｋであることから、時刻ｔ３１で比較信号ＶＣＭＰＸがハイレベルに立ち上がった後、マスク期間Ｔｍａｓｋが経過するよりも先に、時刻ｔ３２で比較信号ＶＣＭＰＹがハイレベルに立ち上がっている。

従って、時刻ｔ３１からマスク期間Ｔｍａｓｋが経過し、時刻ｔ３３で内部信号Ｓｘがハイレベルに立ち上がったときには、比較信号ＶＣＭＰＸだけでなく、比較信号ＶＣＭＰＹも既にハイレベルとなっている。そのため、時刻ｔ３３では、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙが同時にハイレベルとなる。

この場合、先に起動した先発チャンネルには特に問題を生じないが、後から起動した後発チャンネルについては、シフト期間Ｔｓｈｉｆｔの分だけマスク期間Ｔｍａｓｋが短くなるので、瞬時電流の確保に支障を来たすおそれがある。以下では、この問題点を解消することのできる閾値制御部１７０の第２実施例を提案する。

＜閾値制御部（第２実施例）＞
図２０は、閾値制御部１７０の第２実施例を示すブロック図である。本実施例の閾値制御部１７０は、先出の第１実施例（図１７）をベースとしつつ、放電制御部１７５において、内部信号Ｓｘだけでなく、内部信号ＳｙＸ及びＳｙＹ（比較信号ＶＣＭＰＸ及びＶＣＭＰＹと等価）と閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙの入力も受け付ける点に特徴を有する。そこで、以下では、放電制御部１７５の構成と動作について重点的に説明する。

図２１は、放電制御部１７５の一構成例を示すブロック図である。本図の放電制御部１７５は、否定論理和演算器ＮＯＲ１と、論理積演算器ＡＮＤ１〜ＡＮＤ３と、論理和演算器ＯＲ１と、インバータＩＮＶ１〜ＩＮＶ３と、パルス生成部ＰＧ１と、抵抗Ｒ１と、キャパシタＣ１と、を含む。

否定論理和演算器ＮＯＲ１は、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙの否定論理和演算により、論理信号ＳＡを生成する。従って、論理信号ＳＡは、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙがいずれもローレベルであるときにハイレベルとなり、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙの少なくとも一方がハイレベルであるときにローレベルとなる。

論理積演算器ＡＮＤ１は、内部信号ＳｙＸ及びＳｙＹの論理積演算により、論理信号ＳＢを生成する。従って、論理信号ＳＢは、内部信号ＳｙＸ及びＳｙＹがいずれもハイレベルであるときにハイレベルとなり、内部信号ＳｙＸ及びＳｙＹの少なくとも一方がローレベルであるときにローレベルとなる。

論理積演算器ＡＮＤ２は、論理信号ＳＡ及びＳＢの論理積演算により、論理信号ＳＣを生成する。従って、論理信号ＳＣは、論理信号ＳＡ及びＳＢがいずれもハイレベルであるときにハイレベルとなり、論理信号ＳＡ及びＳＢの少なくとも一方がローレベルであるときにローレベルとなる。

インバータＩＮＶ１は、論理信号ＳＣを論理反転して反転論理信号ＳＣＢを生成する。

抵抗Ｒ１とキャパシタＣ１は、反転論理信号ＳＣＢを所定の時定数τ（＝Ｒ×Ｃ）で鈍らせた積分波形の論理信号ＳＤを生成する。

インバータＩＮＶ２及びＩＮＶ３は、論理信号ＳＤと所定の閾値（＝インバータＩＮＶ２及びＩＮＶ３の論理反転閾値）とを比較して矩形波形の論理信号ＳＥを生成する。

論理積演算器ＡＮＤ３は、論理信号ＳＣ及びＳＥの論理積演算により、論理信号ＳＦを生成する。従って、論理信号ＳＦは、論理信号ＳＣ及びＳＥがいずれもハイレベルであるときにハイレベルとなり、論理信号ＳＣ及びＳＥの少なくとも一方がローレベルであるときにローレベルとなる。

パルス生成部ＰＧ１は、内部信号Ｓｘの立上りタイミングで論理信号ＳＧに所定のパルス幅（＝放電期間Ｔｄｃｈｇに相当）を持つワンショットパルスを生成する。

論理和演算器ＯＲ１は、論理信号ＳＦ及びＳＧの論理和演算により、内部信号Ｓｚを生成する。従って、内部信号Ｓｚは、論理信号ＳＦ及びＳＧがいずれもローレベルであるときにローレベルとなり、論理信号ＳＦ及びＳＧの少なくとも一方がハイレベルであるときにハイレベルとなる。

図２２は、第２実施例の閾値切替動作を示すタイミングチャートであり、上から順に、比較信号ＶＣＭＰＸ及びＶＣＭＰＹ（内部信号ＳｙＸ及びＳｙＹと等価）、論理信号ＳＡ〜ＳＧ、内部信号Ｓｚ、充電電圧Ｖｄ、内部信号Ｓｘ、及び、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙについて、Ｔｓｈｉｆｔ＜Ｔｍａｓｋである場合の挙動が描写されている。

本図の例では、時刻ｔ４１で比較信号ＶＣＭＰＸがハイレベルに立ち上がった後、マスク期間Ｔｍａｓｋが経過するよりも先に、時刻ｔ４２で比較信号ＶＣＭＰＹがハイレベルに立ち上がっている。すなわち、時刻ｔ４２の時点では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆに到達しておらず、内部信号Ｓｘはハイレベルに立ち上がっていない。

ここで、放電制御部１７５の内部動作に着目すると、時刻ｔ４２では、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙがいずれもローレベルであることから、論理信号ＳＡがハイレベルとなっている。また、時刻ｔ４２では、比較信号ＣＭＰＸ及びＣＭＰＹ（延いては内部信号ＳｙＸ及びＳｙＹ）がいずれもハイレベルとなるので、論理信号ＳＢがハイレベルに立ち上がる。従って、論理信号ＳＣがハイレベルに立ち上がり、論理信号ＳＤが時定数τで低下し始める。ただし、時刻ｔ４２の時点では、論理信号ＳＤがインバータＩＮＶ２の論理反転閾値よりも高いので、論理信号ＳＥがハイレベルに維持されている。

従って、時刻ｔ４２では、論理信号ＳＣ及びＳＥがいずれもハイレベルとなるので、論理信号ＳＦがハイレベルに立ち上がり、延いては、内部信号Ｓｚがハイレベルに立ち上がる。その結果、充電電圧Ｖｄが放電される。

このように、比較信号ＣＭＰＸ及びＣＭＰＹの一方がハイレベルに立ち上がってキャパシタ１７７の充電動作が開始された後、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回るよりも先に、比較信号ＣＭＰＸ及びＣＭＰＹの他方がハイレベルに立ち上がったときには、キャパシタ１７７が一旦放電されるので、マスク期間Ｔｍａｓｋの計時動作がリセットされる。

その後、時刻ｔ４３において、論理信号ＳＤがインバータＩＮＶ２の論理反転閾値を下回ると、論理信号ＳＥがローレベルに立ち下がる。その結果、論理信号ＳＦがローレベルに立ち下がり、延いては、内部信号Ｓｚがローレベルに立ち下がるので、上記の放電動作が停止されて充電電圧Ｖｄが再び上昇に転じる。

なお、論理信号ＳＦのハイレベル期間（＝時刻ｔ４２〜ｔ４３）は、充電電圧Ｖｄの放電期間Ｔｄｃｈｇ２に相当する。この放電期間Ｔｄｃｈｇ２は、抵抗Ｒ１とキャパシタＣ１の時定数τに応じて任意に設定することが可能であり、例えば、先述の放電期間Ｔｄｃｈｇと同値（例えば３μｓ）に設定すればよい。

その後、時刻ｔ４４において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルに立ち上がる。この時点では、比較信号ＶＣＭＰＸだけでなく、比較信号ＶＣＭＰＹも既にハイレベルとなっている。そのため、時刻ｔ４４では、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙが同時にハイレベルとなる。

上記の閾値切替動作により、後発チャンネルの閾値制御信号Ｓ１７０Ｙについては、そのマスク期間が本来の設定値（＝Ｔｍａｓｋ）となる。一方、先発チャンネルの閾値制御信号Ｓ１７０Ｘについては、そのマスク期間が本来の設定値よりも長い値（＝Ｔｍａｓｋ＋α）となる。

なお、時刻ｔ４４において、内部信号Ｓｘがハイレベルに立ち上がると、論理信号ＳＧに所定のパルス幅（＝Ｔｄｃｈｇ）を持つワンショットパルスが生成されるので、内部信号Ｓｚがハイレベルとなり、充電電圧Ｖｄが放電される。

また、時刻ｔ４４において、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙがハイレベルに立ち上がると、論理信号ＳＡがローレベルに立ち下がり、論理信号ＳＣがローレベルに立ち下がる。その結果、論理信号ＳＤが時定数τを持って上昇を開始し、論理信号ＳＤがインバータＩＮＶ２の論理反転閾値を上回った時点で、論理信号ＳＥがハイレベルに立ち上がる。ただし、このときには、論理信号ＳＣが既にローレベルとなっているので、論理信号ＳＦはローレベルに維持されたままとなる。

上記したように、本実施例の閾値制御部１７０であれば、Ｔｓｈｉｆｔ＜Ｔｍａｓｋであっても、後発チャンネルのマスク期間が短くならないので、瞬時電流の確保に支障を来たすおそれがなくなる。

なお、本図では、Ｔｓｈｉｆｔ＜Ｔｍａｓｋである場合を例に挙げて説明を行ったが、Ｔｓｈｉｆｔ＝Ｔｍａｓｋ（またはＴｓｈｉｆｔ≒Ｔｍａｓｋ）というクリティカルな条件下では、第２実施例を採用してもなお、意図しない不具合を生じるおそれがある。以下では、その問題点について詳述する。

図２３は、第２実施例の問題点を示すタイミングチャートであり、上から順に、比較信号ＶＣＭＰＸ及びＶＣＭＰＹ（内部信号ＳｙＸ及びＳｙＹと等価）、充電電圧Ｖｄ、内部信号Ｓｘ、並びに、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙについて、Ｔｓｈｉｆｔ＝Ｔｍａｓｋである場合の挙動が描写されている。

本図の例では、Ｔｓｈｉｆｔ＝Ｔｍａｓｋであることから、時刻ｔ５１において、比較信号ＶＣＭＰＸがハイレベルに立ち上がった後、時刻ｔ５２において、マスク期間Ｔｍａｓｋが経過すると同時、比較信号ＶＣＭＰＹがハイレベルに立ち上がっている。

ここで、先述の放電動作（図２２の時刻ｔ４２を参照）が間に合わずに、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回り、内部信号Ｓｘがハイレベルに立ち上がると、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙが同時にハイレベルとなる。その結果、後発チャンネルのマスク期間がゼロとなるので、瞬時電流を確保することができなくなる。以下では、この問題点を解消することのできる閾値制御部１７０の第３実施例を提案する。

＜閾値制御部（第３実施例）＞
図２４は、閾値制御部１７０の第３実施例を示すブロック図である。本実施例の閾値制御部１７０は、先出の第２実施例（図２０）をベースとしつつ、遅延部１７９Ｘ及び１７９Ｙが設けられている点に特徴を有する。そこで、第２実施例と同様の構成要素については、図２０と同一の符号を付すことにより重複した説明を割愛し、以下では、遅延部１７９Ｘ及び１７９Ｙについて重点的な説明を行う。

遅延部１７９Ｘは、内部信号ＳｙＸ（比較信号ＶＣＭＰＸと等価）に遅延を与えて遅延信号ＳｙＸｄを生成する。なお、遅延部１７９Ｘは、遅延信号ＳｙＸｄの立上りタイミングにのみ遅延を与え、遅延信号ＳｙＸｄの立下りタイミングには遅延を与えない。より具体的に述べると、遅延信号ＳｙＸｄは、内部信号ＳｙＸがハイレベルに立ち上がってから遅延時間ｔｄ（例えば３μｓ）だけ遅れてハイレベルに立ち上がり、内部信号ＳｙＸがローレベルに立ち下がると同時にローレベルに立ち下がる。

遅延部１７９Ｙは、内部信号ＳｙＹ（比較信号ＶＣＭＰＹと等価）に遅延を与えて遅延信号ＳｙＹｄを生成する。なお、遅延部１７９Ｙは、遅延信号ＳｙＹｄの立上りタイミングにのみ遅延を与え、遅延信号ＳｙＹｄの立下りタイミングには遅延を与えない。より具体的に述べると、遅延信号ＳｙＹｄは、内部信号ＳｙＹがハイレベルに立ち上がってから遅延時間ｔｄだけ遅れてハイレベルに立ち上がり、内部信号ＳｙＹがローレベルに立ち下がると同時にローレベルに立ち下がる。

上記した遅延部１７９Ｘ及び１７９Ｙの追加に伴い、ＲＳフリップフロップ１７４Ｘ及び１７４Ｙには、それぞれ、内部信号ＳｙＸ及びＳｙＹに代えて、遅延信号ＳｙＸｄ及びＳｙＹｄが入力されている。

図２５は、第３実施例の閾値切替動作を示すタイミングチャートであり、上から順に、比較信号ＶＣＭＰＸ（内部信号ＳｙＸと等価）、遅延信号ＳｙＸｄ、比較信号ＶＣＭＰＹ（内部信号ＳｙＹと等価）、遅延信号ＳｙＹｄ、内部信号Ｓｚ、充電電圧Ｖｄ、内部信号Ｓｘ、並びに、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙについて、Ｔｓｈｉｆｔ＝Ｔｍａｓｋである場合の挙動が描写されている。

本図の例では、Ｔｓｈｉｆｔ＝Ｔｍａｓｋであることから、時刻ｔ６１で比較信号ＶＣＭＰＸ（＝ＳｙＸ）がハイレベルに立ち上がった後、時刻ｔ６２において、マスク期間Ｔｍａｓｋが経過すると同時、比較信号ＶＣＭＰＹ（＝ＳｙＹ）がハイレベルに立ち上がっている。一方、遅延信号ＳｙＸｄ及びＳｙＹｄは、それぞれ、時刻ｔ６１及びｔ６２から所定の遅延時間ｔｄが経過した時点でハイレベルに立ち上がっている。

なお、時刻ｔ６２で充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルとなる。このとき、遅延信号ＳｙＸｄは、既にハイレベル（＝リセット解除時の論理レベル）に立ち上がっている。従って、閾値制御信号Ｓ１７０Ｘは、時刻ｔ６２でハイレベルにセットされる。

一方、時刻ｔ６２では、遅延信号ＳｙＹｄが未だローレベル（＝リセット時の論理レベル）に維持されている。従って、内部信号Ｓｘがハイレベルに立ち上がっても、閾値制御信号Ｓ１７０Ｙは、ローレベルにリセットされたままとなる。

また、内部信号Ｓｘがハイレベルに立ち上がると、内部信号Ｓｚが所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。その後、時刻ｔ６３において、内部信号Ｓｚがローレベルに立ち下がると、上記の放電動作が停止されて充電電圧Ｖｄが再び上昇に転じる。

時刻ｔ６４において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘが再びハイレベルに立ち上がる。このとき、遅延信号ＳｙＹｄは、既にハイレベル（＝リセット解除時の論理レベル）に立ち上がっている。従って、閾値制御信号Ｓ１７０Ｙは、時刻ｔ６４でハイレベルにセットされる。

また、内部信号Ｓｘがハイレベルに立ち上がると、内部信号Ｓｚが所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。その後、時刻ｔ６５において、内部信号Ｓｚがローレベルに立ち下がると、上記の放電動作が停止される。なお、この時点で２チャンネル分の充電動作は完了してことから、充電電圧Ｖｄが再び上昇に転じることはない。

その後、時刻ｔ６６において、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）がローレベルに立ち下がると、遅延信号ＳｙＸｄも遅滞なくローレベルに立ち下がる。その結果、閾値制御信号Ｓ１７０Ｘがローレベルにリセットされる。

同様に、時刻ｔ６７において、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）がローレベルに立ち下がると、遅延信号ＳｙＹｄも遅滞なくローレベルに立ち下がる。その結果、閾値制御信号Ｓ１７０Ｙがローレベルにリセットされる。

このように、本実施例の閾値制御部１７０では、内部信号Ｓｘと遅延信号ＳｙＸｄ及びＳｙＹｄとを用いて閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙが生成される。そのため、Ｔｓｈｉｆｔ≦Ｔｍａｓｋであるときには、遅延信号ＳｙＸｄ及びＳｙＹｄがハイレベルに立ち上がるよりも先に、比較信号ＶＣＭＰＸ及びＶＣＭＰＹの立上りタイミングで、必ず充電電圧Ｖｄが放電されることになる。

従って、Ｔｓｈｉｆｔ＝Ｔｍａｓｋというクリティカルな条件下でも、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙが同時にハイレベルとなることはないので、チャンネル毎にマスク期間Ｔｍａｓｋを正しく設定することが可能となる。

＜フローチャート＞
図２６は、２チャンネル化された閾値切替動作の一例を示すフローチャートである。フローが開始されると、まず、ステップＳ２０１では、起動しているチャンネルの閾値電圧Ｖｔｈ＊が内部設定値Ｖｔｈ＊Ｈ（ただし「＊」は「Ｘ」及び「Ｙ」の少なくとも一方、以下も同様）に設定される（図１８の時刻ｔ２１及びｔ２３に相当）。

次に、ステップＳ２０２では、比較信号ＶＣＭＰＸ及びＶＣＭＰＹの一方がハイレベルであるか否か（すなわち、片方のチャンネルだけが起動している状態か否か）の判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０３に進められる（図１８の時刻ｔ２２に相当）。一方、ノー判定が下された場合には、フローがステップＳ２０８に進められる。

ステップＳ２０３では、ステップＳ２０２でのイエス判定を受けて、キャパシタ１７７の充電が開始される（図１８の時刻ｔ２２に相当）。

次に、ステップＳ２０４では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０５に進められる（図１８の時刻ｔ２４に相当）。一方、ノー判定が下された場合には、フローがステップＳ２０４に戻されて、本ステップでの判定が繰り返される（図１８の時刻ｔ２２〜ｔ２４に相当）。

ステップＳ２０５では、ステップＳ２０４でのイエス判定を受けてキャパシタ１７７が放電される。また、ステップＳ２０６では、起動しているチャンネルの閾値電圧Ｖｔｈ＊が外部設定値Ｖｔｈ＊Ｌに切り替えられる。これらのステップＳ２０５及びＳ２０６は、図１８の時刻ｔ２４に相当する。

次に、ステップＳ２０７では、起動しているチャンネルのセンス電圧Ｖｓ＊が参照電圧ＶＩｓｅｔ＊よりも低いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０１に戻されて、閾値電圧Ｖｔｈ＊が再び内部設定値Ｖｔｈ＊Ｈに切り替えられる（図１８の時刻ｔ２６に相当）。一方、ノー判定が下された場合には、フローがステップＳ２０７に戻されて本ステップでの判定が繰り返される（図１８の時刻ｔ２４〜ｔ２６に相当）。

一方、ステップＳ２０８では、ステップＳ２０２でのノー判定を受けて、比較信号ＶＣＭＰＸ及びＶＣＭＰＹの両方がハイレベルであるか否か（すなわち、両方のチャンネルがいずれも起動している状態か否か）の判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０９に進められる（図１８の時刻ｔ２３、図２２の時刻ｔ４２、または、図２５の時刻ｔ６２に相当）。一方、ノー判定が下された場合には、いずれのチャンネルも起動していないので、フローがステップＳ２０１に戻される。

ステップＳ２０９では、ステップＳ２０８でのイエス判定を受けて、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙの一方がハイレベルであるか否か（すなわち、先発チャンネルの閾値電圧Ｖｔｈ＊が既に外部設定値Ｖｔｈ＊Ｌに切り替わっている状態か否か）の判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０３に進められて、ステップＳ２０３〜Ｓ２０７で後発チャンネルの閾値切替動作が行われる（図１８の時刻ｔ２５〜ｔ２８に相当）。一方、ノー判定が下された場合には、フローがステップＳ２１０に進められる。

ステップＳ２１０では、ステップＳ２０９でのノー判定を受けて、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙの両方にローレベルであるか否か（すなわち、先発チャンネルのマスク期間Ｔｍａｓｋが経過する前に後発チャンネルの起動タイミングが到来したか否か）の判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２１１に進められる（図２２の時刻ｔ４２に相当）。一方、ノー判定が下された場合には、フローがステップＳ２１４に進められる。

ステップＳ２１１では、ステップＳ２１０でのイエス判定を受けて、キャパシタ１７７が一旦放電されたのち、再充電が開始される（図２２の時刻ｔ４２〜ｔ４３に相当）。

次に、ステップＳ２１２では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２１３に進められる（図２２の時刻ｔ４４に相当）。一方、ノー判定が下された場合には、フローがステップＳ２１２に戻されて、本ステップでの判定が繰り返される（図２２の時刻ｔ４３〜ｔ４４に相当）。

ステップＳ２１３では、ステップＳ２１２でのイエス判定を受けてキャパシタ１７７が放電される。また、ステップＳ２１４では、両チャンネルの閾値電圧ＶｔｈＸ及びＶｔｈＹＬが外部設定値ＶｔｈＸＬ及びＶｔｈＹＬに同時に切り替えられる。これらのステップＳ２０５及びＳ２０６は、図２２の時刻ｔ４４に相当する。

次に、ステップＳ２１５では、両チャンネルのセンス電圧ＶｓＸ及びＶｓＹが参照電圧ＶＩｓｅｔＸ及びＶＩｓｅｔＹよりも低いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０１に戻されて、次回の起動を待機する状態となる。一方、ノー判定が下された場合には、フローがステップＳ２１５に戻されて、本ステップでの判定が繰り返される。

＜マルチプレクサ＞
図２７は、これまでに説明してきた半導体集積回路装置１の２チャンネル化に伴い、状態報知信号Ｓｏの出力段として、マルチプレクサを導入した例を示すブロック図である。本構成例の半導体集積回路装置１には、出力電流検出部８０Ｘ及び８０Ｙと、信号出力部９０Ｘ及び９０Ｙと、マルチプレクサ１００と、外部端子Ｔ５と、が集積化されている。

出力電流検出部８０Ｘは、出力電流ＩｏＸに応じたセンス電流ＩｓＸ’を生成して信号出力部９０Ｘに出力する。

出力電流検出部８０Ｙは、出力電流ＩｏＹに応じたセンス電流ＩｓＹ’を生成して信号出力部９０Ｙに出力する。

信号出力部９０Ｘは、制御ロジック部４０Ｘから入力される出力選択信号Ｓ２Ｘに基づいて、センス電流ＩｓＸ’（＝出力電流ＩｏＸの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当）の一方を第１状態報知信号ＳｏＸとして選択出力するセレクタ９１Ｘを含む。なお、セレクタ９１Ｘは、出力選択信号Ｓ２Ｘが異常未検出時の論理レベル（例えばローレベル）であるときに、第１状態報知信号ＳｏＸとしてセンス電流ＩｓＸ’を選択出力し、出力選択信号Ｓ２Ｘが異常検出時の論理レベル（例えばハイレベル）であるときに、第１状態報知信号ＳｏＸとして固定電圧Ｖ９０を出力する。

信号出力部９０Ｙは、制御ロジック部４０Ｙから入力される出力選択信号Ｓ２Ｙに基づいて、センス電流ＩｓＹ’（＝出力電流ＩｏＹの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当）の一方を第２状態報知信号ＳｏＹとして選択出力するセレクタ９１Ｙを含む。なお、セレクタ９１Ｙは、出力選択信号Ｓ２Ｙが異常未検出時の論理レベル（例えばローレベル）であるときに、第２状態報知信号ＳｏＹとしてセンス電流ＩｓＹ’を選択出力し、出力選択信号Ｓ２Ｙが異常検出時の論理レベル（例えばハイレベル）であるときに、第２状態報知信号ＳｏＹとして固定電圧Ｖ９０を出力する。

マルチプレクサ１００は、外部端子Ｔ５に入力される出力選択信号ＳＥＬに応じて、第１状態報知信号ＳｏＸ（＝センス電流ＩｓＸ’または固定電圧Ｖ９０）と第２状態報知信号ＳｏＹ（＝センス電流ＩｓＹ’または固定電圧Ｖ９０）のいずれか一方を外部端子Ｔ４に選択出力する。

外部端子Ｔ４にセンス電流ＩｓＸ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流ＩｓＸ’を外部センス抵抗４で電流／電圧変換した出力検出電圧Ｖ８０Ｘ（＝ＩｓＸ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０Ｘは、出力電流ＩｏＸが大きいほど高くなり、出力電流ＩｏＸが小さいほど低くなる。

また、外部端子Ｔ４にセンス電流ＩｓＹ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流ＩｓＹ’を外部センス抵抗４で電流／電圧変換した出力検出電圧Ｖ８０Ｙ（＝ＩｓＹ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０Ｙは、出力電流ＩｏＹが大きいほど高くなり、出力電流ＩｏＹが小さいほど低くなる。

一方、外部端子Ｔ４に固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、固定電圧Ｖ９０は、出力検出電圧Ｖ８０Ｘ及びＶ８０Ｙの上限値よりも高い電圧値に設定しておけばよい。

このようなマルチプレクサ１００の導入により、任意のチャンネルについて、出力電流ＩｏＸ及びＩｏＹの検出結果と異常フラグの双方を外部監視することが可能となる。

＜ソフト切替機能（アンダーシュート抑制機能）＞
図２８は、過電流検出閾値Ｉｏｃｐのアンダーシュートが生じる様子を示す図である。これまでにも説明してきたように、過電流保護回路７１では、過電流検出閾値Ｉｏｃｐが内部設定値ＩｏｃｐＨとされているときに、出力電流Ｉｏが外部設定値ＩｏｃｐＬ（＜ＩｏｃｐＨ）を上回ったままマスク期間Ｔｍａｓｋ（＝時刻ｔ７１〜ｔ７２を参照）が経過した時点で、過電流検出閾値Ｉｏｃｐが外部設定値ＩｏｃｐＬに切り替えられる。

このとき、内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬとの差が大きいと、過電流検出閾値Ｉｏｃｐがアンダーシュートしやすくなる。このようなアンダーシュートが生じると、出力電流Ｉｏが不必要に制限されるので、負荷３の安定動作を阻害する要因となる。

そこで、以下に提案する過電流保護回路７１（特に閾値電圧生成部１３０）は、図２９で示したように、マスク期間Ｔｍａｓｋ（＝時刻ｔ８１〜ｔ８２を参照）の経過後、過電流検出閾値Ｉｏｃｐを内部設定値ＩｏｃｐＨから外部設定値ＩｏｃｐＬに切り替える際、所定の遷移時間Ｔｔｒａｎｓ（＝時刻ｔ８２〜ｔ８３を参照）をかけて過電流検出閾値Ｉｏｃｐを徐々に引き下げていく機能（以下ではソフト切替機能と呼ぶ）を備えている。

このようなソフト切替機能を具備することにより、内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬとの差が大きい場合であっても、過電流検出閾値Ｉｏｃｐのアンダーシュートを抑制することができる。従って、出力電流Ｉｏが不必要に制限されなくなるので、負荷３の安定動作に寄与することが可能となる。

図３０は、ソフト切替機能を備えた閾値電圧生成部１３０の一構成例を示す図である。本構成例の閾値電圧生成部１３０は、可変電流源１３４と抵抗１３５を含む。

可変電流源１３４は、昇圧電圧ＶＧの印加端と閾値電圧Ｖｔｈの出力端との間に接続されており、可変電流ＩＲＥＦを生成する。特に、可変電流源１３４は、閾値制御信号Ｓ１７０に応じて、可変電流ＩＲＥＦの電流値をリニア制御する機能を備えている。具体的に述べると、可変電流源１３４は、閾値制御信号Ｓ１７０がローレベルであるときには、可変電流ＩＲＥＦを第１電流Ｉｒｅｆに固定する一方、閾値制御信号Ｓ１７０がハイレベルに立ち上がると、所定の遷移時間Ｔｔｒａｎｓをかけて可変電流ＩＲＥＦを第１電流Ｉｒｅｆから第２電流Ｉｓｅｔまで徐々に減らしていく。

抵抗１３５は、閾値電圧Ｖｔｈの出力端と出力電圧Ｖｏの印加端（＝外部端子Ｔ２）との間に接続されており、可変電流ＩＲＥＦに応じた閾値電圧Ｖｔｈ（＝ＩＲＥＦ×Ｒ１３５）を生成する。

従って、可変電流ＩＲＥＦのリニア制御に伴い、閾値電圧Ｖｔｈは、内部設定値ＶｔｈＨ（＝Ｉｒｅｆ×Ｒ１３５）から、外部設定値ＶｔｈＬ（＝Ｉｓｅｔ×Ｒ１３５）まで徐々に低下していく。これは、出力電流Ｉｏと比較される過電流検出閾値Ｉｏｃｐが内部設定値ＩｏｃｐＨから外部設定値ＩｏｃｐＬまで徐々に引き下げられることと等価である。

図３１は、可変電流源１３４の一構成例を示す図である。本構成例の可変電流源１３４は、上側電流生成部１３４Ｈと下側電流生成部１３４Ｌを含み、上側電流ＩＨから下側電流ＩＬを差し引いた差分電流（ＩＨ−ＩＬ）を可変電流ＩＲＥＦとして出力する。

上側電流生成部１３４Ｈは、上側電流ＩＨを生成する回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ３を含む。トランジスタＰ１〜Ｐ３それぞれのソース及びバックゲートは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。また、トランジスタＰ１〜Ｐ３それぞれのゲートは、いずれもトランジスタＰ１のドレインに接続されている。このように、トランジスタＰ１〜Ｐ３は、トランジスタＰ１のドレイン電流をトランジスタＰ２及びＰ３それぞれのドレイン電流としてミラーするカレントミラーを形成している。

ここで、トランジスタＰ１のドレインには、第１電流生成部１１０から第１電流Ｉｒｅｆが流されている。従って、トランジスタＰ２及びＰ３それぞれのドレインには、第１電流Ｉｒｅｆと等価のミラー電流が流れる。なお、トランジスタＰ２のミラー電流は、第１電流Ｉｒｅｆそのものとして、下側電流生成部１３４Ｌに供給されている。一方、トランジスタＰ３のミラー電流は、第１電流Ｉｒｅｆと同値に固定された上側電流ＩＨとして、上側電流生成部１３４Ｈから出力されている。

下側電流生成部１３４Ｌは、下側電流ＩＬを生成する回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４〜Ｐ７と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ７と、オペアンプＡＭＰと、スイッチＳＷと、抵抗Ｒ２及びＲ３と、キャパシタＣ２と、を含む。

トランジスタＰ４及びＰ５それぞれのソース及びバックゲートは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。また、トランジスタＰ４及びＰ５それぞれのゲートは、いずれもトランジスタＰ４のドレインに接続されている。このように、トランジスタＰ４及びＰ５は、トランジスタＰ４のドレイン電流をトランジスタＰ５のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＰ４のドレインには、第２電流生成部１２０から第２電流Ｉｓｅｔが流されている。従って、トランジスタＰ５のドレインには、第２電流Ｉｓｅｔと等価のミラー電流が流れる。

トランジスタＮ１及びＮ２それぞれのソース及びバックゲートは、いずれも接地端に接続されている。また、トランジスタＮ１及びＮ２それぞれのゲートは、いずれもトランジスタＮ１のドレインに接続されている。このように、トランジスタＮ１及びＮ２は、トランジスタＮ１のドレイン電流をトランジスタＮ２のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＮ１のドレインは、トランジスタＰ５のドレインに接続されており、第２電流Ｉｓｅｔと等価のミラー電流が流されている。従って、トランジスタＮ２のドレインにも、第２電流Ｉｓｅｔと等価のミラー電流が流れる。

トランジスタＮ３及びＮ４それぞれのソース及びバックゲートは、いずれも接地端に接続されている。また、トランジスタＮ３及びＮ４それぞれのゲートは、いずれもトランジスタＮ３のドレインに接続されている。このように、トランジスタＮ３及びＮ４は、トランジスタＮ３のドレイン電流をトランジスタＮ４のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＮ３のドレインは、トランジスタＰ２及びＮ２それぞれのドレインに接続されており、第１電流Ｉｒｅｆから第２電流Ｉｓｅｔを差し引いた差分電流（Ｉｒｅｆ−Ｉｓｅｔ）が流されている。従って、トランジスタＮ４のドレインにも、上記の差分電流（Ｉｒｅｆ−Ｉｓｅｔ）と等価のミラー電流が流れる。

トランジスタＰ６及びＰ７それぞれのソース及びバックゲートは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。また、トランジスタＰ６及びＰ７それぞれのゲートは、いずれもトランジスタＰ６のドレインに接続されている。このように、トランジスタＰ６及びＰ７は、トランジスタＰ６のドレイン電流をトランジスタＰ７のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＰ６のドレインは、トランジスタＮ４のドレインに接続されており、先出の差分電流（Ｉｒｅｆ−Ｉｓｅｔ）が流されている。従って、トランジスタＰ７のドレインにも、差分電流（Ｉｒｅｆ−Ｉｓｅｔ）と等価のミラー電流が流れる。なお、このミラー電流は、キャパシタＣ２の充電電流として用いられる。

上記のように、下側電流生成部１３４Ｌにおいて、トランジスタＰ４〜Ｐ７及びＮ１〜Ｎ４は、第１電流Ｉｒｅｆから第２電流Ｉｓｅｔを差し引くことにより、キャパシタＣ２の充電電流（＝Ｉｒｅｆ−Ｉｓｅｔ）を生成する充電電流生成部として機能する。

抵抗Ｒ２は、トランジスタＰ７のドレインと接地端との間に接続されている。スイッチＳＷの第１端は、トランジスタＰ７のドレインに接続されている。スイッチＳＷの第２端は、キャパシタＣ２の第１端に接続されている。キャパシタＣ２の第２端は、接地端に接続されている。

スイッチＳＷは、閾値制御信号Ｓ１７０がローレベルであるときにオフし、閾値制御信号Ｓ１７０がハイレベルであるときにオンする。スイッチＳＷがオンしているときには、トランジスタＰ７のドレインに流れる充電電流（Ｉｒｅｆ−Ｉｓｅｔ）を用いてキャパシタＣ２が充電される。このように、スイッチＳＷは、閾値制御信号Ｓ１７０の立上りに応じてキャパシタＣ２の充電を開始する充電制御部として機能する。なお、キャパシタＣ２の充電に伴い、キャパシタＣ２の充電電圧ＶＣは、ゼロ値から所定の上限値（＝（Ｉｒｅｆ−Ｉｓｅｔ）×Ｒ２）まで上昇する。

オペアンプＡＭＰの非反転入力端（＋）は、キャパシタＣ２の第１端（＝充電電圧ＶＣの出力端）に接続されている。オペアンプＡＭＰの反転入力端（−）は、トランジスタＮ５のソース及びバックゲートに接続されている。オペアンプＡＭＰの出力端は、トランジスタＮ５のゲートに接続されている。トランジスタＮ５のソース及びバックゲートは、いずれも抵抗Ｒ３の第１端に接続されている。抵抗Ｒ３の第２端は、接地端に接続されている。トランジスタＮ５のドレインは、下側電流生成部１３４Ｌの出力端に相当する。

なお、オペアンプＡＭＰは、非反転入力端（＋）と反転入力端（−）がイマジナリショートするようにトランジスタＮ５のゲート制御を行う。従って、抵抗Ｒ３の第１端には、充電電圧ＶＣと等価の電圧が印加されるので、トランジスタＮ５のドレインに流れる下側電流ＩＬは、充電電圧ＶＣに応じた可変電圧（＝ＶＣ／Ｒ３）となる。より具体的に述べると、下側電流ＩＬは、キャパシタＣ２の充電に伴い、ゼロ値から所定の上限値（＝（Ｉｒｅｆ−Ｉｓｅｔ）×Ｒ２／Ｒ３）まで徐々に増大していく。なお、抵抗Ｒ２及びＲ３それぞれの抵抗値を互いに同値としておくことにより、下側電流ＩＬの上限値を（Ｉｒｅｆ−Ｉｓｅｔ）に設定することができる。

上記のように、下側電流生成部１３４Ｌにおいて、オペアンプＡＭＰ、トランジスタＮ５、及び、抵抗Ｒ３は、キャパシタＣ２の充電電圧ＶＣを下側電流ＩＬに変換する電圧／電流変換部として機能する。

上側電流生成部１３４Ｈの出力端（＝トランジスタＰ３のドレイン）と下側電流生成部１３４Ｌの出力端（＝トランジスタＮ５のドレイン）は、いずれも、可変電流ＩＲＥＦの出力端に接続されている。従って、可変電流ＩＲＥＦとしては、上側電流ＩＨから下側電流ＩＬを差し引いた差分電流（ＩＨ−ＩＬ）が出力される。

図３２は、上側電流ＩＨ、下側電流ＩＬ、及び、可変電流ＩＲＥＦ（＝ＩＨ−ＩＬ）それぞれの挙動を示す図である。先にも述べたように、上側電流ＩＨ（実線）は、第１電流Ｉｒｅｆと同値に設定された固定値である。一方、下側電流ＩＬ（破線）は、キャパシタＣ２の充電に伴い、ゼロ値から所定の上限値（Ｉｒｅｆ−Ｉｓｅｔ）まで徐々に増大していく可変値である。従って、可変電流ＩＲＥＦ（一点鎖線）は、所定の遷移時間Ｔｔｒａｎｓ（＝時刻ｔ９１〜ｔ９２を参照）をかけて、第１電流Ｉｒｅｆ（＝Ｉｒｅｆ−０）から第２電流Ｉｓｅｔ（＝Ｉｒｅｆ−（Ｉｒｅｆ−Ｉｓｅｔ））まで徐々に減少していく。

＜動作レンジ改善＞
車載用ハイサイドスイッチＩＣとして用いられる半導体集積回路装置１では、ＮＭＯＳＦＥＴ１０のオン抵抗値が小さくなるにつれて、数十Ａレベルの大電流を許容する必要があるので、過電流検出閾値Ｉｏｃｐ（＝内部設定値ＩｏｃｐＨ）が大きくなる。例えば、ＮＭＯＳＦＥＴ１０のオン抵抗値が４５ｍΩである場合には、内部設定値ＩｏｃｐＨがｔｙｐ３０Ａ（ｍａｘ４０Ａ）に設定される。一方、負荷３に応じた外部設定値ＩｏｃｐＬは、１０Ａ未満（ｍｉｎ１〜２Ａ）に設定される。つまり、内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬとの間には、４０倍もの開きがある。

このように、内部設定値ＩｏｃｐＨが高くなり、外部設定値ＩｏｃｐＬとの電流差が大きくなると、センス電圧Ｖｓの動作レンジが大きくなり、適切な過電流保護の実現が困難となる。この問題点について、図面を参照しながら詳細に説明する。

図３３は、コンパレータ１４１の動作点について説明するための図である。本図のコンパレータ１４１は、一対のＮチャネル型ＭＯＳ電界効果トランジスタＮ６及びＮ７を含んでおり、いわゆるカレントミラー型コンパレータとして構成されている。

トランジスタＮ６及びＮ７それぞれのゲートは、いずれもトランジスタＮ６のドレインに接続されている。トランジスタＮ６のドレインは、カレントミラー１３３の第１出力端に接続されており、第１電流Ｉｒｅｆまたは第２電流Ｉｓｅｔが流される。トランジスタＮ６のソースは、いずれも抵抗１３２の第１端（＝閾値電圧Ｖｔｈの印加端に相当）に接続されている。抵抗１３２の第２端は、出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。トランジスタＮ７のドレインは、カレントミラー１３３の第２出力端に接続されており、第１電流Ｉｒｅｆまたは第２電流Ｉｓｅｔが流される。また、トランジスタＮ７のドレインは、過電流保護信号Ｓ７１の出力端にも接続されている。トランジスタＮ７のソースは、ＮＭＯＳＦＥＴ２１のソースとセンス抵抗２２の第１端（＝センス電圧Ｖｓの印加端）に接続されている。センス抵抗２２の第２端は、出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。ＮＭＯＳＦＥＴ２１のドレインは、電源電圧ＶＢＢの印加端（＝外部端子Ｔ１）に接続されている。

本構成例のコンパレータ１４１は、出力電圧Ｖｏを基準電位として動作し、トランジスタＮ６のソースに印加される閾値電圧Ｖｔｈ（＝Ｉｒｅｆ（またはＩｓｅｔ）×Ｒ１３２＋Ｖｏ）と、トランジスタＮ７のソースに印加されるセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ）とを比較して過電流保護信号Ｓ７１を生成する。

ここで、電源電圧ＶＢＢ、出力電圧Ｖｏ、センス電圧Ｖｓ、及び、ＮＭＯＳＦＥＴ２１のソース・ドレイン間に付随するボディダイオードの順方向降下電圧Ｖｆについては、次の（１）式が成立する。

Ｖｏ＜Ｖｓ＜ＶＢＢ＋Ｖｆ （ＶＢＢ≒Ｖｏ） … （１）

上記の（１）式から、センス電圧Ｖｓの動作点は、Ｖｏ＋Ｖｆレベルであることが分かる。従って、Ｖｆ＝０．２Ｖ＠１５０℃であることに鑑み、例えば、内部設定値ＩｏｃｐＨ（例えば４０Ａ）に対応するセンス電圧Ｖｓが０．２Ｖ程度となるように、センス抵抗２２及び抵抗１３２それぞれの抵抗値を調整した場合、外部設定値ＩｏｃｐＬ（例えば１Ａ）に対応するセンス電圧Ｖｓが５ｍＶと非常に低い値になってしまう。

このように、単一のコンパレータ１４１を用いて内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬの双方に対応しようとすると、センス電圧Ｖｓの動作点が非常に厳しくなってしまうので、ノイズの影響を受けやすく検出精度の悪化を招くおそれがある。

図３４は、上記の問題点を解消するために考案された閾値電圧生成部１３０及び過電流検出部１４０（及びそれらの周辺回路）の一変形例を示す図である。本変形例の半導体集積回路装置１において、過電流保護回路７１は、閾値電圧生成部１３０と過電流検出部１４０を２つずつ含んでいる。以下では、閾値電圧生成部１３０ａ及び１３０ｂ、並びに、過電流検出部１４０ａ及び１４０ｂというように、個別の符号を付して説明する。

また、上記の回路変更に伴い、過電流保護回路７１には、過電流検出部１４０ａ及び１４０ｂの切替制御を行う切替制御部１８０が設けられているほか、出力電流監視部２０やゲート制御部３０にも、種々の変更が加えられている。以下、本図を参照しながら、半導体集積回路装置１の各部構成について、個別具体的に詳述する。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１ａ〜２１ｃと、センス抵抗２２ａ〜２２ｃを含む。ＮＭＯＳＦＥＴ２１ａ〜２１ｃは、いずれもＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓを生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１ａ〜２１ｃとのサイズ比は、ｍ：１（ただし、ｍ＞１）である。従って、センス電流Ｉｓは、出力電流Ｉｏを１／ｍに減じた大きさとなる。ＮＭＯＳＦＥＴ２１ａ〜２１ｃは、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ２がローレベルであるときにオフする。

センス抵抗２２ａ〜２２ｃ（抵抗値：Ｒｓａ〜Ｒｓｃ）は、ＮＭＯＳＦＥＴ２１ａ〜２１ｃそれぞれのソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓａ〜Ｖｓｃを生成する電流／電圧変換素子である。なお、センス電圧Ｖｓａ及びＶｓｂは、それぞれ、過電流検出部１４０ａ及び１４０ｂでの比較処理に用いられる。一方、センス電圧Ｖｓｃは、比較部１６０での比較処理に用いられる。

なお、本図の例では、比較部１６０の構成要素として、コンパレータ１６１の後段に、ローパスフィルタ１６２と遅延部１６３が設けられている。

閾値電圧生成部１３０ａ及び１３０ｂは、それぞれ、可変電流源１３４ａ及び１３４ｂと、抵抗１３５ａ及び１３５ｂ（抵抗値：Ｒｒｅｆａ及びＲｒｅｆｂ）と、を含む。

可変電流源１３４ａは、昇圧電圧ＶＧの印加端と閾値電圧Ｖｔｈａの出力端との間に接続されており、可変電流Ｉａを生成する。特に、可変電流源１３４ａは、閾値制御信号Ｓ１７０に応じて、可変電流Ｉａの電流値をリニア制御する機能を備えている。具体的に述べると、可変電流源１３４ａは、閾値制御信号Ｓ１７０がローレベルであるときには、可変電流Ｉａを第１電流Ｉｒｅｆに固定する一方、閾値制御信号Ｓ１７０がハイレベルに立ち上がると、所定の遷移時間Ｔｔｒａｎｓ１をかけて可変電流Ｉａを第１電流Ｉｒｅｆから中間電流Ｉｍ（ただしＩｓｅｔ＜Ｉｍ＜Ｉｒｅｆ）まで徐々に減らしていく。

抵抗１３５ａは、閾値電圧Ｖｔｈａの出力端と外部端子Ｔ２との間に接続されており、可変電流Ｉａに応じた閾値電圧Ｖｔｈａ（＝Ｉａ×Ｒｒｅｆａ）を生成する。

可変電流源１３４ｂは、昇圧電圧ＶＧの印加端と閾値電圧Ｖｔｈｂの出力端との間に接続されており、可変電流Ｉｂを生成する。特に、可変電流源１３４ｂは、切替制御信号Ｓ１８０に応じて、可変電流Ｉｂの電流値をリニア制御する機能を備えている。具体的に述べると、可変電流源１３４ｂは、切替制御信号Ｓ１８０がハイレベルであるときには、可変電流Ｉｂを中間電流Ｉｍに固定する一方、切替制御信号Ｓ１８０がローレベルに立ち下がると、所定の遷移時間Ｔｔｒａｎｓ２をかけて可変電流Ｉｂを中間電流Ｉｍから第２電流Ｉｓｅｔまで徐々に減らしていく。

抵抗１３５ｂは、閾値電圧Ｖｔｈｂの出力端と外部端子Ｔ２との間に接続されており、可変電流Ｉｂに応じた閾値電圧Ｖｔｈｂ（＝Ｉｂ×Ｒｒｅｆｂ）を生成する。

このように、閾値電圧生成部１３０ａ及び１３０ｂは、可変電流Ｉａ及びＩｂの双方を用いて閾値電圧Ｖｔｈａ及びＶｔｈｂ（延いては過電流検出閾値Ｉｏｃｐ）を設定する。

過電流検出部１４０ａ及び１４０ｂは、それぞれ、コンパレータ１４１ａ及び１４１ｂを含み、センス電圧Ｖｓａ及びＶｓｂと閾値電圧Ｖｔｈａ及びＶｔｈｂとをそれぞれ比較して過電流保護信号Ｓ７１ａ及びＳ７１ｂを生成する。

コンパレータ１４１ａの非反転入力端（＋）は、センス電圧Ｖｓａの印加端に接続されている。コンパレータ１４１ａの反転入力端（−）は、閾値電圧Ｖｔｈａの印加端に接続されている。このようにして接続されたコンパレータ１４１ａは、センス電圧Ｖｓａと閾値電圧Ｖｔｈａとを比較して過電流保護信号Ｓ７１ａを生成する。過電流保護信号Ｓ７１ａは、センス電圧Ｖｓａが閾値電圧Ｖｔｈａよりも低いときにローレベル（＝過電流未検出時の論理レベル）となり、センス電圧Ｖｓａが閾値電圧Ｖｔｈａよりも高いときにハイレベル（＝過電流検出時の論理レベル）となる。

コンパレータ１４１ｂの非反転入力端（＋）は、センス電圧Ｖｓｂの印加端に接続されている。コンパレータ１４１ｂの反転入力端（−）は、閾値電圧Ｖｔｈｂの印加端に接続されている。このようにして接続されたコンパレータ１４１ｂは、センス電圧Ｖｓｂと閾値電圧Ｖｔｈｂとを比較して過電流保護信号Ｓ７１ｂを生成する。過電流保護信号Ｓ７１ｂは、センス電圧Ｖｓｂが閾値電圧Ｖｔｈｂよりも低いときにローレベル（＝過電流未検出時の論理レベル）となり、センス電圧Ｖｓｂが閾値電圧Ｖｔｈｂよりも高いときにハイレベル（＝過電流検出時の論理レベル）となる。

ゲート制御部３０としては、過電流検出部１４０ａ及び１４０ｂにそれぞれ対応して、２つのゲート制御部３０ａ及び３０ｂが設けられている。ゲート制御部３０ａ及び３０ｂは、それぞれ、ＮＭＯＳＦＥＴ３５ａ及び３５ｂと、抵抗３６ａ及び３６ｂと、キャパシタ３７ａ及び３７ｂと、を含む。また、ゲート制御部３０ｂは、ＮＭＯＳＦＥＴ３８をさらに含む。

ＮＭＯＳＦＥＴ３５ａのドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５ａのソースは、外部端子Ｔ２に接続されている。なお、ＮＭＯＳＦＥＴ３５ａのゲートには、コンパレータ７１ａから過電流保護信号Ｓ７１ａが印加されている。また、ＮＭＯＳＦＥＴ３５ａのドレイン・ゲート間には、抵抗３６ａとキャパシタ３７ａが直列に接続されている。

ＮＭＯＳＦＥＴ３５ａは、過電流保護信号Ｓ７１ａがローレベルであるときにオフし、過電流保護信号Ｓ７１ａがハイレベルであるときにオンする。従って、過電流保護信号Ｓ７１ａがハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６ａ×Ｃ３７ａ）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１ａがローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

ＮＭＯＳＦＥＴ３５ｂのドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５ｂのソースは、外部端子Ｔ２に接続されている。なお、ＮＭＯＳＦＥＴ３５ｂのゲートには、コンパレータ７１ｂから過電流保護信号Ｓ７１ｂが印加されている。また、ＮＭＯＳＦＥＴ３５ｂのドレイン・ゲート間には、抵抗３６ｂとキャパシタ３７ｂが直列に接続されている。

ＮＭＯＳＦＥＴ３５ｂは、過電流保護信号Ｓ７１ｂがローレベルであるときにオフし、過電流保護信号Ｓ７１ｂがハイレベルであるときにオンする。従って、過電流保護信号Ｓ７１ｂがハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６ｂ×Ｃ３７ｂ）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１ｂがローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

なお、ＮＭＯＳＦＥＴ３５ｂのゲートと外部端子Ｔ２との間には、切替制御信号Ｓ１８０に応じてオン／オフするＮＭＯＳＦＥＴ３８が接続されている。従って、切替制御信号Ｓ１８０がハイレベルであるときには、ＮＭＯＳＦＥＴ３８がオンし、過電流保護信号Ｓ７１ｂが強制的にローレベルに引き下げられるので、ＮＭＯＳＦＥＴ３５ｂがオフする。このような動作状態は、過電流検出部１４０ｂが無効とされた状態（＝過電流検出部１４０ｂを用いて過電流検出が行われる状態）に相当する。

一方、切替制御信号Ｓ１８０がローレベルであるときには、ＮＭＯＳＦＥＴ３８がオフするので、先述のように、過電流保護信号Ｓ７１ｂによるＮＭＯＳＦＥＴ３５ｂのゲート駆動が行われる。このような動作状態は、過電流検出部１４０ｂが有効とされた状態（＝過電流検出部１４０ｂを用いて過電流検出が行われる状態）に相当する。

このように、過電流検出部１４０ａ及び１４０ｂは、切替制御信号Ｓ１８０（延いては過電流検出閾値Ｉｏｃｐ）に応じて使い分けられる。

切替制御部１８０は、電流源１８１と、抵抗１８２と、コンパレータ１８３と、否定論理積演算器１８４と、を含む。

電流源１８１は、昇圧電圧ＶＧの印加端と閾値電圧ＶｔｈＭの出力端との間に接続されており、所定の中間電流Ｉｍを生成する。

抵抗１８２は、閾値電圧ＶｔｈＭの出力端と外部端子Ｔ２との間に接続されており、中間電流Ｉｍに応じた閾値電圧ＶｔｈＭ（＝Ｉｍ×Ｒ１８２）を生成する。なお、過電流検出閾値Ｉｏｃｐに置き換えて考えた場合、閾値電圧ＶｔｈＭは、内部設定値ＩｏｃｐＨよりも低く、外部設定値ＩｏｃｐＬよりも高い中間設定値ＩｏｃｐＭに相当する。

コンパレータ１８３の反転入力端（−）は、閾値電圧Ｖｔｈａの印加端に接続されている。コンパレータ１８３の非反転入力端（＋）は、閾値電圧ＶｔｈＭの印加端に接続されている。このようにして接続されたコンパレータ１８３は、閾値電圧Ｖｔｈａと閾値電圧ＶｔｈＭとを比較して比較信号Ｓｃｍｐを生成する。比較信号Ｓｃｍｐは、閾値電圧Ｖｔｈａが閾値電圧ＶｔｈＭよりも高いときにハイレベルとなり、閾値電圧Ｖｔｈａが閾値電圧ＶｔｈＭよりも低いときにローレベルとなる。このような比較動作は、過電流検出閾値Ｉｏｃｐが内部設定値ＩｏｃｐＨから中間設定値ＩｏｃｐＭまで低下したか否かを検出する動作に他ならない。

否定論理積演算器１８４は、比較信号Ｓｃｍｐと閾値制御信号Ｓ１７０との否定論理積演算により、切替制御信号Ｓ１８０を生成する。従って、切替制御信号Ｓ１８０は、比較信号Ｓｃｍｐと閾値制御信号Ｓ１７０がいずれもハイレベルであるときにローレベルとなり、比較信号Ｓｃｍｐと閾値制御信号Ｓ１７０の少なくとも一方がローレベルであるときにハイレベルとなる。

図３５は、電流源１８１、並びに、可変電流源１３４ａ及び１３４ｂを構成する電流生成回路１９０の一構成例を示す図である。本構成例の電流生成回路１９０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ２３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１〜Ｎ２８と、抵抗Ｒ１１〜Ｒ１４と、キャパシタＣ１１及びＣ１２と、オペアンプＡＭＰ１及びＡＭＰ２と、スイッチＳＷ１及びＳＷ２と、インバータＩＮＶを含む。

まず、電流源１８１の構成要素として機能する部分（トランジスタＰ１１及びＰ１５、並びに、トランジスタＮ１５及びＮ１６）を中心にその接続関係や動作を説明する。

トランジスタＰ１１〜Ｐ１５それぞれのソース及びバックゲートは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。また、トランジスタＰ１１〜Ｐ１５それぞれのゲートは、いずれもトランジスタＰ１１のドレインに接続されている。このように、トランジスタＰ１１〜Ｐ１５は、トランジスタＰ１１のドレイン電流をトランジスタＰ１２〜Ｐ１５それぞれのドレイン電流としてミラーするカレントミラーを形成している。

ここで、トランジスタＰ１１のドレインには、第１電流生成部１１０から中間電流Ｉｍが流されている。このように、第１電流生成部１１０は、第１電流Ｉｒｅｆではなく中間電流Ｉｍを生成するように構成されている。従って、トランジスタＰ１２〜Ｐ１５それぞれのドレインには、中間電流Ｉｍと等価のミラー電流が流れる。

トランジスタＮ１５及びＮ１６それぞれのソースとバックゲートは、いずれも接地端に接続されている。また、トランジスタＮ１５及びＮ１６それぞれのゲートは、いずれもトランジスタＮ１５のドレインに接続されている。このように、トランジスタＮ１５及びＮ１６は、トランジスタＮ１５のドレイン電流をトランジスタＮ１６のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＮ１５のドレインは、トランジスタＰ１５のドレインに接続されており、中間電流Ｉｍと等価のミラー電流が流されている。従って、トランジスタＮ１６のドレインにも、中間電流Ｉｍと等価のミラー電流が流れる。

なお、電流源１８１は、トランジスタＮ１６のドレインに流れるミラー電流を入力としてこれと等価の中間電流Ｉｍを出力する。このように、トランジスタＰ１１及びＰ１５、並びに、トランジスタＮ１５及びＮ１６は、電流源１８１の構成要素として機能する。

次に、可変電流源１３４ａの構成要素として機能する部分（トランジスタＰ１１及びＰ１３〜Ｐ１５、トランジスタＮ１１〜Ｎ１５及びＮ１７、スイッチＳＷ１、抵抗Ｒ１１及びＲ１２、キャパシタＣ１１、インバータＩＮＶ、並びに、オペアンプＡＭＰ１）に着目して説明する。

トランジスタＮ１５及びＮ１７それぞれのソース及びバックゲートは、いずれも接地端に接続されている。また、トランジスタＮ１５及びＮ１７それぞれのゲートは、いずれもトランジスタＮ１５のドレインに接続されている。このように、トランジスタＮ１５及びＮ１７は、トランジスタＮ１５のドレイン電流をトランジスタＮ１７のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＮ１５のドレインには、先にも述べたように、中間電流Ｉｍと等価のミラー電流が流されている。従って、トランジスタＮ１７のドレインにも、中間電流Ｉｍと等価のミラー電流が流れる。

なお、トランジスタＮ１７のドレイン電流は、中間電流Ｉｍと同値に固定された要素電流ｉ１として用いられる。このように、トランジスタＰ１１及びＰ１５、並びに、トランジスタＮ１５及びＮ１７は、第１要素電流生成部として機能する。

抵抗Ｒ１１及びスイッチＳＷ１それぞれの第１端は、いずれもトランジスタＰ１３のドレインに接続されている。スイッチＳＷ１の第２端は、キャパシタＣ１１の第１端に接続されている。抵抗Ｒ１１及びキャパシタＣ１１それぞれの第２端は、いずれも接地端に接続されている。なお、スイッチＳＷ１がオンしているときには、キャパシタＣ１１がトランジスタＰ１３のドレイン電流（＝中間電流Ｉｍ）を用いて充電される。このように、トランジスタＰ１１及びＰ１３は、中間電流Ｉｍと同値の充電電流を生成する充電電流生成部として機能する。

トランジスタＮ１２及びＮ１３それぞれのソースとバックゲートは、いずれも接地端に接続されている。また、トランジスタＮ１２及びＮ１３それぞれのゲートは、トランジスタＮ１２のドレインに接続されている。このように、トランジスタＮ１２及びＮ１３は、トランジスタＮ１２のドレイン電流をトランジスタＮ１３のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＮ１２のドレインは、トランジスタＰ１４のドレインに接続されており、中間電流Ｉｍと等価のミラー電流が流されている。従って、トランジスタＮ１３のドレインにも、中間電流Ｉｍと等価のミラー電流が流れる。トランジスタＮ１３のドレインは、キャパシタＣ１１の第１端に接続されている。従って、上記のカレントミラーが有効とされているとき（＝トランジスタＮ１１がオフされているとき）には、キャパシタＣ１１がトランジスタＮ１３のドレイン電流（＝中間電流Ｉｍ）を用いて放電される。このように、トランジスタＰ１１及びＰ１４、並びに、トランジスタＮ１２及びＮ１３は、中間電流Ｉｍと同値の放電電流を生成する放電電流生成部として機能する。

インバータＩＮＶの入力端は、閾値制御信号Ｓ１７０の印加端に接続されている。インバータＩＮＶの出力端は、スイッチＳＷ１の制御端とトランジスタＮ１１のゲートにそれぞれ接続されている。トランジスタＮ１１のドレインは、トランジスタＮ１２のドレインに接続されている。トランジスタＮ１１のソースとバックゲートは、いずれも接地端に接続されている。

閾値制御信号Ｓ１７０がローレベルであるときには、スイッチＳＷ１とトランジスタＮ１１がいずれもオンする。その結果、キャパシタＣ１１が充電状態となり、その充電電圧ＶＣ１１が上限値（＝Ｉｍ×Ｒ１１）まで充電される。一方、閾値制御信号Ｓ１７０がハイレベルであるときには、スイッチＳＷ１とトランジスタＮ１１がいずれもオフする。その結果、キャパシタＣ１１が放電状態となり、その充電電圧ＶＣ１１がゼロ値まで放電される。このように、インバータＩＮＶ、スイッチＳＷ１、及び、トランジスタＮ１１は、閾値制御信号Ｓ１７０に応じてキャパシタＣ１１の充電状態と放電状態を切り替える充放電制御部として機能する。

オペアンプＡＭＰ１の非反転入力端（＋）は、キャパシタＣ１１の第１端（＝充電電圧ＶＣ１１の出力端）に接続されている。オペアンプＡＭＰ１の反転入力端（−）は、トランジスタＮ１４のソース及びバックゲートに接続されている。オペアンプＡＭＰ１の出力端は、トランジスタＮ１４のゲートに接続されている。トランジスタＮ１４のソースとバックゲートは、いずれも抵抗Ｒ１２の第１端に接続されている。抵抗Ｒ１２の第２端は、接地端に接続されている。

なお、オペアンプＡＭＰ１は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするようにトランジスタＮ１４のゲート制御を行う。従って、抵抗Ｒ１２の第１端には、充電電圧ＶＣ１１と等価の電圧が印加されるので、トランジスタＮ１４のドレインに流れる要素電流ｉ２は、充電電圧ＶＣ１１に応じた可変電圧（＝ＶＣ１１／Ｒ１２）となる。より具体的に述べると、要素電流ｉ２は、キャパシタＣ１１の放電に伴い、所定の上限値（＝Ｉｍ×Ｒ１１／Ｒ１２）からゼロ値まで徐々に減少していく。なお、抵抗Ｒ１１及びＲ１２それぞれの抵抗値を互いに同値としておくことにより、要素電流ｉ２の上限値を中間電流Ｉｍと同値に設定することができる。

このように、オペアンプＡＭＰ１、トランジスタＮ１４、及び、抵抗Ｒ１２は、キャパシタＣ１１の充電電圧ＶＣ１１を要素電流ｉ２に変換する電圧／電流変換部として機能する。そして、上記のキャパシタＣ１１、充電電流生成部（Ｐ１１、Ｐ１３）、放電電流生成部（Ｐ１１、Ｐ１４、Ｎ１２、Ｎ１３）、充放電制御部（ＩＮＶ、ＳＷ１、Ｎ１１）、及び、電圧／電流変換部（ＡＭＰ１、Ｎ１４、Ｒ１２）は、閾値制御信号Ｓ１７０に応じて要素電流ｉ２を所定の上限値（＝Ｉｍ）からゼロ値まで徐々に減らしていく第２要素電流生成部を形成している。

なお、トランジスタＮ１７のドレイン（＝要素電流ｉ１の出力端）とトランジスタＮ１４のドレイン（＝要素電流ｉ２の出力端）は、互いに接続されているので、その接続ノードには、要素電流ｉ１と要素電流ｉ２を足し合わせた加算電流（ｉ１＋ｉ２）が流れる。

先にも述べた通り、要素電流ｉ１は、中間電流Ｉｍと同値の固定値であり、要素電流ｉ２は、所定の上限値（＝Ｉｍ）からゼロ値まで減少していく可変値である。従って、加算電流（ｉ１＋ｉ２）は、２Ｉｍ（＝Ｉｍ＋Ｉｍ）からＩｍ（＝Ｉｍ＋０）まで変化する。

可変電流源１３４ａは、この加算電流（ｉ１＋ｉ２）を入力としてこれと等価の可変電流Ｉａを生成する。具体的に述べると、可変電流源１３４ａは、閾値制御信号Ｓ１７０がローレベルであるときには、可変電流Ｉａを第１電流Ｉｒｅｆ（＝２Ｉｍ）に固定する一方、閾値制御信号Ｓ１７０がハイレベルに立ち上がると、所定の遷移時間Ｔｔｒａｎｓ１をかけて可変電流Ｉａを第１電流Ｉｒｅｆから中間電流Ｉｍまで徐々に減らしていく。

次に、可変電流源１３４ｂの構成要素として機能する部分（トランジスタＰ１１及びＰ１２、トランジスタＰ１５〜Ｐ２３、トランジスタＮ１５及びＮ１８〜Ｎ２８、スイッチＳＷ２、抵抗Ｒ１３及びＲ１４、キャパシタＣ１２、並びに、オペアンプＡＭＰ２）に着目して説明する。

トランジスタＮ１５及びＮ１８それぞれのソース及びバックゲートは、いずれも接地端に接続されている。また、トランジスタＮ１５及びＮ１８それぞれのゲートは、いずれもトランジスタＮ１５のドレインに接続されている。このように、トランジスタＮ１５及びＮ１８は、トランジスタＮ１５のドレイン電流をトランジスタＮ１８のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＮ１５のドレインには、先にも述べたように、中間電流Ｉｍと等価のミラー電流が流されている。従って、トランジスタＮ１８のドレインにも、中間電流Ｉｍと等価のミラー電流が流れる。

トランジスタＰ１６及びＰ１７それぞれのソース及びバックゲートは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。また、トランジスタＰ１６及びＰ１７それぞれのゲートは、いずれもトランジスタＰ１６のドレインに接続されている。このように、トランジスタＰ１６及びＰ１７は、トランジスタＰ１６のドレイン電流をトランジスタＰ１７のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＰ１６のドレインは、トランジスタＮ１８のドレインに接続されており、中間電流Ｉｍと等価のミラー電流が流されている。従って、トランジスタＰ１７のドレインにも、中間電流Ｉｍと等価のミラー電流が流れる。

なお、トランジスタＰ１７のドレイン電流は、中間電流Ｉｍと同値に固定された要素電流ｉ３として用いられる。このように、トランジスタＰ１１及びＰ１５〜Ｐ１７、並びにトランジスタＮ１５及びＮ１８は、第３要素電流生成部として機能する。

トランジスタＰ１８及びＰ１９それぞれのソースとバックゲートは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。また、トランジスタＰ１８及びＰ１９それぞれのゲートは、いずれもトランジスタＰ１８のドレインに接続されている。このように、トランジスタＰ１８及びＰ１９は、トランジスタＰ１８のドレイン電流をトランジスタＰ１９のドレイン電流としてミラーするカレントミラーを形成している。ここでトランジスタＰ１８のドレインには、第２電流生成部１２０から第２電流Ｉｓｅｔが流れているので、トランジスタＰ１９のドレインには、第２電流Ｉｓｅｔと等価のミラー電流が流れる。

トランジスタＮ２１及びＮ２２それぞれのソースとバックゲートは、いずれも接地端に接続されている。また、トランジスタＮ２１及びＮ２２それぞれのゲートは、いずれもトランジスタＮ２１のドレインに接続されている。このように、トランジスタＮ２１及びＮ２２は、トランジスタＮ２１のドレイン電流をトランジスタＮ２２のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＮ２１のドレインは、トランジスタＰ１９のドレインに接続されており、第２電流Ｉｓｅｔと等価のミラー電流が流されている。従って、トランジスタＮ２２のドレインにも、第２電流Ｉｓｅｔと等価のミラー電流が流れる。

トランジスタＮ２３及びＮ２４それぞれのソースとバックゲートは、いずれも接地端に接続されている。また、トランジスタＮ２３及びＮ２４それぞれのゲートは、いずれもトランジスタＮ２３のドレインに接続されている。このように、トランジスタＮ２３及びＮ２４は、トランジスタＮ２３のドレイン電流をトランジスタＮ２４のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＮ２３のドレインは、トランジスタＰ１２及びＮ２２それぞれのドレインに接続されており、中間電流Ｉｍから第２電流Ｉｓｅｔを差し引いた差分電流（Ｉｍ−Ｉｓｅｔ）が流されている。従って、トランジスタＮ２４のドレインにも、上記の差分電流（Ｉｍ−Ｉｓｅｔ）と等価のミラー電流が流れる。

トランジスタＰ２０及びＰ２１それぞれのソース及びバックゲートは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。また、トランジスタＰ２０及びＰ２１それぞれのゲートは、いずれもトランジスタＰ２０のドレインに接続されている。このように、トランジスタＰ２０及びＰ２１は、トランジスタＰ２０のドレイン電流をトランジスタＰ２１のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＰ２０のドレインは、トランジスタＮ２４のドレインに接続されており、先出の差分電流（Ｉｍ−Ｉｓｅｔ）が流されている。従って、トランジスタＰ２１のドレインにも、差分電流（Ｉｍ−Ｉｓｅｔ）と等価のミラー電流が流れる。なお、このミラー電流は、キャパシタＣ１２の充電電流として用いられる。

上記のように、トランジスタＰ４〜Ｐ７及びＮ１〜Ｎ４は、中間電流Ｉｍから第２電流Ｉｓｅｔを差し引くことにより、キャパシタＣ１２の充電電流（＝Ｉｍ−Ｉｓｅｔ）を生成する充電電流生成部として機能する。

抵抗Ｒ１３は、トランジスタＰ２１のドレインと接地端との間に接続されている。スイッチＳＷ２の第１端は、トランジスタＰ２１のドレインに接続されている。スイッチＳＷ２の第２端は、キャパシタＣ１２の第１端に接続されている。キャパシタＣ１２の第２端は、接地端に接続されている。

スイッチＳＷ２は、切替制御信号Ｓ１８０がハイレベルであるときにオフし、切替制御信号Ｓ１８０がローレベルであるときにオンする。スイッチＳＷ２がオンしているときには、トランジスタＰ２１のドレインに流れる充電電流（Ｉｍ−Ｉｓｅｔ）を用いてキャパシタＣ１２が充電される。このように、スイッチＳＷ２は、切替制御信号Ｓ１８０の立上りに応じてキャパシタＣ１２の充電を開始する充電制御部として機能する。なお、キャパシタＣ１２の充電に伴い、キャパシタＣ１２の充電電圧ＶＣ１２は、ゼロ値から所定の上限値（＝（Ｉｍ−Ｉｓｅｔ）×Ｒ１３）まで上昇する。

オペアンプＡＭＰ２の非反転入力端（＋）は、キャパシタＣ１２の第１端（＝充電電圧ＶＣ１２の出力端）に接続されている。オペアンプＡＭＰ２の反転入力端（−）は、トランジスタＮ２５のソース及びバックゲートに接続されている。オペアンプＡＭＰ２の出力端は、トランジスタＮ２５のゲートに接続されている。トランジスタＮ２５のソースとバックゲートは、いずれも抵抗Ｒ１４の第１端に接続されている。抵抗Ｒ１４の第２端は、接地端に接続されている。

なお、オペアンプＡＭＰ２は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするようにトランジスタＮ２５のゲート制御を行う。従って、抵抗Ｒ１４の第１端には、充電電圧ＶＣ１２と等価の電圧が印加されるので、トランジスタＮ２５のドレインに流れる要素電流ｉ４は、充電電圧ＶＣ１２に応じた可変電圧（＝ＶＣ１２／Ｒ１４）となる。より具体的に述べると、要素電流ｉ４は、キャパシタＣ１２の充電に伴い、ゼロ値から所定の上限値（＝（Ｉｍ−Ｉｓｅｔ）×Ｒ１３／Ｒ１４）まで徐々に増大していく。なお、抵抗Ｒ１３及びＲ１４それぞれの抵抗値を互いに同値としておくことにより、要素電流ｉ４の上限値を（Ｉｍ−Ｉｓｅｔ）に設定することができる。

トランジスタＰ２２及びＰ２３それぞれのソース及びバックゲートは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。また、トランジスタＰ２２及びＰ２３それぞれのゲートは、いずれもトランジスタＰ２２のドレインに接続されている。このように、トランジスタＰ２２及びＰ２３は、トランジスタＰ２２のドレイン電流をトランジスタＰ２３のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＰ２２のドレインは、トランジスタＮ２５のドレインに接続されており、先出の要素電流ｉ４が流されている。従って、トランジスタＰ２３のドレインにも、要素電流ｉ４と等価のミラー電流が流れる。

トランジスタＮ２７及びＮ２８それぞれのソースとバックゲートは、いずれも接地端に接続されている。また、トランジスタＮ２７及びＮ２８それぞれのゲートは、トランジスタＮ２７のドレインに接続されている。このように、トランジスタＮ２７及びＮ２８は、トランジスタＮ２７のドレイン電流をトランジスタＮ２８のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＮ２７のドレインは、トランジスタＰ２３のドレインに接続されており、先出の要素電流ｉ４が流されている。従って、トランジスタＮ２８のドレインにも、要素電流ｉ４と等価のミラー電流が流れる。

トランジスタＮ２６のドレインは、トランジスタＮ２７のドレインに接続されている。トランジスタＮ２６のソース及びバックゲートは、接地端に接続されている。トランジスタＮ２６のゲートは、切替制御信号Ｓ１８０の印加端に接続されている。

切替制御信号Ｓ１８０がハイレベルであるときには、トランジスタＮ２６がオンする。その結果、トランジスタＮ２７及びＮ２８から成るカレントミラーが無効となり、要素電流ｉ４の出力が禁止される。一方、切替制御信号Ｓ１８０がローレベルであるときには、トランジスタＮ２６がオフする。その結果、トランジスタＮ２７及びＮ２８から成るカレントミラーが有効となり、要素電流ｉ４の出力が許可される。

このように、オペアンプＡＭＰ２、トランジスタＮ２５、抵抗Ｒ１４（さらには、後段のトランジスタＰ２２及びＰ２３、並びに、トランジスタＮ２７及びＮ２８）は、キャパシタＣ１２の充電電圧ＶＣ１２を要素電流ｉ４に変換する電圧／電流変換部として機能する。そして、上記のキャパシタＣ１２、充電電流生成部（Ｐ１１、Ｐ１２、Ｐ１８〜Ｐ２１、Ｎ２１〜Ｎ２４）、充電制御部（ＳＷ２）、並びに、電圧／電流変換部（ＡＭＰ２、Ｎ２５、Ｒ１４）は、切替制御信号Ｓ１８０に応じて要素電流ｉ４をゼロ値から所定の上限値（＝Ｉｍ−Ｉｓｅｔ）まで徐々に増やしていく第４要素電流生成部を形成している。

トランジスタＮ１９及びＮ２０それぞれのソースとバックゲートは、いずれも接地端に接続されている。また、トランジスタＮ１９及びＮ２０それぞれのゲートは、いずれもトランジスタＮ１９のドレインに接続されている。このように、トランジスタＮ１９及びＮ２０は、トランジスタＮ１９のドレイン電流をトランジスタＮ２０のドレイン電流としてミラーするカレントミラーを形成している。ここで、トランジスタＮ１９のドレインは、トランジスタＰ１７及びＮ２８それぞれのドレインに接続されており、要素電流ｉ３から要素電流ｉ４を差し引いた差分電流（ｉ３−ｉ４）が流されている。従って、トランジスタＮ２０のドレインにも、上記の差分電流（ｉ３−ｉ４）と等価のミラー電流が流れる。

先にも述べた通り、要素電流ｉ３は、中間電流Ｉｍと同値の固定値であり、要素電流ｉ４は、ゼロ値から所定の上限値（＝Ｉｍ−Ｉｓｅｔ）まで増大していく可変値である。従って、差分電流（ｉ３−ｉ４）は、Ｉｍ（＝Ｉｍ−０）からＩｓｅｔ（＝Ｉｍ−（Ｉｍ−Ｉｓｅｔ））まで変化する。

可変電流源１３４ｂは、この差分電流（ｉ３−ｉ４）を入力としてこれと等価の可変電流Ｉｂを生成する。具体的に述べると、可変電流源１３４ｂは、切替制御信号Ｓ１８０がハイレベルであるときには、可変電流Ｉｂを中間電流Ｉｍに固定する一方、切替制御信号Ｓ１８０がローレベルに立ち下がると、所定の遷移時間Ｔｔｒａｎｓ２をかけて可変電流Ｉｂを中間電流Ｉｍから第２電流Ｉｓｅｔまで徐々に減らしていく。

なお、上記では、Ｉｍ＝Ｉｒｅｆ／２である場合を例に挙げたが、中間電流Ｉｍの電流値については、何らこれに限定されるものではなく、センス電圧Ｖｓａ及びＶｓｂそれぞれの動作点に支障が生じない範囲で、任意の電流値に設定することが可能である。

図３６は、過電流検出閾値Ｉｏｃｐの切替動作を示す図である。本図で示したように、マスク期間Ｔｍａｓｋ（＝時刻ｔ１０１〜ｔ１０２を参照）の経過後、閾値制御信号Ｓ１７０がハイレベルに立ち上がると、遷移時間Ｔｔｒａｎｓ１（＝時刻ｔ１０２〜ｔ１０３を参照）をかけて、過電流検出閾値Ｉｏｃｐが内部設定値ＩｏｃｐＨから中間設定値ＩｏｃｐＭまで引き下げられていく。なお、時刻ｔ１０３以前の過電流検出動作（ＩｏｃｐＭ＜Ｉｏｃｐ＜ＩｏｃｐＨ）は、過電流検出部１４０ａを主体として実施される。

その後、過電流検出閾値Ｉｏｃｐが中間設定値ＩｏｃｐＭまで低下し、切替制御信号Ｓ１８０がローレベルに立ち下がると、遷移時間Ｔｔｒａｎｓ２（＝時刻ｔ１０３〜ｔ１０４を参照）をかけて、過電流検出閾値Ｉｏｃｐが中間設定値ＩｏｃｐＭから外部設定値ＩｏｃｐＬまでさらに引き下げられていく。なお、時刻ｔ１０３以降の過電流検出動作（ＩｏｃｐＬ＜Ｉｏｃｐ＜ＩｏｃｐＭ）は、過電流検出部１４０ｂを主体として実施される。

このように、２つの過電流検出部１４０ａ及び１４０ｂを個別に用意しておき、過電流検出閾値Ｉｏｃｐに応じて両者を使い分ける構成であれば、内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬとの差が大きい場合であっても、センス電圧Ｖｓａ及びＶｓｂの動作点を個別に調整することができるので、適切な過電流保護を実現することが可能となる。

なお、先にも述べたように、内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬとの差が大きくなるほど、過電流検出閾値Ｉｏｃｐの切替時にアンダーシュートを生じやすくなる。そのため、過電流検出閾値Ｉｏｃｐの切替時には、所定の遷移時間Ｔｔｒａｎｓ（＝Ｔｔｒａｎｓ１＋Ｔｔｒａｎｓ２）をかけて、過電流検出閾値Ｉｏｃｐを徐々に引き下げていくソフト切替機能を併せて導入することが望ましいと言える。

ただし、過電流検出閾値Ｉｏｃｐのアンダーシュート抑制技術と、センス電圧Ｖｓａ及びＶｓｂの動作点改善技術は、それぞれ単独でも実装することが可能である。例えば、過電流検出閾値Ｉｏｃｐのアンダーシュートを抑制する必要がなければ、遷移時間Ｔｔｒａｎｓ１及びＴｔｒａｎｓ２の一方または両方をゼロ値とすることも任意である。

図３７は、本変形例における閾値切替動作の一例を示すフローチャートである。フローが開始すると、まず、ステップＳ３００では、過電流保護回路７１が起動し、第１電流Ｉｒｅｆ（及びその基準となる中間電流Ｉｍ）と第２電流Ｉｓｅｔがそれぞれ生成される。

次に、ステップＳ３０１では、過電流検出閾値Ｉｏｃｐが内部設定値ＩｏｃｐＨ（∝Ｉｒｅｆ）に初期設定される。

次に、ステップＳ３０２では、比較信号ＶＣＭＰがハイレベル（Ｖｓｃ＞ＶＩｓｅｔ）であるか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ３０３に進められる。一方、ノー判定が下された場合には、フローがステップＳ３０２に戻されて本ステップでの判定が繰り返される。

ステップＳ３０３では、ステップＳ３０２でのイエス判定を受けて、キャパシタ１７７の充電が開始される。

続いて、ステップＳ３０４では、閾値制御信号Ｓ１７０がハイレベル（Ｖｄ＞Ｖｄｒｅｆ）であるか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ３０５に進められる。一方、ノー判定が下された場合には、フローがステップＳ３０４に戻されて本ステップでの判定が繰り返される。

ステップＳ３０５では、ステップＳ３０４でのイエス判定を受けて、キャパシタ１７７が放電される。

また、ステップＳ３０６では、所定の遷移時間Ｔｔｒａｎｓ１をかけて過電流検出閾値Ｉｏｃｐが内部設定値ＩｏｃｐＨ（∝Ｉｒｅｆ）から中間設定値ＩｏｃｐＭ（∝Ｉｍ）まで引き下げられていく。

次に、ステップＳ３０７では、切替制御信号Ｓ１８０がローレベル（Ｓ１７０＝ＨかつＶｔｈａ＜ＶｔｈＭ）であるか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ３０８に進められる。一方、ノー判定が下された場合には、フローがステップＳ３０７に戻されて本ステップでの判定が繰り返される。

なお、ステップＳ３０７でのイエス判定以前は、過電流検出部１４０ｂが無効とされるので、過電流検出部１４０ａを主体とする過電流検出動作が実施される。一方、ステップＳ３０７のイエス判定以降は、過電流検出部１４０ｂが有効とされるので、過電流検出部１４０ｂを主体とする過電流検出動作が実施される。

ステップＳ３０８では、所定の遷移時間Ｔｔｒａｎｓ２をかけて過電流検出閾値Ｉｏｃｐが中間設定値ＩｏｃｐＭから第２設定値ＩｏｃｐＬまで引き下げられていく。

次に、ステップＳ３０９では、比較信号ＶＣＭＰがローレベル（Ｖｓｃ＜ＶＩｓｅｔ）であるか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ３０１に戻されて、過電流検出閾値Ｉｏｃｐが再び内部設定値ＩｏｃｐＨに切り替えられる。一方、ノー判定が下された場合には、フローがステップＳ３０９に戻されて本ステップでの判定が繰り返される。

＜比較部・レベルシフタ＞
図３８は、レベルシフタ１７３の第１構成例を示す図である。本構成例のレベルシフタ１７３は、その前段に設けられているコンパレータ１６１と同じく、昇圧電圧ＶＧ（＞ＶＢＢ）と出力電圧Ｖｏの供給を受けて動作する回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３１及びＰ３２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１〜Ｎ３３と、ツェナダイオードＺＤ１と、バッファＢＵＦ１と、を含む。なお、トランジスタＰ３１及びＰ３２、並びに、トランジスタＮ３１は、いずれもエンハンスメント型であり、トランジスタＮ３２及びＮ３３は、いずれもデプレッション型である。

トランジスタＰ３１及びＰ３２それぞれのソース及びバックゲートは、いずれも昇圧電圧ＶＧの印加端に接続されている。トランジスタＰ３１及びＰ３２それぞれのゲートは、いずれもトランジスタＰ３１のドレインに接続されている。トランジスタＰ３１のドレインは、トランジスタＮ３２のドレインに接続されている。トランジスタＮ３２のゲートとソース及びバックゲートは、いずれもトランジスタＮ３１のドレインに接続されている。トランジスタＮ３１のソース及びバックゲートは、いずれも出力電圧Ｖｏの印加端に接続されている。トランジスタＮ３１のゲートは、コンパレータ１６１の出力端（＝比較信号ＶＣＭＰの出力端）に接続されている。トランジスタＰ３２のドレインは、トランジスタＮ３３のドレインに接続されている。トランジスタＮ３３のゲートとソース及びバックゲートは、いずれも接地端（＝接地電圧ＧＮＤの印加端）に接続されている。

バッファＢＵＦ１の入力端は、トランジスタＰ３２及びＮ３３相互間の接続ノードに接続されている。バッファＢＵＦ１の出力端は、内部信号Ｓｙの出力端に接続されている。バッファＢＵＦ１の第１電源端（高電位側）は、内部電源電圧Ｖｒｅｇの印加端に接続されている。バッファＢＵＦ１の第２電源端（低電位側）は、接地端に接続されている。ツェナダイオードＺＤ１のカソードは、バッファＢＵＦ１の入力端に接続されている。ツェナダイオードＺＤ１のアノードは、接地端に接続されている。

上記構成から成るレベルシフタ１７３は、昇圧電圧ＶＧと出力電圧Ｖｏとの間でパルス駆動される比較信号ＶＣＭＰをレベルシフトさせることにより、内部電源電圧Ｖｒｅｇと接地電圧ＧＮＤとの間でパルス駆動される内部信号Ｓｙを生成する。より具体的に述べると、比較信号ＶＣＭＰがハイレベル（＝ＶＧ）であるときには、内部信号Ｓｙがハイレベル（＝Ｖｒｅｇ）となり、比較信号ＶＣＭＰがローレベル（＝Ｖｏ）であるときには、内部信号Ｓｙがローレベル（＝ＧＮＤ）となる。

ただし、第１構成例のレベルシフタ１７３をＮＭＯＳＦＥＴ１０（＝パワートランジスタ）と共通のＮ型半導体基板に集積化しようとすると、寄生素子の誤動作を招来するおそれがある。以下では、その問題点について詳細に説明する。

図３９は、第１構成例のレベルシフタ１７３において、寄生ダイオードＤ３１及びＤ３２が誤動作する様子を示す縦断面図であり、特に、高耐圧化の必要なトランジスタＰ３１及びＰ３２が描写されている。

本図で示すように、Ｎ型半導体基板（Ｎ−ｓｕｂ）上には、Ｎ型エピタキシャル層（Ｎ−ｅｐｉ）が積層形成されている。また、Ｎ型エピタキシャル層（Ｎ−ｅｐｉ）内には、トランジスタＰ３１及びＰ３２それぞれのドレイン（Ｄ）及びソース（Ｓ）に相当するＰ型半導体領域（Ｐ）、及び、バックゲート（ＢＧ）のコンタクトに相当するＮ型半導体領域（Ｎ）がそれぞれ形成されている。

なお、トランジスタＰ３１及びＰ３２それぞれのソース（Ｓ）に相当するＰ型半導体領域（Ｐ）と、バックゲート（ＢＧ）のコンタクトに相当するＮ型半導体領域（Ｎ）には、いずれも昇圧電圧ＶＧ（≒ＶＢＢ＋５Ｖ、最高４０Ｖ程度）が印加される。

一方、Ｎ型半導体基板（Ｎ−ｓｕｂ）は、縦型構造のＮＭＯＳＦＥＴ１０（＝ＮＤＭＯＳＦＥＴ［N-channel type double-diffused MOSFET］）のドレインに相当しており、電源電圧ＶＢＢが印加されている。

従って、トランジスタＰ３１及びＰ３２それぞれのソース（Ｓ）に相当するＰ型半導体領域（Ｐ）をアノードとし、Ｎ型半導体基板（Ｎ−ｓｕｂ）をカソードとする寄生ダイオードＤ３１及びＤ３２が順バイアス状態となる。その結果、昇圧電圧ＶＧが電源電圧ＶＢＢからほとんど上昇しなくなるので、昇圧電圧ＶＧの供給を受けて動作する回路ブロック（コンパレータ１６１、レベルシフタ１７３、ゲートドライバ３１など）が正しく動作できなくなる。

これを鑑みると、ＮＭＯＳＦＥＴ１０と共通のＮ型半導体基板に集積化されるレベルシフタ１７３をＶＧ−Ｖｏ間で駆動することは難しいと言わざるを得ない。

図４０は、レベルシフタ１７３の第２構成例を示す図である。本構成例のレベルシフタ１７３は、先の第１構成例をベースとしつつ、電源電圧ＶＢＢの供給を受けて動作する。従って、先出の寄生ダイオードＤ３１及びＤ３２が順バイアスとならないので、その誤動作を招くおそれはなくなる。

しかしながら、本構成例のレベルシフタ１７３が正しく動作するためには、出力電圧ＶｏがＶＢＢ−（２Ｖｄｓ＋Ｖｇｓ）（ただし、ＶｄｓはトランジスタＮ３１及びＮ３２それぞれのドレイン・ソース間電圧とし、ＶｇｓはトランジスタＰ３１のゲート・ソース間電圧とする）よりも低くなければならない。

例えば、外部端子Ｔ２の地絡時（＝接地端ないしはこれに準ずる低電位端への出力ショート時）には、Ｖｏ≒０Ｖとなり、上記の動作条件が満たされるので、レベルシフタ１７３の動作（延いては閾値制御部１７０の閾値切替動作）に支障が生じることはない。

しかしながら、外部端子Ｔ２のレアショート時（＝何らかのインピーダンス成分を介して外部端子Ｔ２が接地端ないしはこれに準ずる低電位端に短絡した結果、出力電圧Ｖｏが０Ｖまで下がり切らずに過大な出力電流Ｉｏが流れている状態）には、上記の動作条件が満たされず、レベルシフタ１７３の動作（延いては閾値制御部１７０の閾値切替動作）に支障を生じるおそれがある。

これを鑑みると、ＮＭＯＳＦＥＴ１０と共通のＮ型半導体基板に集積化されるレベルシフタ１７３をＶＢＢ−Ｖｏ間で駆動することも決して最善策であるとは言えない。

図４１は、上記の問題点を解消するために考案された比較部１６０及び閾値制御部１７０（並びにその周辺回路）の一変形例を示す図である。なお、本図では、先出の図３４をベースとしつつ、これに種々の変更を加えている。そこで、先と同様の構成要素については、図３４と同一の符号を付すことにより重複した説明を割愛し、以下では、図３４からの変更点について重点的な説明を行う。

まず、第１の変更点として、コンパレータ１６１は、電源電圧ＶＢＢとこれを所定値だけ引き下げた定電圧ＶＢＢＭ５（例えばＶＢＢＭ５＝ＶＢＢ−５Ｖ）との間で、比較信号ＶＣＭＰの生成動作を行う構成に変更されている。同様に、レベルシフタ１７３は、電源電圧ＶＢＢと定電圧ＶＢＢＭ５との間でパルス駆動される比較信号ＶＣＭＰ（本構成例ではこれに応じた論理和信号Ｓ３２０）をレベルシフトさせることにより、所定の内部電源電圧Ｖｒｅｇと接地電圧ＧＮＤとの間でパルス駆動される内部信号Ｓｙを生成する構成に変更されている。

なお、コンパレータ１６１は、図３４と異なり、センス電圧Ｖｓｂと閾値電圧Ｖｔｈｂとを比較して比較信号ＶＣＭＰを生成する構成に変更されている。このような構成であれば、ＮＭＯＳＦＥＴ２１ｃ、センス抵抗２２ｃ、及び、参照電圧生成部１５０を省略することができるので、回路規模を縮小することが可能となる。ただし、参照電圧生成部１５０を省略せずに、図３４と同じく、センス電圧Ｖｓｃと参照電圧ＶＩｓｅｔをコンパレータ１６１に入力しても構わない。

上記第１の変更点によれば、レベルシフタ１７３をＶＧ−Ｖｏ間で駆動する第１構成例（図３８）と異なり、寄生素子の誤動作に起因する昇圧電圧ＶＧの起動不良（＝第１構成例の問題点）を解消することが可能となる。なお、定電圧ＶＢＢＭ５に代えて接地電圧ＧＮＤを用いた場合でも、上記と同様の効果を享受することができる。ただし、ＶＢＢ−ＧＮＤ間で駆動する構成では、コンパレータ１６１を高耐圧素子で形成する必要がある。

また、上記第１の変更点によれば、外部端子Ｔ２のレアショート時であっても、コンパレータ１６１及びレベルシフタ１７３それぞれの動作可能電圧を十分に確保することができるので、それぞれの動作（延いては閾値制御部１７０の閾値切替動作）に支障が生じることはない。すなわち、レベルシフタ１７３をＶＢＢ−Ｖｏ間で駆動する第２構成例（図４０）の問題点も解消することができる。

ただし、本構成例では、外部端子Ｔ２の地絡時（Ｖｏ≒０Ｖ）において、コンパレータ１６１及びレベルシフタ１７３の動作可能電圧、より具体的には、センス電圧Ｖｓｂ及び閾値電圧Ｖｔｈｂの動作入力レンジを確保できなくなるおそれがある。例えば、ＶＢＢ＝１２Ｖであるときには、ＶＢＢＭ５＝７Ｖ（＝ＶＢＢ−５Ｖ）となる。従って、センス電圧Ｖｓｂ及び閾値電圧Ｖｔｈｂの動作入力レンジ（＝検知可能電圧幅）が７Ｖ〜１２Ｖとなり、外部端子Ｔ２の地絡時（Ｖｏ≒０Ｖ）には、閾値制御部１７０の閾値切替動作に支障を生じるおそれがある。そのため、第２の変更点として、過電流保護回路７１には、出力ショート検出部３００が設けられている。出力ショート検出部３００は、出力電圧Ｖｏを監視して外部端子Ｔ２の地絡を検出することにより、出力ショート検出信号Ｓ３００を生成する。なお、出力ショート検出信号Ｓ３００は、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

また、出力ショート検出部３００の導入に伴い、閾値制御部１７０の入力段には、論理積演算器３１０と論理和演算器３２０が追加されている。

論理積演算器３１０は、出力ショート検出信号Ｓ３００と過電流保護信号Ｓ７１ａとの論理積信号Ｓ３１０を出力する。従って、過電流保護信号Ｓ７１ａがハイレベル（＝過電流検出時の論理レベル）であるときには、出力ショート検出信号Ｓ３００が論理積信号Ｓ３１０としてスルー出力される。一方、過電流保護信号Ｓ７１ａがローレベル（＝過電流未検出時の論理レベル）であるときには、出力ショート検出信号Ｓ３００の論理レベルに依ることなく、論理積信号Ｓ３１０がローレベルに維持される。

論理和演算器３２０は、比較信号ＶＣＭＰと論理積信号Ｓ３１０との論理和信号Ｓ３２０を生成し、これをレベルシフタ１７３に出力する。従って、論理積信号Ｓ３１０がローレベルであるときには、比較信号ＶＣＭＰが論理和信号３２０としてスルー出力される。一方、論理積信号Ｓ３１０がハイレベルであるときには、比較信号ＶＣＭＰの論理レベルに依ることなく、論理和信号Ｓ３２０がハイレベルに維持される。

このような入力段の導入により、閾値制御部１７０では、センス電圧Ｖｓｂが閾値電圧Ｖｔｈｂを上回ったとき（ＶＣＭＰ＝Ｈ）だけでなく、出力電流Ｉｏの過電流異常が検出されており（Ｓ７１ａ＝Ｈ）、かつ、出力電圧Ｖｏの地絡が検出されているとき（Ｓ３００＝Ｈ）にも、マスク期間Ｔｍａｓｋのカウントが開始されることになる。従って、外部端子Ｔ２の地絡時にもレアショート時にも、閾値制御部１７０における閾値切替動作を行うことが可能となる。

ただし、先の説明からも明らかなように、閾値制御部１７０は、センス信号Ｖｓａが過閾値電圧Ｖｔｈａに達していないとき（Ｓ７１ａ＝Ｌ）には、出力電圧Ｖｏの出力ショートが検出されたとき（Ｓ３００＝Ｈ）でも、マスク期間Ｔｍａｓｋのカウントを開始しない。従って、半導体集積回路装置１の起動時には、出力電圧Ｖｏが０Ｖであっても、これを地絡と誤検出して閾値電圧Ｖｔｈを不必要に切り替えてしまうことはない。

なお、本図では、図示の便宜上、切替制御部１８０の描写を割愛したが、実際には、先出の図３４で示したように、過電流保護回路７１を構成する回路ブロックの一つとして、切替制御部１８０が含まれている。

図４２は、レベルシフタ１７３の第３構成例（＝図４１への適用例）を示す図である。本図で示したように、本構成例のレベルシフタ１７３は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ５１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ６１〜Ｎ６２と、ツェナダイオードＺＤ２と、インバータＩＮＶ４と、を含む。なお、トランジスタＰ５１は、エンハンスメント型であり、トランジスタＮ６１及びＮ６２は、いずれもデプレッション型である。

トランジスタＮ６１のドレインは、電源電圧ＶＢＢの印加端に接続されている。トランジスタＮ６１のゲートとソースは、いずれもトランジスタＰ５１のソースに接続されている。トランジスタＰ５１のゲートは、論理和信号Ｓ３２０の印加端に接続されている。トランジスタＰ５１及びＮ６２それぞれのドレインと、ツェナダイオードＺＤ２のカソードは、いずれもインバータＩＮＶ４の入力端に接続されている。トランジスタＮ６２のゲート及びソースと、ツェナダイオードＺＤ２のアノードは、いずれも接地端に接続されている。インバータＩＮＶ４の出力端は、内部信号Ｓｙの出力端に接続されている。インバータＩＮＶ４の第１電源端（高電位側）は、内部電源電圧Ｖｒｅｇの印加端に接続されている。インバータＩＮＶ４の第２電源端（低電位側）は、接地端に接続されている。

本構成例のレベルシフタ１７３によれば、先に述べたように、電源電圧ＶＢＢと定電圧ＶＢＢＭ５との間でパルス駆動される論理和信号Ｓ３２０（延いては比較信号ＶＣＭＰ）をレベルシフトさせることにより、内部電源電圧Ｖｒｅｇと接地電圧ＧＮＤとの間でパルス駆動される内部信号Ｓｙを生成することができる。

図４３は、出力ショート検出部３００の一構成例を示す図である。本構成例の出力ショート検出部３００は、抵抗３０１及び３０２と、Ｐチャネル型ＭＯＳ電界効果トランジスタ３０３と、Ｎチャネル型ＭＯＳ電界効果トランジスタ３０４〜３０６と、インバータ３０７と、を含む。なお、トランジスタ３０３及び３０５は、エンハンスメント型であり、トランジスタ３０４及び３０６は、いずれもデプレッション型である。

抵抗３０１の第１端は、電源電圧ＶＢＢの印加端に接続されている。抵抗３０２の第１端は、出力電圧Ｖｏの印加端に接続されている。抵抗３０１及び３０２それぞれの第２端は、いずれもトランジスタ３０３のゲートに接続されている。トランジスタ３０３のソースは、電源電圧ＶＢＢの印加端に接続されている。トランジスタ３０３のドレインは、トランジスタ３０４のドレインとトランジスタ３０５のゲートに接続されている。トランジスタ３０４のソース及びゲートとトランジスタ３０５のソースは、いずれも定電圧ＶＢＢＭ５の印加端に接続されている。

トランジスタ３０６のドレインは、電源電圧ＶＢＢの印加端に接続されている。トランジスタ３０６のソース及びゲートとトランジスタ３０５のドレインは、いずれもインバータ３０７の入力端に接続されている。インバータ３０７の出力端は、出力ショート検出信号Ｓ３００の出力端に接続されている。インバータ３０７の第１電源端（高電位側）は、電源電圧ＶＢＢの印加端に接続されている。インバータ３０７の第２電源端（低電位側）は、定電圧ＶＢＢＭ５の印加端に接続されている。

本構成例の出力ショート検出部３００において、出力電圧Ｖｏが所定値（例えばＶＢＢ−３Ｖ）よりも低くなると、トランジスタ３０３がオンして、トランジスタ３０５がオンする。その結果、インバータ３０７への入力信号がローレベルとなるので、出力ショート検出信号Ｓ３００がハイレベル（＝異常検出時の論理レベル）となる。

このように、本構成例の出力ショート検出部３００であれば、極めて簡易な回路構成により、出力電圧Ｖｏの地絡を検出することが可能となる。

＜車両への適用＞
図４４は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
また、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）はもちろん、車載用途以外の半導体集積回路装置にも広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。

１ 半導体集積回路装置
２ ＥＣＵ
３、３Ｘ、３Ｙ 負荷
４ 外部センス抵抗
１０、１０Ｘ、１０Ｙ ＮＭＯＳＦＥＴ
２０、２０Ｘ、２０Ｙ 出力電流監視部
２１、２１’、２１ａ、２１ｂ、２１ｃ ＮＭＯＳＦＥＴ
２２、２２ａ、２２ｂ、２２ｃ センス抵抗
３０、３０Ｘ、３０Ｙ、３０ａ、３０ｂ ゲート制御部
３１ ゲートドライバ
３２ オシレータ
３３ チャージポンプ
３４ クランパ
３５、３５ａ、３５ｂ ＮＭＯＳＦＥＴ
３６、３６ａ、３６ｂ 抵抗
３７、３７ａ、３７ｂ キャパシタ
３８ ＮＭＯＳＦＥＴ
４０、４０Ｘ、４０Ｙ 制御ロジック部
５０、５０Ｘ、５０Ｙ 信号入力部
６０、６０Ｘ、６０Ｙ 内部電源部
７０、７０Ｘ、７０Ｙ 異常保護部
７１、７１Ｘ、７１Ｙ 過電流保護回路
７２ オープン保護回路
７３ 温度保護回路
７４ 減電圧保護回路
８０、８０Ｘ、８０Ｙ 出力電流検出部
９０、９０Ｘ、９０Ｙ 信号出力部
９１、９１Ｘ、９１Ｙ セレクタ
１００ マルチプレクサ
１１０ 第１電流生成部
１１１ オペアンプ
１１２ ＮＭＯＳＦＥＴ
１１３ 抵抗
１２０ 第２電流生成部
１２１ オペアンプ
１２２ ＮＭＯＳＦＥＴ
１２３ 抵抗
１３０、１３０Ｘ、１３０Ｙ、１３０ａ、１３０ｂ 閾値電圧生成部
１３１ 電流源
１３２ 抵抗
１３３ カレントミラー
１３４、１３４ａ、１３４ｂ 可変電流源
１３４Ｈ 上側電流生成部
１３４Ｌ 下側電流生成部
１３５、１３５ａ、１３５ｂ 抵抗
１４０、１４０Ｘ、１４０Ｙ、１４０ａ、１４０ｂ 過電流検出部
１４１、１４１ａ、１４１ｂ コンパレータ
１５０、１５０Ｘ、１５０Ｙ 参照電圧生成部
１５１ 電流源
１５２ 抵抗
１６０、１６０Ｘ、１６０Ｙ 比較部
１６１ コンパレータ
１６２ ローパスフィルタ
１６３ 遅延部
１７０ 閾値制御部
１７１ コンパレータ
１７２ 電流源
１７３、１７３Ｘ、１７３Ｙ レベルシフタ
１７４、１７４Ｘ、１７４Ｙ ＲＳフリップフロップ
１７５ 放電制御部
１７６ ＮＭＯＳＦＥＴ
１７７ キャパシタ
１７８ 充電制御部
１７９Ｘ、１７９Ｙ 遅延部
１８０ 切替制御部
１８１ 電流源
１８２ 抵抗
１８３ コンパレータ
１８４ 否定論理積演算器
１９０ 電流生成回路
３００ 出力ショート検出部
３０１、３０２ 抵抗
３０３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
３０４〜３０６ Ｎチャネル型ＭＯＳ電界効果トランジスタ
３０７ インバータ
３１０ 論理積演算器
３２０ 論理和演算器
ＮＯＲ１ 否定論理和演算器
ＡＮＤ１〜ＡＮＤ３ 論理積演算器
ＯＲ１ 論理和演算器
ＩＮＶ１〜ＩＮＶ３、ＩＮＶ、ＩＮＶ４ インバータ
ＰＧ１ パルス生成部
Ｒ１〜Ｒ３、Ｒ１１〜Ｒ１４ 抵抗
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２ キャパシタ
Ｔ１〜Ｔ５、ＳＥＴ、ＤＬＹ 外部端子
Ｐ１〜Ｐ７、Ｐ１１〜Ｐ２３、Ｐ３１〜Ｐ３２、Ｐ５１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ７、Ｎ１１〜Ｎ２８、Ｎ３１〜Ｎ３３、Ｎ６１〜Ｎ６２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＡＭＰ、ＡＭＰ１、ＡＭＰ２ オペアンプ
ＳＷ、ＳＷ１、ＳＷ２ スイッチ
ＺＤ１、ＺＤ２ ツェナダイオード
ＢＵＦ１ バッファ
Ｄ３１、Ｄ３２ 寄生ダイオード
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (10)

1. 閾値制御信号に応じて過電流検出閾値を第１設定値とするか前記第１設定値よりも低い第２設定値とするかを切り替える閾値生成部と、
   電源電圧が印加される電源端子と出力電圧が印加される出力端子との間に接続されたパワートランジスタに流れる出力電流に応じたセンス信号と前記過電流検出閾値とを比較して過電流保護信号を生成する過電流検出部と、
   前記センス信号と所定の参照値とを比較して比較信号を生成する比較部と、
   前記過電流検出閾値が前記第１設定値とされているときに前記センス信号が前記参照値を上回るとマスク期間のカウントを開始し前記マスク期間が経過した時点で前記過電流検出閾値を前記第２設定値に切り替えるように前記比較信号に応じて前記閾値制御信号を生成する閾値制御部と、
   を有し、
   前記比較部は、前記電源電圧とこれを所定値だけ引き下げた定電圧との間、若しくは、前記電源電圧と接地電圧との間で、前記比較信号の生成動作を行うことを特徴とする過電流保護回路。
2. 前記出力電圧の出力ショートを検出する出力ショート検出部をさらに有し、
   前記閾値制御部は、前記センス信号が前記参照値を上回ったときだけでなく、前記出力電圧の出力ショートが検出されたときにも、前記マスク期間のカウントを開始することを特徴とする請求項１に記載の過電流保護回路。
3. 前記閾値制御部は、前記センス信号が前記過電流検出閾値に達していなければ、前記出力電圧の出力ショートが検出されても前記マスク期間のカウントを開始しないことを特徴とする請求項２に記載の過電流保護回路。
4. 前記閾値制御部は、前記電源電圧と前記定電圧または前記接地電圧との間でパルス駆動される前記比較信号をレベルシフトさせることにより、所定の内部電源電圧と前記接地電圧との間でパルス駆動される内部信号を生成するレベルシフタを含むことを特徴とする請求項１〜請求項３のいずれか一項に記載の過電流保護回路。
5. 前記過電流検出部は、前記出力電流に応じた第１センス信号と前記第１設定値を比較する第１過電流検出部、及び、前記出力電流に応じた第２センス信号と前記第２設定値を比較する第２過電流検出部を含むことを特徴とする請求項１〜請求項４のいずれか一項に記載の過電流保護回路。
6. 前記比較部は、前記第２センス信号と前記第２設定値とを比較して前記比較信号を生成する請求項５に記載の過電流保護回路。
7. 前記パワートランジスタと、
   前記センス信号を生成する出力電流監視部と、
   制御信号に応じて前記パワートランジスタの駆動信号を生成するゲート制御部と、
   前記センス信号を監視して前記過電流保護信号を生成する請求項１〜請求項６のいずれか一項に記載の過電流保護回路と、
   を共通のＮ型半導体基板に集積化して成り、
   前記ゲート制御部は、前記過電流保護信号に応じて前記出力電流を制限する機能を備えていることを特徴とする半導体集積回路装置。
8. 請求項７に記載の半導体集積回路装置と、
   前記半導体集積回路装置に接続される負荷と、
   を有することを特徴とする電子機器。
9. 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータであることを特徴とする請求項８に記載の電子機器。
10. 請求項８または請求項９に記載の電子機器を有することを特徴とする車両。

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