JP2011082785A - パワーオンリセット回路 - Google Patents

Abstract

【課題】外来ノイズに起因するリセット信号の出力が防止されるパワーオンリセット回路を提供すること。
【解決手段】本発明では、基準電圧源２は電源電圧ＶＣＣを変圧して基準電圧ＶＲＥＦ１を出力する。積分回路６は基準電圧ＶＲＥＦ１を積分して基準電圧ＶＲＥＦ２を生成する。比較器４ａは、電源電圧ＶＣＣを分圧して生成される分圧電圧ＶＳと基準電圧ＶＲＥＦ１又は２の少なくともいずれか一方とを比較し、電源投入後に電源電圧ＶＣＣが上昇して基準電圧ＶＲＥＦ１に達すると、リセット信号として電源電圧ＶＣＣを出力する。その後、分圧電圧ＶＳが基準電圧ＶＲＥＦ１又は２のいずれか小さな方と同じ値に達するとリセット信号の出力を停止する。基準電圧ＶＲＥＦ２は、リセット信号の出力が停止された後に電源電圧ＶＣＣが低下しても、積分回路６により分圧電圧ＶＳよりも小さな値に保持される。
【選択図】図１

Description

本発明は、半導体集積回路の内部をリセットするパワーオンリセット回路に関する。

自動車のエレクトロニクス化が年々加速しており、自動車のあらゆる部分で電装品が使われるようになっている。これら自動車に搭載される高性能なマイコンや高音質、高画質なディジタル機器、既存のアナログシステムなどの電装品への電源供給は、バッテリにより行われる。また、これらの電装品が相互に連携して動作することで実現される機能が増加しているため、自動車の限られたスペースに様々な配線を収納しなければならない。その結果、車内の電磁環境は悪化する。特に、電源ラインはノイズ発生源となり、配線を通じて他の回路にノイズが伝播する恐れがある。その影響が広範囲に及んでしまうと、適切な対策を講ずるのは極めて困難である。

そのため、車載系のアナログ−ディジタル混在の集積回路、特にパワーオンリセット回路の分野において、ノイズ発生源である電源ラインが変動しても、その影響を受けないパワーオンリセット回路の必要性が高まっている。

例えば、電源電圧が充分低い状態（基準電圧が立ち上がるまでの電圧）において、リセット信号を安定的に出力し、誤動作を防止する案が提案されている（特許文献１）。図６は、特許文献１に開示されている電源電圧低下検出回路の回路図である。図７は、特許文献１に開示されている電源電圧低下検出回路の入出力特性を示す図である。

図６を参照して、この電源電圧低下検出回路の構成について説明する。図６に示すように、この電源電圧低下検出回路は、直流電源９１、基準電圧源９２、分圧器９３、比較器９４、抵抗９５及びスイッチ回路９７により構成される。

直流電源９１は、入力電源電圧ＶＣＣを出力する。基準電圧源９２は、入力電源電圧ＶＣＣが供給されて基準電圧ＶＲＥＦを出力する。基準電圧源９２はバンドギャップ回路で構成され、入力電源電圧ＶＣＣが第１の電圧ＶＣＣ１以上の場合には基準電圧ＶＲＥＦを出力し、入力電源電圧ＶＣＣが第１の電圧ＶＣＣ１よりも小さい場合には充分な電圧を出力できないものとする。

分圧器９３は、直列に接続された抵抗９３１及び抵抗９３２により構成される。抵抗９３１は、後述する第２のスイッチ９７３のドレイン端子と接続される。抵抗９３２は接地される。抵抗９３１と抵抗９３２との接続点の電圧は、分圧電圧ＶＳとして出力される。

比較器９４は、非反転入力端子が基準電圧源９２と接続され、基準電圧ＶＲＥＦが入力される。反転入力端子は分圧器９３と接続され、分圧電圧ＶＳが入力される。比較器９４は、この電源電圧低下検出回路の出力電圧ＶＯＵＴを出力する。抵抗９５は、出力電圧ＶＯＵＴを電源電圧へプルアップする。

スイッチ回路９７は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistors）からなる第１のスイッチ９７１、抵抗９７２及びＰチャンネルＭＯＳＦＥＴからなる第２のスイッチ９７３により構成される。第１のスイッチ９７１のゲート端子には基準電圧ＶＲＥＦが入力され、ソース端子は接地、ドレイン端子は抵抗９７２を介して入力電源電圧ＶＣＣと接続される。第２のスイッチ９７３のゲート端子は第１のスイッチ９７１のドレイン端子と接続され、ソース端子は入力電源電圧ＶＣＣと接続される。

続いて、この電源電圧低下検出回路の動作について説明する。図７に示すように、入力電源電圧ＶＣＣが第１の電圧ＶＣＣ１よりも小さい場合には、基準電圧源９２から基準電圧ＶＲＥＦは出力されない。このため、第１のスイッチ９７１及び第２のスイッチ９７３は共にオフ状態である。よって、比較器９４の反転入力端子に印加される分圧器９３の分圧電圧ＶＳは接地電位ＧＮＤとなる。従って、リセット信号であるＨｉｇｈ信号が、出力電圧ＶＯＵＴとして出力される。

そして、入力電源電圧ＶＣＣが上昇して第１の電圧ＶＣＣ１に達すると、基準電圧ＶＲＥＦが急峻に立ち上がる。これにより、入力電源電圧ＶＣＣが第１の電圧ＶＣＣ１以上である場合には、第１のスイッチ９７１はゲート電圧が印加されオン状態となり、かつ第２のスイッチ９７３もオン状態となる。第２のスイッチ９７３がオン状態となることにより、分圧器９３に入力電源電圧ＶＣＣが印加される。よって、入力電源電圧ＶＣＣが分圧された分圧電圧ＶＳが出力される。

従って、比較器９４の非反転入力端子には基準電圧ＶＲＥＦが、反転入力端子には分圧電圧ＶＳが印加される。さらに、入力電源電圧ＶＣＣが第２の電圧ＶＣＣ２以上になると、分圧電圧ＶＳは基準電圧ＶＲＥＦ以上となる。よって、比較器９４の出力電圧ＶＯＵＴはＬｏｗとなり、リセット信号の出力が停止する。

また、電源電圧低下時に入力電源電圧ＶＣＣが第２の電圧ＶＣＣ２よりも小さくなると、分圧電圧ＶＳは基準電圧ＶＲＥＦよりも小さくなり、比較器９４より"Ｈｉｇｈ"の信号が出力され、電子回路が停止する。さらに入力電源電圧ＶＣＣが低下し、入力電源電圧ＶＣＣが第１の電圧ＶＣＣ１よりも小さくなると、基準電圧ＶＲＥＦは急峻に低下し、第１のスイッチ９７１はオフ状態となる。それに伴い、第２のスイッチ９７３もオフ状態となり、比較器９４の反転入力端子には電圧が印加されない状態となって、出力電圧ＶＯＵＴは"Ｈｉｇｈ"のまま維持する。なお、入力電源電圧ＶＣＣが、比較器９４自体の正常な動作電圧以下になった場合でも、比較器９４の出力電圧ＶＯＵＴは抵抗９５により入力電源電圧ＶＣＣにプルアップされ、"Ｈｉｇｈ"を維持することができる。これにより入力電源電圧ＶＣＣが低電圧時にも誤動作の無いパワーオンリセット回路が提供される。

すなわち、上述の電源電圧低下検出回路は、入力電源電圧ＶＣＣが低く、基準電圧ＶＲＥＦが充分出力されていない状態で、比較器９４に出力されるリセット信号を維持して、電子回路動作を停止することができる。

特開２００５−２７８０５６号公報

ところが、この電源電圧低下検出回路は、入力電源電圧ＶＣＣが定常電圧まで立ち上がった後の状態において、外来ノイズにより入力電源電圧ＶＣＣが変動した場合に、電源変動を検出してリセット信号を発生させてしまうという問題がある。以下、この問題が発生するメカニズムについて説明する。

図８は、この電源電圧低下検出回路の電源電圧変動時の動作を示す図である。ここで、縦軸は各出力の電圧を表し、横軸は時間推移を表している。図８に示すように、入力電源電圧ＶＣＣが定常電圧まで立ち上がった状態において、時刻Ｔ１のタイミングで、外来ノイズが入る。すると、外来ノイズにより、入力電源電圧ＶＣＣが立ち下がり始め、基準電圧ＶＲＥＦも立ち下がり始める。

時刻Ｔ２のタイミングでは、外来ノイズにより入力電源電圧ＶＣＣが立ち下がった影響で、基準電圧ＶＲＥＦはスイッチ回路９７の第１のスイッチ９７１の閾値電圧以下となる。すると、第１のスイッチ９７１及び第２のスイッチ９７３はオフ状態となり、入力電源電圧ＶＣＣが分圧器９３に供給されなくなる。よって、分圧電圧ＶＳは接地電位ＧＮＤとなり、基準電圧ＶＲＥＦ以下になる。そのため、出力電圧ＶＯＵＴは入力電源電圧ＶＣＣとなり、リセット信号が出力されてしまう。

時刻Ｔ３のタイミングでは、入力電源電圧ＶＣＣが上昇し始め、基準電圧ＶＲＥＦも立ち上がり始める。時刻Ｔ４のタイミングでは、基準電圧ＶＲＥＦが第１のスイッチ９７１の閾値電圧以上となるので、第１のスイッチ９７１がオン状態となり、併せて第２のスイッチ９７３もオン状態となる。よって、分圧器９３に入力電源電圧ＶＣＣが供給され、分圧電圧ＶＳは入力電源電圧ＶＣＣの分圧電圧となる。これにより、分圧電圧ＶＳは基準電圧ＶＲＥＦ以上になるので、出力電圧ＶＯＵＴは接地電位ＧＮＤとなり、リセット信号が解除される。

入力電源電圧ＶＣＣの変動の最大ピークである時刻Ｔ５や、入力電源電圧ＶＣＣの変動が治まる時刻Ｔ６のタイミングでは、分圧電圧ＶＳは基準電圧ＶＲＥＦ以上であるので、出力電圧ＶＯＵＴは接地電位ＧＮＤとなり、非リセット状態が保持される。

本発明の一態様であるパワーオンリセット回路は、電源電圧を変圧して第１の基準電圧を出力する基準電圧源と、前記第１の基準電圧を積分して前記第２の基準電圧を生成する積分回路と、前記電源電圧を分圧して生成される分圧電圧と、前記第１の基準電圧または前記第２の基準電圧の少なくともいずれか一方と、を比較してリセット信号を出力する比較器と、を少なくとも備え、前記比較器は、電源投入後に電源電圧が上昇して前記第１の基準電圧に達すると、前記リセット信号として前記電源電圧を出力し、その後、前記分圧電圧が前記第１の基準電圧または前記第２の基準電圧のいずれか小さな方と同じ値に達すると前記リセット信号の出力を停止し、前記第２の基準電圧は、前記リセット信号の出力が停止された後に電源電圧が低下しても、前記積分回路により前記分圧電圧よりも小さな値に保持されるものである。

これにより、外部からのノイズなどにより前記第１の基準電圧または前記第２の基準電圧が変動しても、前記分圧電圧は前記第１の基準電圧または前記第２の基準電圧よりも大きい値に維持される。これにより、前記比較器の出力は接地電位に保持される。

本発明によれば、外来ノイズに起因するリセット信号の出力が防止されるパワーオンリセット回路を提供することができる。

実施の形態１にかかるパワーオンリセット回路の回路図である。 実施の形態１にかかるパワーオンリセット回路における各電圧の時間推移を示す図である。 実施の形態２にかかるパワーオンリセット回路の回路図である。 実施の形態２にかかるパワーオンリセット回路の比較器の回路図である。 実施の形態３にかかるパワーオンリセット回路の回路図である。 特許文献１にかかる電源電圧低下検出回路の回路図である。 特許文献１にかかる電源電圧低下検出回路の入出力特性を示す図である。 特許文献１にかかる電源電圧低下検出回路の電源電圧変動時の動作を示す図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、実施の形態１にかかるパワーオンリセット回路１００のシステム構成を示す回路図である。パワーオンリセット回路１００は、基準電圧源２、分圧器３、比較器４ａ、抵抗５、積分回路６及びスイッチ回路７により構成される。そして、パワーオンリセット回路１００は、入力電源電圧ＶＣＣを出力する直流電源１に接続される。

基準電圧源２は、バンドギャップ回路で構成され、入力電源電圧ＶＣＣと接地電位ＧＮＤとの間に接続される。基準電圧源２の出力は、比較器４ａ及び積分回路６と接続され、基準電圧ＶＲＥＦ１を出力する。

分圧器３は、直列に接続された抵抗３１及び抵抗３２により構成される。抵抗３１は、後述するスイッチ７３のドレイン端子と接続される。抵抗３２は接地される。抵抗３１と抵抗３２との接続点の電圧は、分圧電圧ＶＳとして比較器４ａに出力される。

比較器４ａは、非反転入力端子が基準電圧源２と接続され、基準電圧ＶＲＥＦ１が入力される。反転入力端子は分圧器３と接続され、分圧電圧ＶＳが入力される。比較器４ａはパワーオンリセット回路１００の出力電圧ＶＯＵＴを出力する。

抵抗５は、入力電源電圧ＶＣＣと出力電圧ＶＯＵＴとの間に接続され、出力電圧ＶＯＵＴを入力電源電圧ＶＣＣへプルアップする。

積分回路６は、抵抗６１とコンデンサ６２により構成される。抵抗６１の一端は基準電圧源２と接続され、他端は後述するスイッチ７１のゲート端子と接続される。コンデンサ６２の一端は接地され、他端は抵抗６１の出力と接続される。抵抗６１とコンデンサ６２との接続点の電圧は、積分回路６の出力である基準電圧ＶＲＥＦ２として、スイッチ回路７に供給される。

スイッチ回路７は、ＮＭＯＳトランジスタからなるスイッチ７１、抵抗７２及びＰＭＯＳトランジスタからなるスイッチ７３により構成される。スイッチ７１のゲート端子には基準電圧ＶＲＥＦ２が入力され、ソース端子は接地、ドレイン端子はスイッチ７３のゲート端子及び抵抗７２を介して入力電源電圧ＶＣＣに接続される。スイッチ７３のソース端子は入力電源電圧ＶＣＣと接続され、ドレイン端子は抵抗３１と接続される。

すなわち、パワーオンリセット回路１００は、図６に示す電源電圧低下検出回路に積分回路が追加された構成を有している。

続いて、パワーオンリセット回路１００の動作について説明する。図２は、パワーオンリセット回路１００における各電圧の時間推移を示す図である。ここで、縦軸は各電圧の大きさを表し、横軸は時間推移を表している。図２では、入力電源電圧ＶＣＣが定常電圧まで立ち上がった状態において、時刻Ｔ１のタイミングで外来ノイズが入る。すると、外来ノイズにより、入力電源電圧ＶＣＣが立ち下がり始め、基準電圧ＶＲＥＦ１及び基準電圧ＶＲＥＦ２も立ち下がり始める。

時刻Ｔ２のタイミングでは、基準電圧ＶＲＥＦ１はスイッチ７１の閾値電圧以下となるが、基準電圧ＶＲＥＦ２は積分回路６の時定数を持って立ち下がるので、スイッチ７１の閾値電圧以下にはならない。そのため、スイッチ７１及びスイッチ７３はオン状態が維持され、分圧電圧ＶＳは入力電源電圧ＶＣＣの分圧電圧となる。この場合、分圧電圧ＶＳは基準電圧ＶＲＥＦ１より大きいので、出力電圧ＶＯＵＴは接地電位ＧＮＤとなる。

入力電源電圧ＶＣＣが最小となる時刻Ｔ３のタイミングでは、基準電圧ＶＲＥＦ２はスイッチ７１の閾値電圧以下にはならない。よって、分圧電圧ＶＳは入力電源電圧ＶＣＣの分圧電圧となる。分圧電圧ＶＳは基準電圧ＶＲＥＦ１より大きいので、出力電圧ＶＯＵＴは接地電位ＧＮＤに保持される。なお、時刻Ｔ３のタイミング以降は、入力電源電圧ＶＣＣが上昇し始めるので、基準電圧ＶＲＥＦ１及び基準電圧ＶＲＥＦ２が立ち上がり始める。

時刻Ｔ４のタイミングでは、基準電圧ＶＲＥＦ１がスイッチ７１の閾値電圧以上になるが、この場合でも基準電圧ＶＲＥＦ２はスイッチ７１の閾値電圧以上である。よって、分圧電圧ＶＳは入力電源電圧ＶＣＣの分圧電圧となる。分圧電圧ＶＳは基準電圧ＶＲＥＦ１より大きいので、出力電圧ＶＯＵＴは接地電位ＧＮＤに保持される。

入力電源電圧ＶＣＣが最大となる時刻Ｔ５や、入力電源電圧ＶＣＣの変動が治まる時刻Ｔ６のタイミングでも、分圧電圧ＶＳは基準電圧ＶＲＥＦ１以上であるので、出力電圧ＶＯＵＴは接地電位ＧＮＤに保持される。

上述のように、パワーオンリセット回路１００は、外来ノイズにより入力電源電圧ＶＣＣが変動する時刻Ｔ１〜Ｔ６の間において、基準電圧ＶＲＥＦ２がスイッチ７１の閾値電圧以上に維持される。よって、時刻Ｔ１〜Ｔ６の間、入力電源電圧ＶＣＣの分圧電圧が分圧電圧ＶＳとして出力される。さらに、この分圧電圧ＶＳは基準電圧ＶＲＥＦ１より大きいので、時刻Ｔ１〜Ｔ６の間、出力電圧ＶＯＵＴは接地電位ＧＮＤに保持される。

すなわち、本構成によれば、積分回路６で平滑化された基準電圧ＶＲＥＦ２をスイッチ回路７の制御信号とすることで、スイッチ７１のゲート電圧が閾値電圧以下になることを防止する。これにより、スイッチ回路７はオン状態に維持され、出力電圧ＶＯＵＴを接地電位ＧＮＤに保持する。従って、本構成によれば、外来ノイズにより入力電源電圧ＶＣＣが変動した場合においても、リセット信号を発生させないパワーオンリセット回路を実現することができる。

実施の形態２
次に、実施の形態２にかかるパワーオンリセット回路について説明する。図３は、実施の形態２にかかるパワーオンリセット回路２００のシステム構成を示す回路図である。パワーオンリセット回路２００は、図１に示すパワーオンリセット回路１００と比較して、比較器４ａが比較器４ｂに置き換わっている。比較器４ｂは、比較器４ａと比べて、非反転入力端子が１つ追加されている。追加された非反転入力端子は積分回路６と接続され、基準電圧ＶＲＥＦ２が入力される。その他の構成は、図１に示すパワーオンリセット回路１００と同様であるので、説明を省略する。

次いで、比較器４ｂの構成について説明する。図４は、比較器４ｂの構成を示す回路図である。比較器４ｂは、定電流源４１、定電流源４２、反転入力トランジスタ４３、非反転入力トランジスタ４４、非反転入力トランジスタ４５、カレントミラートランジスタ４６、カレントミラートランジスタ４７及び出力トランジスタ４８を有する。反転入力トランジスタ４３、非反転入力トランジスタ４４及び非反転入力トランジスタ４５は、ＰＭＯＳトランジスタである。カレントミラートランジスタ４６、カレントミラートランジスタ４７及び出力トランジスタ４８は、ＮＭＯＳトランジスタである。

定電流源４１は、一端が入力電源電圧ＶＣＣと接続され、他端は反転入力トランジスタ４３、非反転入力トランジスタ４４及び非反転入力トランジスタ４５のソース端子と接続される。

定電流源４２は、一端が入力電源電圧ＶＣＣと接続され、他端は出力トランジスタ４８のドレイン端子と接続される。定電流源４２と出力トランジスタ４８との接続点の電圧は、出力電圧ＶＯＵＴとして出力される。

反転入力トランジスタ４３のゲート端子は、反転入力端子として、分圧電圧ＶＳが入力される。反転入力トランジスタ４３のドレイン端子には、カレントミラートランジスタ４６のドレイン端子と、カレントミラートランジスタ４６及びカレントミラートランジスタ４７のゲート端子と、に接続される。

非反転入力トランジスタ４４のゲート端子は、非反転入力端子として、基準電圧ＶＲＥＦ１が入力される。非反転入力トランジスタ４４のドレイン端子には、カレントミラートランジスタ４７のドレイン端子と出力トランジスタ４８のゲート端子とが接続される。

非反転入力トランジスタ４５のゲート端子は、反転入力端子として、基準電圧ＶＲＥＦ２が入力される。非反転入力トランジスタ４５のドレイン端子には、カレントミラートランジスタ４７のドレイン端子と出力トランジスタ４８のゲート端子とが接続される。

カレントミラートランジスタ４６、カレントミラートランジスタ４７及び出力トランジスタ４８のソース端子は接地される。

続いて、パワーオンリセット回路２００の動作を、図２を参照しつつ説明する。入力電源電圧ＶＣＣが定常電圧まで立ち上がった状態において、時刻Ｔ１のタイミングから時刻Ｔ２までのタイミングでは、パワーオンリセット回路２００は図１に示すパワーオンリセット回路１００と同様の動作を行う。

入力電源電圧ＶＣＣが最小となる時刻Ｔ３のタイミングでは、基準電圧ＶＲＥＦ２はスイッチ７１の閾値電圧以下にはならないので、分圧電圧ＶＳは入力電源電圧ＶＣＣの分圧電圧となる。このとき、分圧電圧ＶＳは基準電圧ＶＲＥＦ２と同電位まで下がる。

しかし、比較器４ｂの差動入力はＰＭＯＳトランジスタで構成されており、かつ基準電圧ＶＲＥＦ２よりも低い電圧である基準電圧ＶＲＥＦ１が入力されている。従って、時刻Ｔ３のタイミングでは、分圧電圧ＶＳは基準電圧ＶＲＥＦ１より大きくなるので、出力電圧ＶＯＵＴは接地電位ＧＮＤに保持される。これ以降の、時刻Ｔ４〜Ｔ６のタイミングでは、パワーオンリセット回路２００は、図１に示すパワーオンリセット回路１００と同様の動作を行うので説明を省略する。

すなわち、比較器４ｂでは、基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２のいずれか低い方の基準電圧が選択されて、分圧電圧ＶＳと比較される。これにより、入力電源電圧ＶＣＣが最小の場合において、分圧電圧ＶＳは基準電圧ＶＲＥＦ１よりも大きい。従って、本構成によれば、より確実にリセット信号の発生を防止できる、パワーオンリセット回路を実現することができる。

実施の形態３
次に、実施の形態３にかかるパワーオンリセット回路について説明する。図３は、実施の形態３にかかるパワーオンリセット回路３００のシステム構成を示す回路図である。パワーオンリセット回路３００は、図１に示すパワーオンリセット回路１００と比較して、比較器４ａの非反転入力が積分回路６と接続され、基準電圧ＶＲＥＦ２が入力される。また、分圧器３の分圧電圧ＶＳは、コンデンサ８を介して接地される。その他の構成は、図１に示すパワーオンリセット回路１００と同様であるので、説明を省略する。

続いて、パワーオンリセット回路３００の動作を、図２を参照しつつ説明する。入力電源電圧ＶＣＣが定常電圧まで立ち上がった状態において、時刻Ｔ１のタイミングから時刻Ｔ２までのタイミングでは、パワーオンリセット回路３００は図１に示すパワーオンリセット回路１００と同様の動作を行う。

入力電源電圧ＶＣＣが最小となる時刻Ｔ３のタイミングでは、基準電圧ＶＲＥＦ２はスイッチ７１の閾値電圧以下にならず、分圧電圧ＶＳは入力電源電圧ＶＣＣの分圧電圧となる。更に、分圧電圧ＶＳは、コンデンサ８によって平滑化されて、時定数をもって下がるので、基準電圧ＶＲＥＦ２以下にはならない。よって、出力電圧ＶＯＵＴは、接地電位ＧＮＤに保持される。これ以降の、時刻Ｔ４〜Ｔ６のタイミングでは、パワーオンリセット回路２００は、図１に示すパワーオンリセット回路１００と同様の動作を行うので説明を省略する。

すなわち、本構成によれば、図１に示すパワーオンリセット回路１００と同様に、基準電圧ＶＲＥＦ１が積分回路６により平滑化されて、基準電圧ＶＲＥＦ２となる。基準電圧ＶＲＥＦ２は、スイッチ７１の閾値電圧以上に維持されるので、スイッチ回路７はオン状態に維持される。これにより分圧電圧ＶＳは、入力電源電圧ＶＣＣの分圧電圧のまま維持される。分圧電圧ＶＳは、コンデンサ８で平滑化されることにより時定数をもって立ち下がり、基準電圧ＶＲＥＦ２より大きい状態が維持される。よって、出力電圧ＶＯＵＴは、接地電位ＧＮＤに保持される。従って、本構成によれば、図１に示すパワーオンリセット回路１００と同様に、リセット信号の発生を防止できるパワーオンリセット回路を実現することができる。

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、分圧器３、積分回路６及びスイッチ回路７は、同様の機能が実現できるならば、図１、図３及び図５に示す構成に限られるものではない。

また、例えば、図４に示す比較器についても、同様の機能が実現できるならば、図４に示す構成とは異なる構成を有してもよい。

１ 直流電源
２ 基準電圧源
３ 分圧器
４ａ、４ｂ 比較器
５ 抵抗
６ 積分回路
７ スイッチ回路
８ コンデンサ
３１、３２ 抵抗
４１、４２ 定電流源
４３ 反転入力トランジスタ
４４、４５ 非反転入力トランジスタ
４６、４７ カレントミラートランジスタ
４８ 出力トランジスタ
６１ 抵抗
６２ コンデンサ
７１、７３ スイッチ
７２ 抵抗
９１ 直流電源
９２ 基準電圧源
９３ 分圧器
９４ 比較器
９５ 抵抗
９７ スイッチ回路
１００、２００、３００ パワーオンリセット回路
９３１、９３２ 抵抗
９７１ 第１のスイッチ
９７２ 抵抗
９７３ 第２のスイッチ

Claims (7)

1. 電源電圧を変圧して第１の基準電圧を出力する基準電圧源と、
   前記第１の基準電圧を積分して第２の基準電圧を生成する積分回路と、
   前記電源電圧を分圧して生成される分圧電圧と、前記第１の基準電圧または前記第２の基準電圧の少なくともいずれか一方と、を比較してリセット信号を出力する比較器と、を少なくとも備え、
   前記比較器は、
   電源投入後に前記電源電圧が上昇して前記第１の基準電圧に達すると、前記リセット信号として前記電源電圧を出力し、
   その後、前記分圧電圧が前記第１の基準電圧または前記第２の基準電圧のいずれか小さな方と同じ値に達すると前記リセット信号の出力を停止し、
   前記第２の基準電圧は、前記リセット信号の出力が停止された後に前記電源電圧が低下しても、前記積分回路により前記分圧電圧よりも小さな値に保持される、
   パワーオンリセット回路。
2. 前記第２の基準電圧により制御され、前記電源電圧を出力するスイッチ回路と、
   前記電源電圧を分圧して前記分圧電圧を出力する分圧器と、を更に備える、
   請求項１に記載のパワーオンリセット回路。
3. 前記比較器は前記分圧電圧及び前記第１の基準電圧が入力され、
   前記分圧電圧が前記第１の基準電圧よりも小さい場合に前記リセット信号を出力する、
   請求項１又は２に記載のパワーオンリセット回路。
4. 前記比較器は前記分圧電圧、前記第１の基準電圧及び前記第２の基準電圧が入力され、
   前記分圧電圧が前記第１の基準電圧及び前記第２の基準電圧よりもよりも小さい場合に前記リセット信号を出力する、
   請求項１又は２に記載のパワーオンリセット回路。
5. 前記比較器は、
   前記第１の基準電圧が入力される第１の非反転入力端子と、
   前記第２の基準電圧が入力される第２の非反転入力端子と、
   前記分圧電圧が入力される非反転入力端子と、を少なくとも備える、
   請求項４に記載のパワーオンリセット回路。
6. 前記比較器は、前記分圧電圧、前記第１の基準電圧及び前記第２の基準電圧が入力される差動入力回路を備え、
   前記差動入力回路は、
   ゲート端子に前記分圧電圧が入力される第１のＰＭＯＳトランジスタと、
   ゲート端子に前記第１の基準電圧が入力される第２のＰＭＯＳトランジスタと、
   前記第２のＰＭＯＳトランジスタに対して並列に接続され、ゲート端子に前記第２の基準電圧が入力される第３のＰＭＯＳトランジスタと、を少なくとも備える、
   請求項４又は５に記載のパワーオンリセット回路。
7. 前記分圧電圧と接地電位との間に接続されるコンデンサをさらに備え、
   前記比較器は、前記分圧電圧及び前記第２の基準電圧が入力され、
   前記分圧電圧が前記第２の基準電圧よりも小さい場合に前記リセット信号を出力する、
   請求項１に記載のパワーオンリセット回路。

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