JP2009182572A - 電源回路 - Google Patents

Abstract

【課題】アクティブモードとスタンバイモードとの切替えが実行されても、出力電圧の変動が小さい電源回路を提供する。
【解決手段】電源回路は、第１のノードＭ１と出力端子２０との間に接続された第１のトランジスタＮ１と、電圧源１０と第２のノードＭ２との間に接続された第２のトランジスタＮ２と、電圧源１０と第１のノードＭ１との間に接続された第１のスイッチング素子Ｐ１と、第２のノードＭ２と出力端子との間に接続され、ゲートが第１のスイッチング素子Ｐ１のゲートに接続された第２のスイッチング素子Ｐ２と、第１および第２のトランジスタＮ１、Ｎ２のそれぞれのゲートに一定電圧を印加するレギュレータＡとを備え、スタンバイ状態の場合に第１および第２のスイッチング素子は導通し、アクティブ状態の場合に第１および第２のスイッチング素子は非導通となる。
【選択図】図１

Description

本発明は電源回路に係わり、例えば、半導体装置のソースフォロア型電源回路に関する。

従来のソースフォロア型電源回路は、帰還回路によってゲート電位を一定に制御された２つのＭＯＳ（Metal-Oxide Semiconductor）トランジスタを有する。２つのＭＯＳトランジスタのそれぞれの一端は、出力端子に接続されている。一方、２つのＭＯＳトランジスタのうち第１のＭＯＳトランジスタの他端はスイッチング素子を介して電圧源に接続されており、第２のＭＯＳトランジスタの他端は電圧源に直接接続されている。

この電源回路は、アクティブモードにおいて大きな電流を駆動するために２つのＭＯＳトランジスタの両方を導通状態にし、かつ、スイッチング素子をオンにする。一方、スタンバイモードにおいては、２つのＭＯＳトランジスタを導通状態にしたまま、スイッチング素子をオフにする。これによって、第１のＭＯＳトランジスタからの電流は出力端子から断たれ、第２のＭＯＳトランジスタのみが電圧源と出力端子との間を接続する。これにより、消費電流の少ないスタンバイモードにおいて、出力電圧を一定値に維持することができる。

電源電圧をＶＤＤとし、電源回路の出力電圧をＶＯＵＴとし、第１のＭＯＳトランジスタとスイッチング素子との間のノード電圧をＶＮとする。このとき、アクティブモードにおいてＶＮはＶＤＤにほぼ等しく、スタンバイモードにおいてＶＮはＶＯＵＴにほぼ等しい。ＶＮは、第１のＭＯＳトランジスタのゲート絶縁膜を介して第１のＭＯＳトランジスタのゲート電圧ＶＧに容量結合している。このため、ＶＮの変動は、電圧ＶＧ、即ち、帰還回路の出力電圧を変動させる原因となる。

一般に、アクティブモードとスタンバイモードとの切替えは、数ナノ秒以下の間隔で実行されることが多い。従って、ＶＮは、数ナノ秒以下の間隔でＶＤＤとＶＯＵＴとの間を往来する。このＶＮの変動はＶＧに伝達されるため、アクティブモードとスタンバイモードとの切替えによって、一定に維持されるべき帰還回路の出力電圧が数ナノ秒以下の間隔で変動（振動）する。帰還回路の時定数がアクティブモードとスタンバイモードとの切替え周期よりも長い場合、帰還回路の出力電圧は一定時に維持されることができなくなる。

帰還回路の時定数を小さくするために、帰還回路へ供給する電流を大きくすることが考えられる。しかし、帰還回路に数ナノ秒以下の時定数を求めることは現実的ではない。
特開平１１−２１９５８６号公報

アクティブモードとスタンバイモードとの切替えが実行されても、出力電圧の変動が小さい電源回路を提供する。

本発明に係る実施形態に従った電源回路は、電圧源から第１の電圧を受けて第２の電圧を出力端子から出力する電源回路であって、第１のノードと前記出力端子との間に接続された第１のトランジスタと、前記電圧源と第２のノードとの間に接続された第２のトランジスタと、前記電圧源と前記第１のノードとの間に接続された第１のスイッチング素子と、前記第２のノードと前記出力端子との間に接続され、ゲートが前記第１のスイッチング素子のゲートに接続された第２のスイッチング素子と、前記第１および前記第２のトランジスタのそれぞれのゲートに一定電圧を印加するレギュレータとを備え、
当該電源回路がスタンバイ状態の場合に前記第１および前記第２のスイッチング素子は導通し、当該電源回路がアクティブ状態の場合に前記第１および前記第２のスイッチング素子は非導通となることを特徴とする。

本発明による電源回路は、アクティブモードとスタンバイモードとの切替えが実行されても、出力電圧の変動を抑制することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったソースフォロア型電源回路の一例を示す回路図である。本実施形態による電源回路は、例えば、フラッシュメモリなどの半導体メモリに使用される電源回路である。

電源回路は、電圧源１０から第１の電圧としての電源電圧ＶＤＤを受けて、出力端子２０から第２の電圧としての出力電圧ＶＯＵＴを出力する。電源回路は、第１のトランジスタとしてのＮ型ＭＯＳトランジスタＮ１と、第２のトランジスタとしてのＮ型ＭＯＳトランジスタＮ２と、第１のスイッチング素子としてのＰ型ＭＯＳトランジスタＰ１と、第２のスイッチング素子としてのＰ型ＭＯＳトランジスタＰ２と、レギュレータとしての帰還回路Ａとを備えている。

トランジスタＮ１は、第１のノードＭ１と出力端子２０との間に接続されている。トランジスタＮ１のドレインは第１のノードＭ１に接続され、ソースが出力端子２０に接続されている。トランジスタＮ２は、電圧源１０と第２のノードＭ２との間に接続されている。トランジスタＮ２のドレインは電圧源１０に接続されており、ソースは第２のノードＭ２に接続されている。

トランジスタＰ１は、電圧源１０と第１のノードＭ１との間に接続されている。トランジスタＰ１のドレインは第１のノードＭ１に接続され、ソースは電圧源１０に接続されている。トランジスタＰ２は、第２のノードＭ２と出力端子２０との間に接続されている。トランジスタＰ２のドレインは出力端子２０に接続され、そのソースは第２のノードＭ２に接続されている。

換言すると、トランジスタＰ１およびＮ１が電圧源１０と出力端子２０との間にこの順番で直列に接続されており、トランジスタＮ２およびＰ２が電圧源１０と出力端子２０との間にこの順番で直列に接続されている。

帰還回路Ａは、一方の入力端子３０からリファレンス電圧ＶＲＥＦを受け、ゲート電圧ＶＧを出力する。ゲート電圧ＶＧは、帰還回路Ａのもう一方の入力端子５０に正帰還されている。これにより、帰還回路Ａは、ゲート電圧ＶＧをリファレンス電圧ＶＲＥＦに応じた一定電圧に維持しようとする。帰還回路Ａの出力は、トランジスタＮ１およびＮ２のゲートに共通に接続されており、ゲート電圧ＶＧがトランジスタＮ１およびＮ２のゲートに印加される。よって、ゲート電圧ＶＧが一定に維持されている限り、トランジスタＮ１およびＮ２の電流駆動能力は一定に維持される。

スイッチング素子としてのトランジスタＰ１およびＰ２のゲートは、制御端子４０に共通に接続されている。トランジスタＰ１およびＰ２は、制御端子４０の電圧ＶＰＧによってオン／オフ制御される。

この電源回路が組み込まれた半導体装置がアクティブモードである場合、ゲート電圧ＶＰＧが低電圧ＶＳＳ（例えば、接地電圧）になり、トランジスタＰ１およびＰ２はオンになる。一方、半導体装置がスタンバイモードである場合、ゲート電圧ＶＰＧは電源電圧ＶＤＤになり、トランジスタＰ１およびＰ２はオフになる。アクティブモードとは、半導体装置の外部から半導体装置への或るアクセスと次のアクセスとの間の期間が一定間隔未満であり、半導体装置が連続的あるいは断続的に活性化しているモードをいう。スタンバイモードとは、半導体装置への或るアクセスと次のアクセスとの間の期間が一定間隔以上であり、半導体装置が待機しているモードをいう。アクティブモードでは、半導体装置は比較的大きな電流を必要とするため、スイッチング素子としてのトランジスタＰ１およびＰ２がオンする。一方、スタンバイモードでは、半導体装置はあまり電流を必要としないので、トランジスタＰ１およびＰ２はオフになる。しかし、次のアクセスに応じて半導体装置が高速に動作するために、あるいは、動作速度を一定に維持するために、出力電圧ＶＯＵＴを一定に維持する必要がある。

アクティブモードでは、トランジスタＰ１およびＰ２が導通状態となるため、ノードＭ１の電位は電源電圧ＶＤＤになり、ノードＭ２の電位は出力電圧ＶＯＵＴになる。スタンバイモードでは、トランジスタＰ１およびＰ２が非導通状態となるため、ノードＭ１の電位は出力電圧ＶＯＵＴになり、ノードＭ２の電位は電源電圧ＶＤＤになる。

ここで、本実施形態による電源回路は、トランジスタＮ１のゲート−ドレイン間の寄生容量により帰還回路Ａの出力部と第１のノードＭ１とが容量結合されていること、並びに、トランジスタＮ２のソース−ドレイン間の寄生容量により帰還回路Ａの出力部と第２のノードＭ２とが容量結合されていることに注目されたい。アクティブモードからスタンバイモードになった場合、第１のノードＭ１の電位が電源電圧ＶＤＤから出力電圧ＶＯＵＴに低下する。これによって、ゲート電圧ＶＧは、第１のノードＭ１から−Ｂ×（ＶＤＤ−ＶＯＵＴ）だけの電位変動を受ける。

アクティブモードからスタンバイモードになった場合、第２のノードＭ２の電位は出力電圧ＶＯＵＴから電源電圧ＶＤＤに上昇する。これによって、ゲート電圧ＶＧは、第２のノードＭ２からＢ’×（ＶＤＤ−ＶＯＵＴ）だけの電位変動を受ける。Ｂは、トランジスタＮ１のドレイン−ゲート間のカップリング係数（第１のノードＭ１と帰還回路Ａの出力部とのカップリング係数）であり、Ｂ’ は、トランジスタＮ２のソース−ゲート間のカップリング係数（第２のノードＭ２と帰還回路Ａの出力部とのカップリング係数）である。カップリング係数ＢおよびＢ’は、トランジスタＮ１とＮ２との構成（ゲート幅、ゲート長、ゲート絶縁膜の材質および膜厚、ゲート−ドレイン間容量等）が等しく、かつ、トランジスタＰ１とＰ２との上記構成が等しい場合にほぼ一致する。このため、ゲート電圧ＶＧが第１のノードＭ１からから受ける電位変動−Ｂ×（ＶＤＤ−ＶＯＵＴ）とゲート電圧ＶＧが第２のノードＭ２からから受ける電位変動Ｂ’×（ＶＤＤ−ＶＯＵＴ）とは、互いに打ち消しあう。その結果、電源回路は、出力電圧ＶＯＵＴの変動が小さく、安定した出力電圧ＶＯＵＴを生成することができる。換言すると、アクティブモードからスタンバイモードに変化する際、本実施形態による電源回路は、出力電圧ＶＯＵＴに対するノイズを小さくすることができる。

スタンバイモードからアクティブモードになった場合、第１のノードＭ１の電位が出力電圧ＶＯＵＴから電源電圧ＶＤＤに上昇する。これによって、ゲート電圧ＶＧは、第１のノードＭ１からＢ×（ＶＤＤ−ＶＯＵＴ）だけの電位変動を受ける。

スタンバイモードからアクティブモードになった場合、第２のノードＭ２の電位は電源電圧ＶＤＤから出力電圧ＶＯＵＴに低下する。これによって、ゲート電圧ＶＧは、第２のノードＭ２から−Ｂ’×（ＶＤＤ−ＶＯＵＴ）だけの電位変動を受ける。カップリング係数ＢおよびＢ’がほぼ等しい場合、ゲート電圧ＶＧが第１のノードＭ１からから受ける電位変動Ｂ×（ＶＤＤ−ＶＯＵＴ）とゲート電圧ＶＧが第２のノードＭ２からから受ける電位変動−Ｂ’×（ＶＤＤ−ＶＯＵＴ）とは、互いに打ち消しあう。その結果、電源回路は、出力電圧ＶＯＵＴの変動が小さく、安定した出力電圧ＶＯＵＴを生成することができる。換言すると、スタンバイモードからアクティブモードに変化する場合であっても、本実施形態による電源回路は、出力電圧ＶＯＵＴに対するノイズを小さくすることができる。

このように、本実施形態による電源回路は、アクティブモードとスタンバイモードとの切替えが実行されても、出力電圧ＶＯＵＴの変動（ノイズ）を抑制することができる。

本実施形態において、第１および第２のノードＭ１およびＭ２が電源電圧ＶＤＤまたは出力電圧ＶＯＵＴに達する速度がアクティブモードとスタンバイモードとの切替え周期よりも遅いことが懸念される。スタンバイモードからアクティブモードへ変化する場合、スイッチング素子としてのトランジスタＰ１およびＰ２がオンになるため、第１および第２のノードＭ１およびＭ２がそれぞれ電源電圧ＶＤＤおよび出力電圧ＶＯＵＴになる速度はアクティブモードとスタンバイモードとの切替え周期より速い。従って、スタンバイモードからアクティブモードへ変化する場合、上記懸念は問題とならない。

アクティブモードからスタンバイモードへ変化する場合、スイッチング素子としてのトランジスタＰ１およびＰ２がオフになるため、第１のノードＭ１の電位は、ノードＭ１からトランジスタＮ１を介して出力端子２０へのリーク電流によって電源電圧ＶＤＤから出力電圧ＶＯＵＴへ低下する。第２のノードＭ２の電位は、電圧源１０からトランジスタＮ２を介してのＭ２へのリーク電流によって出力電圧ＶＯＵＴから電源電圧ＶＤＤへ上昇する。このため、第１および第２のノードＭ１およびＭ２がそれぞれ出力電圧ＶＯＵＴおよび電源電圧ＶＤＤになる速度は比較的遅い。しかし、第１および第２のノードＭ１およびＭ２の電位変化がともに遅いため、ゲート電圧ＶＧが第１のノードＭ１からから受ける電位変動とゲート電圧ＶＧが第２のノードＭ２からから受ける電位変動とは互いにほぼ打ち消しあうことができる。このため、アクティブモードからスタンバイモードへ変化する場合であっても、上記懸念は、問題とならない。

（第２の実施形態）
図２は、本発明に係る第２の実施形態に従ったソースフォロア型電源回路の一例を示す回路図である。第２の実施形態では、第３のスイッチング素子としてのスイッチＳＷ１が第１のノードＭ１と出力端子２０との間にトランジスタＮ１に対して並列に接続されている。第４のスイッチング素子としてのスイッチＳＷ２が第２のノードＭ１と電圧源１０との間にトランジスタＮ２に対して並列に接続されている。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。

スイッチＳＷ１およびＳＷ２は、上記スタンバイモードにおいて導通状態となり、アクティブモードにおいて非導通状態となる。アクティブモードでは、スイッチＳＷ１およびＳＷ２は非導通状態であるので、アクティブモードにおける電源回路の状態は、上述した第１の実施形態のそれと実質的に同様である。

スタンバイモードにおいてスイッチＳＷ１およびＳＷ２がともに導通状態となると、トランジスタＮ１のソース−ドレイン間、および、トランジスタＮ２のソース−ドレイン間が短絡される。これにより、スタンバイモードにエンターした直後に、第１のノードＭ１はＶＯＵＴに等しくなり、第２のノードＭ２は直後にＶＤＤに等しくなる。

スイッチＳＷ１およびＳＷ２が設けられていない場合、アクティブモードからスタンバイモードへ変化する場合、上述の通り第１および第２のノードＭ１およびＭ２がそれぞれ出力電圧ＶＯＵＴおよび電源電圧ＶＤＤになる速度は比較的遅い。このとき、トランジスタＮ１およびＮ２のゲート電圧ＶＧは等しいため、第１のノードＭ１に対するゲート電圧の相対的な変動と第２のノードＭ２に対するゲート電圧の相対的な変動とが異なる。より詳細には、第１のノードＭ１の電位は電源電圧ＶＤＤから出力電圧ＶＯＵＴに低下するので、トランジスタＮ１にとって、ゲート電圧ＶＧは相対的に上昇する。第２のノードＭ２の電位は出力電圧ＶＯＵＴから電源電圧ＶＤＤに上昇するので、トランジスタＮ２にとって、ゲート電圧ＶＧは相対的に低下する。このため、スイッチＳＷ１およびＳＷ２が設けられていない場合、第１のノードＭ１の電位が電源電圧ＶＤＤから出力電圧ＶＯＵＴに低下する時間と第２のノードＭ２の電位が出力電圧ＶＯＵＴから電源電圧ＶＤＤに上昇する時間とが相違する。その結果、ゲート電圧ＶＧのノイズを打ち消すために時間が掛かってしまう。

第２の実施形態では、アクティブモードからスタンバイモードにエンターした直後に、スイッチＳＷ１およびＳＷ２が、第１のノードＭ１の電位を電源電圧ＶＤＤから出力電圧ＶＯＵＴに低下させ、かつ、第２のノードＭ２の電位を出力電圧ＶＯＵＴから電源電圧ＶＤＤに上昇させる。よって、第１のノードＭ１の電位が電源電圧ＶＤＤから出力電圧ＶＯＵＴに低下する時間と第２のノードＭ２の電位が出力電圧ＶＯＵＴから電源電圧ＶＤＤに上昇する時間とがほぼ等しく、かつ、短い。その結果、ゲート電圧ＶＧのノイズを短時間で打ち消すことができる。

図３は、スイッチＳＷ３およびＳＷ４の一具体例を示す回路図である。図３に示す具体例では、第３のスイッチング素子としてのスイッチＳＷ１がＰ型ＭＯＳトランジスタＰ３によって構成され、第４のスイッチング素子としてのスイッチＳＷ２がＰ型ＭＯＳトランジスタＰ４によって構成されている。トランジスタＰ３は、第１のノードＭ１と出力端子２０との間にトランジスタＮ１に対して並列に接続されている。トランジスタＰ４は、第２のノードＭ１と電圧源１０との間にトランジスタＮ２に対して並列に接続されている。制御端子４０のゲート電位ＶＰＧがインバータＩｎを介してトランジスタＰ３およびＰ４のゲートに共通に入力されている。これにより、トランジスタＰ３およびＰ４は、スタンバイモードにおいて導通状態となり、アクティブモードにおいて非導通状態となる。

トランジスタＰ３およびＰ４の構成（ゲート幅、ゲート長、ゲート絶縁膜の材質および膜厚、ゲート−ドレイン間容量等）は、互いに等しい。また、トランジスタＰ３およびＰ４のサイズ（ゲート幅／ゲート長）は、トランジスタＮ１およびＮ２のサイズ（ゲート幅／ゲート長）に比べて非常に小さく、例えば、トランジスタＰ３およびＰ４のＷ／Ｌ（ゲート幅／ゲート長）は、それぞれトランジスタＮ１およびＮ２のそれの１／１００以下とする。これにより、アクティブモードにおいて、非導通状態のトランジスタＰ３およびＰ４が電源回路に影響を与えないようにする。

図４は、スイッチＳＷ３およびＳＷ４の他の具体例を示す回路図である。図４に示す具体例では、第３のスイッチング素子としてのスイッチＳＷ１がＣＭＯＳ（Complementary MOS）スイッチＣ１によって構成され、第４のスイッチング素子としてのスイッチＳＷ２がＣＭＯＳスイッチＣ２によって構成されている。ＣＭＯＳスイッチＣ１およびＣ２は、それぞれＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを並列に接続した構成を有する。ＣＭＯＳスイッチＣ１は、第１のノードＭ１と出力端子２０との間にトランジスタＮ１に対して並列に接続されている。ＣＭＯＳスイッチＣ２は、第２のノードＭ１と電圧源１０との間にトランジスタＮ２に対して並列に接続されている。制御端子４０のゲート電位ＶＰＧがインバータＩｎを介してＣＭＯＳスイッチＣ１およびＣ２の各Ｐ型ＭＯＳトランジスタのゲートに共通に入力されている。また、制御端子４０のゲート電位ＶＰＧは、非反転状態でＣＭＯＳスイッチＣ１およびＣ２の各Ｎ型ＭＯＳトランジスタのゲートに共通に入力されている。これにより、ＣＭＯＳスイッチＣ１およびＣ２は、スタンバイモードにおいて導通状態となり、アクティブモードにおいて非導通状態となる。

ＣＭＯＳスイッチＣ１およびＣ２の各Ｐ型ＭＯＳトランジスタの構成（ゲート幅、ゲート長、ゲート絶縁膜の材質および膜厚、ゲート−ドレイン間容量等）は、互いに等しい。ＣＭＯＳスイッチＣ１およびＣ２の各Ｎ型ＭＯＳトランジスタの構成（ゲート幅、ゲート長、ゲート絶縁膜の材質および膜厚、ゲート−ドレイン間容量等）も、互いに等しい。

ＣＭＯＳスイッチＣ１のＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのサイズ（ゲート幅／ゲート長）の和（以下、ＣＭＯＳスイッチＣ１のサイズと言う）は、トランジスタＮ１およびＮ２のサイズ（ゲート幅／ゲート長）に比べて非常に小さく、例えば、ＣＭＯＳスイッチＣ１のサイズはトランジスタＮ１のそれの１／１００以下とする。これにより、アクティブモードにおいて、非導通状態のＣＭＯＳスイッチＣ１およびＣ２が電源回路に影響を与えないようにする。

（第３の実施形態）
図５は、本発明に係る第３の実施形態に従ったソースフォロア型電源回路の一例を示す回路図である。第３の実施形態は、共通ノードＮｃと電圧源１０との間に接続されたノイズフィルタＦをさらに備えている。共通ノードＮｃはトランジスタＰ１のソースとトランジスタＮ２のドレインとの間の接続ノードである。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。勿論、図示していないが、第３の実施形態によるノイズフィルタは、第２の実施形態にも適用することができる。

ノードＮｃの電位はトランジスタＮ２のゲート電圧ＶＧに伝達される。よって、ノードＮｃの電位が変動すれば、トランジスタＮ２を介してゲート電圧ＶＧが変動する。これに対処するために、ノイズフィルタＦが外部からの電源電圧ＶＤＤの変動を抑制する。ノイズフィルタＦが電源電圧ＶＤＤの変動を抑制することによって、ノードＮｃの電位およびゲート電圧ＶＧは安定する。

ノイズフィルタＦの具体例を図６〜図８に示す。図６に示すように、ノイズフィルタＦは、共通ノードＮｃと電圧ＶＤＤとの間に接続された抵抗Ｒ１と、共通ノードＮｃとグランドとの間に接続されたキャパシタＣａｐ１とを含むＲＣフィルタでよい。これにより、ノイズフィルタＦは、外部電源ＶＤＤに発生し得るノイズをＲ１の抵抗値とＣａｐ１の容量値との積によって決定される時定数だけ緩和して共通ノードＮｃに伝達する。

図７および図８に示すように、抵抗Ｒ１に代えて、ダイオード接続したＭＯＳトランジスタＤ１およびＤ２を採用してもよい。これにより、ノイズフィルタＦは、上記時定数より短いノイズを除去することができる。第３の実施形態は、その他、第１の実施形態または第２の実施形態の効果を得ることができる。

上記実施形態では、出力電圧ＶＯＵＴを決定するトランジスタＮ１およびＮ２は、Ｎ型ＭＯＳトランジスタとし、外部電源電圧はＶＤＤとしている。しかし、これを全て逆極性にしてもよい。即ち、出力電圧ＶＯＵＴを決定するトランジスタをＰ型ＭＯＳトランジスタとし、第１および第２のスイッチング素子をＮ型ＭＯＳトランジスタとする。このとき、外部電源電圧はグランドとすればよい。この場合、図３に示す第３および第４のスイッチング素子は、Ｎ型ＭＯＳトランジスタで構成すればよい。

また、上記実施形態において、電圧源１０から出力端子２０までの電流経路は、１対（２本）である。しかし、電流経路は、２対（４本）以上であってもよい。この場合には、電流経路に設けるスイッチング素子は、電流経路対にたいして電流経路ごとに図１または図２に倣って設ければよい。

本発明に係る第１の実施形態に従ったソースフォロア型電源回路の一例を示す回路図。 本発明に係る第２の実施形態に従ったソースフォロア型電源回路の一例を示す回路図。 スイッチＳＷ３およびＳＷ４の一具体例を示す回路図。 スイッチＳＷ３およびＳＷ４の他の具体例を示す回路図。 本発明に係る第３の実施形態に従ったソースフォロア型電源回路の一例を示す回路図。 ノイズフィルタＦの具体例を示す回路図。 ノイズフィルタＦの具体例を示す回路図。 ノイズフィルタＦの具体例を示す回路図。

符号の説明

電圧源１０
出力端子２０
入力端子３０
制御端子４０
第１のトランジスタＮ１
第２のトランジスタＮ２
第１のノードＭ１
第２のノードＭ２
第１のスイッチング素子Ｐ１
第２のスイッチング素子Ｐ２
レギュレータＡ

Claims (5)

1. 電圧源から第１の電圧を受けて第２の電圧を出力端子から出力する電源回路であって、
   第１のノードと前記出力端子との間に接続された第１のトランジスタと、
   前記電圧源と第２のノードとの間に接続された第２のトランジスタと、
   前記電圧源と前記第１のノードとの間に接続された第１のスイッチング素子と、
   前記第２のノードと前記出力端子との間に接続され、ゲートが前記第１のスイッチング素子のゲートに接続された第２のスイッチング素子と、
   前記第１および前記第２のトランジスタのそれぞれのゲートに一定電圧を印加するレギュレータとを備え、
   当該電源回路がスタンバイ状態の場合に前記第１および前記第２のスイッチング素子は導通し、当該電源回路がアクティブ状態の場合に前記第１および前記第２のスイッチング素子は非導通となることを特徴とする電源回路。
2. 前記第１および前記第２のトランジスタはＮ型ＭＯＳトランジスタであり、
   前記第１および前記第２のスイッチング素子はＰ型ＭＯＳトランジスタであることを特徴とする請求項１に記載の電源回路。
3. 前記第１のトランジスタに並列に接続された第３のスイッチング素子と、
   前記第２のトランジスタに並列に接続された第４のスイッチング素子とをさらに備え、
   前記第３および前記第４のスイッチング素子は、スタンバイ状態において導通状態となり、アクティブ状態において非導通状態となることを特徴とする請求項１に記載の電源回路。
4. 前記第１および前記第２のトランジスタのそれぞれのゲート幅が同じであることを特徴とする請求項１に記載の電源回路。
5. 前記第２のトランジスタおよび前記第１のスイッチング素子は共通ノードにおいて前記電圧源に接続され、
   前記共通ノードと前記電圧源との間に接続され、前記電圧源からのノイズを除去するノイズフィルタをさらに備えたことを特徴とする請求項１に記載に電源回路。

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