KR20090086038A - 풀다운 회로 및 반도체 장치 - Google Patents

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Abstract

(과제) 면적을 작게 할 수 있는 풀다운 회로를 구비하는 반도체 장치를 제공한다.
(해결 수단) 게이트를 접지 전위에 접속한 디프레션형 NMOS 트랜지스터와, 게이트와 드레인을 디프레션형 NMOS 트랜지스터의 소스와 접속하고 소스를 접지 전위에 접속한 인핸스먼트형 NMOS 트랜지스터로 풀다운 회로를 구성하였다.
디프레션형 NMOS 트랜지스터의 오버드라이브 전압이, 인핸스먼트형 NMOS 트랜지스터의 임계치 전압만큼 낮아져, 디프레션형 NMOS 트랜지스터의 사이즈를 작게 할 수 있다. 따라서, 풀다운 회로의 면적을 작게 할 수 있다.
풀다운 회로, 반도체 장치, 디프레션형 NMOS 트랜지스터, 인핸스먼트형 NMOS 트랜지스터

Description

풀다운 회로 및 반도체 장치{PULLDOWN CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은, 전원 투입시 및 전원 전압 저하시에 소정 회로의 소정 단자를 로우로 고정시키는 풀다운 회로에 관한 것이다.
반도체 장치에는, 전원 투입시 및 전원 전압 저하시에 로우로 고정되어 오동작이 방지될 필요가 있는 내부 노드에 풀다운 회로가 형성되어, 전원 투입시 및 전원 전압 저하시에 풀다운 회로가 내부 노드를 로우로 고정시키는 경우가 있다.
종래의 풀다운 회로를 갖는 반도체 장치에 대해 설명한다. 도 2 는, 종래의 풀다운 회로를 갖는 반도체 장치의 개략 회로도이다.
풀다운 회로 (40) 는 디프레션형 NMOS 트랜지스터 (41) 를 갖는다. 풀다운 회로 (40) 는 단자 (42) 를 갖는다. 디프레션형 NMOS 트랜지스터 (41) 는, 게이트 및 소스가 접지 단자에 접속되고, 드레인이 풀다운 노드 (31) 에 단자 (42) 를 통해 접속된다. 또한, 래치 회로 (20) 에 있어서의 전원 투입 및 전원 전압 저하에 의해, 풀다운 노드 (31) 의 전압이 급격히 높아져 순간적으로 하이가 되지 않도록 하기 위해서, 통상, 풀다운 노드 (31) 와 접지 단자 사이에 용량 (도시 생략) 도 형성된다.
여기서, 전원 투입시 및 전원 전압 저하시에 풀다운 회로 (40) 가 풀다운 노드 (31) (래치 회로 (20) 의 단자 (24)) 를 로우로 고정시킨다. 또한, 디프레션형 NMOS 트랜지스터 (41) 는, 게이트 및 소스가 접지 단자에 접속되어 드레인 전류를 정전류로 하는 특성을 가져, 정전류 회로로서도 사용된다. 이 정전류의 편차 및 온도 특성에 의해, 디프레션형 NMOS 트랜지스터 (41) 의 임계치 전압은 -0.5V ∼ -0.4V 정도로 회로 설계된다 (예를 들어 특허 문헌 1 참조).
또한, 풀다운 회로 (40) 로서 풀다운 노드 (31) 와 접지 단자 사이에, 디프레션형 NMOS 트랜지스터 (41) 가 아니라 고저항 소자 (도시 생략) 가 형성되는 경우도 있다.
[특허 문헌 1] 일본 공개특허공보 2003-332892호 (도 1)
그러나, 디프레션형 NMOS 트랜지스터 (41) 에 의한 소비 전류가 적어지도록 하면, 디프레션형 NMOS 트랜지스터 (41) 의 온 저항의 저항치가 커져, 디프레션형 NMOS 트랜지스터 (41) 의 L 길이가 길어진다. 따라서, 디프레션형 NMOS 트랜지스터 (41) 를 갖는 풀다운 회로 (40) 의 면적이 커지고, 그 만큼, 반도체 장치의 면적도 커진다.
또한, 디프레션형 NMOS 트랜지스터 (41) 가 아니라 고저항 소자가 사용되고, 고저항 소자에 의한 소비 전류가 적어지도록 하면, 고저항 소자의 저항치가 커져, 고저항 소자의 길이가 길어진다. 따라서, 고저항 소자를 갖는 풀다운 회로 (40) 의 면적이 커지고, 그 만큼, 반도체 장치의 면적도 커진다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 면적을 작게 할 수 있는 풀다운 회로를 구비하는 반도체 장치를 제공한다.
본 발명은, 상기 과제를 해결하기 위해서, 전원 투입시 및 전원 전압 저하시에 소정 회로의 소정 단자를 로우로 고정시키는 풀다운 회로를 구비하는 반도체 장치에 있어서, 상기 소정 회로와, 게이트에 접지 전압이 인가되는 디프레션형 NMOS 트랜지스터 및 게이트에 상기 디프레션형 NMOS 트랜지스터의 소스 전압에 기초한 전압이 인가되는 인핸스먼트형 NMOS 트랜지스터를 갖고, 전원 투입시 및 전원 전압 저하시에 상기 소정 단자로부터 상기 디프레션형 NMOS 트랜지스터 및 상기 인핸스 먼트형 NMOS 트랜지스터의 채널을 순서대로 개재시킨 접지 단자까지의 경로에 전류를 흐르게 하여 상기 소정 단자를 로우로 고정시키는 상기 풀다운 회로를 구비하는 것을 특징으로 하는 풀다운 회로를 구비하는 반도체 장치를 제공한다.
본 발명의 풀다운 회로에 의하면, 디프레션형 NMOS 트랜지스터의 오버드라이브 전압이, 인핸스먼트형 NMOS 트랜지스터의 임계치 전압만큼 낮아져, 디프레션형 NMOS 트랜지스터의 사이즈를 작게 할 수 있다. 따라서, 풀다운 회로의 면적을 작게 할 수 있다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
먼저, 풀다운 회로를 갖는 반도체 장치의 구성에 대해 설명한다. 도 1 은, 풀다운 회로를 갖는 반도체 장치의 개략 회로도이다.
반도체 장치는 래치 회로 (20) 및 풀다운 회로 (10) 를 구비한다. 풀다운 회로 (10) 는, 디프레션형 NMOS 트랜지스터 (12) 및 인핸스먼트형 NMOS 트랜지스터 (11) 를 갖는다. 래치 회로 (20) 는 단자 (21 ∼ 24) 를 갖는다. 풀다운 회로 (10) 는 단자 (13) 를 갖는다. 래치 회로 (20) 는, 단자 (24) 가 풀다운 노드 (31) (래치 회로 (20) 의 단자 (24) 의 노드) 에 접속된다. 디프레션형 NMOS 트랜지스터 (12) 는, 게이트가 접지 단자에 접속되고, 소스가 인핸스먼트형 NMOS 트랜지스터 (11) 의 게이트 및 드레인에 접속되고, 드레인이 풀다운 노드 (31) 에 단자 (13) 를 통해 접속된다. 인핸스먼트형 NMOS 트랜지스터 (11) 는, 소스가 접지 단자에 접속된다.
여기서, 래치 회로 (20) 는 일례의 회로로서, 전원 투입시 및 전원 전압 저하시에 로우로 고정되어 오동작이 방지될 필요가 있는 풀다운 노드 (31) 를 갖는 회로이다. 풀다운 회로 (10) 는, 전원 투입시 및 전원 전압 저하시에 풀다운 노드 (31) 를 로우로 고정시킨다. 디프레션형 NMOS 트랜지스터 (12) 의 임계치 전압의 절대치는, 인핸스먼트형 NMOS 트랜지스터 (11) 의 임계치 전압의 절대치보다 높다. 따라서, 풀다운 노드 (31) 와 인핸스먼트형 NM0S 트랜지스터 (11) 의 드레인 사이의 온 저항이 작아지고, 인핸스먼트형 NMOS 트랜지스터 (11) 의 게이트 용량의 풀다운 노드 (31) 에 대한 효과가 커진다. 인핸스먼트형 NMOS 트랜지스터 (11) 의 게이트 용량은, 래치 회로 (20) 에 있어서의 전원 투입 및 전원 전압 저하에 의해 풀다운 노드 (31) 의 전압이 급격히 높아져 순간적으로 하이가 되지 않도록 기능한다.
다음으로, 반도체 장치의 동작에 대해 설명한다.
전원이 투입되어, 풀다운 노드 (31) 의 전압이 급격히 높아지는 경우가 있다. 또한, 전원 전압이 낮아져, 래치 회로 (20) 의 동작이 불안정해 지고, 풀다운 노드 (31) 의 전압이 부정 (不定) 해져 하이가 되는 경우가 있다. 그러면, 인핸스먼트형 NMOS 트랜지스터 (11) 의 게이트 전압 및 드레인 전압도 급격히 높아져, 인핸스먼트형 NMOS 트랜지스터 (11) 의 게이트·소스간 전압이 인핸스먼트형 NMOS 트랜지스터 (11) 의 임계치 전압 이상이 되면, 인핸스먼트형 NMOS 트랜지스터 (11) 는 온된다. 디프레션형 NMOS 트랜지스터 (12) 는 온되어 있고, 디프 레션형 NMOS 트랜지스터 (12) 및 인핸스먼트형 NMOS 트랜지스터 (11) 가 온되기 때문에, 풀다운 노드 (31) 로부터 디프레션형 NMOS 트랜지스터 (12) 및 인핸스먼트형 NMOS 트랜지스터 (11) 의 채널을 순서대로 개재시킨 접지 단자까지의 풀다운 경로에 풀다운 전류가 흘러, 풀다운 노드 (31) 는 로우로 고정된다.
다음으로, 디프레션형 NMOS 트랜지스터 (12) 와 인핸스먼트형 NMOS 트랜지스터 (11) 의 구체적인 예에 대해 설명한다.
여기서, 종래의 디프레션형 NMOS 트랜지스터 (41) 및 디프레션형 NMOS 트랜지스터 (12) 의 임계치 전압은 -0.4V 인 것으로 하고, 인핸스먼트형 NMOS 트랜지스터 (11) 의 임계치 전압은 0.2V 인 것으로 한다.
종래의 디프레션형 NMOS 트랜지스터 (41) 만의 풀다운 회로 (40) 에 있어서, 디프레션형 NMOS 트랜지스터 (41) 에 있어서의 게이트 전압 (0V) 에서 임계치 전압 (-0.4V) 을 감산한 값 (오버드라이브 전압치) 은 0.4V 이고, 디프레션형 NMOS 트랜지스터 (12) 의 W 길이가 2㎛ 이고 L 길이가 100㎛ 이면, 원하는 풀다운 전류가 흐르는 것으로 한다.
디프레션형 NMOS 트랜지스터 (12) 및 인핸스먼트형 NMOS 트랜지스터 (11) 에 의한 풀다운 회로 (10) 에 있어서, 디프레션형 NMOS 트랜지스터 (12) 의 W 길이가 5㎛ 정도이고 L 길이가 1㎛ 정도이면, 디프레션형 NMOS 트랜지스터 (12) 가 인핸스먼트형 NMOS 트랜지스터 (11) 의 게이트 및 드레인에 0.4V 정도를 공급할 수 있다. 그러면, 인핸스먼트형 NMOS 트랜지스터 (11) 에 있어서의 게이트 전압 (0.4V) 에서 임계치 전압 (0.2V) 을 감산한 값 (오버드라이브 전압치) 이 0.2V 가 되고, 인핸스먼트형 NMOS 트랜지스터 (11) 의 W 길이가 2㎛ 이고 L 길이가 50㎛ 정도이면, 원하는 풀다운 전류가 흐르게 된다.
따라서, 디프레션형 NMOS 트랜지스터 (12) 의 W 길이는 5㎛ 정도이고 L 길이는 1㎛ 정도이기 때문에, 반도체 장치에 있어서의 디프레션형 NMOS 트랜지스터 (12) 의 면적은 작다. 또한, 인핸스먼트형 NMOS 트랜지스터 (11) 의 L 길이는 50㎛ 정도이고 종래의 디프레션형 NMOS 트랜지스터 (41) 의 L 길이는 100㎛ 이기 때문에, 인핸스먼트형 NMOS 트랜지스터 (11) 는 종래의 디프레션형 NMOS 트랜지스터 (41) 보다 약 절반의 면적이 된다.
이와 같이 하면, 인핸스먼트형 NMOS 트랜지스터 (11) 의 오버드라이브 전압이 낮아지고, 그 만큼, 인핸스먼트형 NMOS 트랜지스터 (11) 는 드라이브 능력이 높게 회로 설계되어, 인핸스먼트형 NMOS 트랜지스터 (11) 의 L 길이가 짧아지기 때문에, 풀다운 회로 (10) 의 디프레션형 NMOS 트랜지스터 (12) 와 인핸스먼트형 NMOS 트랜지스터 (11) 의 합계 면적이 종래의 디프레션형 NMOS 트랜지스터 (41) 만의 풀다운 회로 (40) 의 면적보다 작아진다. 따라서, 그 만큼, 반도체 장치의 면적도 작아진다.
또한, 종래의 디프레션형 NMOS 트랜지스터 (41) 만의 풀다운 회로 (40) 나 종래의 고저항 소자만의 풀다운 회로에서는, 래치 회로에 있어서의 전원 투입 및 전원 전압 저하에 의해, 풀다운 노드의 전압이 급격히 높아져 순간적으로 하이가 되지 않도록 하기 위해서, 풀다운 노드와 접지 단자 사이에 용량도 형성된다. 따라서, 그 용량만큼, 풀다운 회로의 면적이 커져, 반도체 장치의 면적도 커진다. 그러나, 디프레션형 NMOS 트랜지스터 (12) 및 인핸스먼트형 NMOS 트랜지스터 (11) 에 의한 풀다운 회로 (10) 에서는, 풀다운 노드 (31) 와 접지 단자 사이에 인핸스먼트형 NMOS 트랜지스터 (11) 의 게이트 용량이 기생 용량으로서 존재하기 때문에, 풀다운 노드 (31) 와 접지 단자 사이에 용량이 형성될 필요는 없다. 따라서, 그 만큼, 풀다운 회로 (10) 의 면적이 커지지 않아, 반도체 장치의 면적도 커지지 않는다.
또한, 고저항 소자는, 저항치에 편차를 가져, 반도체 장치의 여러 회로에서 사용되기 때문에, 낮은 시트 저항치를 갖도록 설계된다. 그러면, 종래의 고저항 소자만의 풀다운 회로에서는, 고저항 소자에 의한 소비 전류가 적어지도록 하면, 고저항 소자의 저항치가 커지고, 시트 저항치가 낮기 때문에, 고저항 소자의 길이가 보다 길어진다. 따라서, 고저항 소자를 갖는 풀다운 회로의 면적이 커지고, 그 만큼, 반도체 장치의 면적도 커진다. 그러나, 디프레션형 NMOS 트랜지스터 (12) 및 인핸스먼트형 NMOS 트랜지스터 (11) 에 의한 풀다운 회로 (10) 에서는, 고저항 소자는 사용되지 않고, 전술한 바와 같이, 풀다운 회로 (10) 의 면적이 작아져, 반도체 장치의 면적도 작아진다.
또한, 풀다운 노드 (31) 로부터 접지 단자에 풀다운 회로 (10) 를 통해 흐르는 전류의 경로에 저항 소자 (도시 생략) 나 저항 소자와 같이 기능하는 소자 (도시 생략) 가 형성됨으로써, 풀다운 회로 (10) 의 면적이 작아져 반도체 장치의 면적도 작아지도록 해도 된다.
도 1 은, 풀다운 회로를 갖는 반도체 장치의 개략 회로도.
도 2 는, 종래의 풀다운 회로를 갖는 반도체 장치의 개략 회로도.
*도면의 주요 부분에 대한 부호의 설명
10 : 풀다운 회로
20 : 래치 회로

Claims (4)

  1. 전원 투입시 또는 전원 전압 저하시에 소정 회로의 소정 단자를 로우로 고정시키는 풀다운 회로로서,
    드레인이 상기 소정 단자에 접속되고, 게이트에 접지 전압이 인가되는 디프레션형 NMOS 트랜지스터와,
    게이트 및 드레인에 상기 디프레션형 NMOS 트랜지스터의 소스가 접속되고, 소스가 접지 전압에 접속되어, 상기 디프레션형 NMOS 트랜지스터의 오버드라이브 전압을 작게 하는 인핸스먼트형 NMOS 트랜지스터를 구비한, 풀다운 회로.
  2. 제 1 항에 있어서,
    상기 디프레션형 NMOS 트랜지스터는, 상기 인핸스먼트형 NMOS 트랜지스터보다 높은 드라이브 능력을 갖는 것을 특징으로 하는 풀다운 회로.
  3. 제 1 항에 있어서,
    상기 디프레션형 NMOS 트랜지스터는, 상기 인핸스먼트형 NMOS 트랜지스터보다 높은 임계치 전압의 절대치를 갖는 것을 특징으로 하는 풀다운 회로.
  4. 소정 단자를 갖는 소정 회로와,
    상기 소정 단자와 접지 전위 사이에 형성되고, 전원 투입시 또는 전원 전압 저하시에 상기 소정 단자를 로우로 고정시키는 제 1 항에 기재된 풀다운 회로를 구비한, 반도체 장치.
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