KR20080098881A - 캐스코드 구조의 증폭회로 - Google Patents

Abstract

본 발명은 휴대폰 등의 증폭 회로에서, 전원 전압의 크기에 따라 내부 트랜지스터에 흐르는 전류를 조절할 수 있는 캐스코드 구조의 증폭회로에 관한 것으로,

본 발명에 따른 캐스코드 구조의 증폭회로는, 전원전압(VDD)단 및 출력신호(RFout)단에 연결되어, 제어전압(VC)에 따라 내부 저항이 가변되어, 상기 전원전압(VDD)에서 접지로 흐르는 전류를 조절하는 가변 저항부(100); 상기 가변 저항부(100)와 접지 사이에 연결되고, 입력신호(RFin)를 증폭하는 증폭부(200); 상기 출력신호(RFout)단과 접지 사이에 연결된 커패시터(C10); 및 상기 전원전압(VDD)의 크기에 따라 상기 제어전압(VC)을 생성하는 저항 가변 제어부(300)를 포함한다.

증폭, 가변 저항, 전류, 캐스코드

Description

캐스코드 구조의 증폭회로{AMPLIFYING CIRCUIT OF CASCODE STRUCTURE}

도 1의 (a),(b)는 종래 증폭회로의 구성도.

도 2는 본 발명에 따른 캐스코드 구조의 증폭회로의 일실시예의 구성도.

도 3은 도 2의 저항 가변 제어부에서의 전원전압-제어전압의 관계 그래프.

도 4는 도 2의 가변 저항부 및 증폭부의 일실시형태도.

도 5는 본 발명의 저항 가변 제어부의 구성도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 가변 저항부 200 : 증폭부

300 : 저항 가변 제어부 VDD : 전원전압

VC : 제어전압 RFin : 입력신호

RFout : 출력신호 C10 : 커패시터

L10 : 코일

본 발명은 휴대폰 등에 적용될 수 있는 캐스코드 구조의 증폭회로에 관한 것으로, 특히 휴대폰 등의 증폭 회로에서, 전원 전압의 크기에 따라 내부 트랜지스터에 흐르는 전류를 조절하도록 함으로써, 고전압에 의해 트랜지스터 등의 내부 소자가 파괴되는 것을 방지할 수 있고, 이에 따라 고주파 회로의 신뢰성을 향상시킬 수 있는 캐스코드 구조의 증폭회로에 관한 것이다.

최근의 추세는, 동작 주파수를 높여 고주파 소자로 이루어지는 고주파 회로의 집적도를 점차 높이는 반면, 고주파 회로의 생산 단가를 점점 더 낮추려는 방향으로 기술의 연구 및 개발이 이루어지고 있다.

또한, 고 집적화를 가능하게 하는 공정 기술의 발달로 인하여, 보다 낮은 전원 전압을 사용할 수 있는 저전력 소모 특성을 가지는 고주파 회로를 구현할 수 있게 되었다.

그런데, 이러한 공정 기술의 발달에 인해, 고주파 소자는 보다 낮은 항복 전압 특성을 가지게 되어, 이에 따라 점점 더 회로의 신뢰성을 취약하게 하는 단점이 있다.

한편, 무선 통신 시스템용에서 사용되는 고주파 전력 증폭기의 경우는, 큰 출력 전력을 얻기 위하여 회로 내에서 발생하는 고주파 신호의 최고 전압은 이론적으로 전원 전압의 3배 이상이 되어야 하는데, 이러한 높은 전압은 회로내의 능동 소자의 신뢰성을 더욱 더 약화시킬 수 있다.

또한, 통상 단말기용 배터리의 전원 전압은 3.3V 정도이지만, 배터리의 충전 직후의 전원 전압은 최고 4.2V 정도 되므로, 상용화를 위한 고주파 전력 증폭기는 4.2V의 전원 전압 조건에서도 신뢰성을 지녀야 한다.

이러한 신뢰성의 확보하기 위한 종래 증폭회로중의 하나를 도 1을 참조하여 설명한다.

도 1을 참조하면, 종래의 증폭회로는, 전원전압(VDD)에 연결된 일단을 갖는 코일(L1)과, 상기 코일(L1)의 타단 및 출력신호(RFout)단에 연결된 컬렉터와 게이트 전압단에 연결된 게이트를 갖는 제1 트랜지스터(M1)와, 상기 제1 트랜지스터(M1)의 소오스에 연결된 컬렉터와 접지에 연결된 소오스와 입력신호(RFin)단에 연결된 게이트를 갖는 제2 트랜지스터(M2)와, 상기 제1 트랜지스터(M1)의 컬렉터와 접지 사이에 연결된 커패시터(C1)를 포함한다.

이때, 상기 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는, 집적 회로의 설계에 가장 흔히 사용되는 NMOS 트랜지스터로 이루어질 수 있다.

도 1에 도시된 증폭회로가, 전원전압(VDD)의 3배정도 높은 출력전압을 갖는다고 하면, 상기 전원 전압(VDD)이 3V인 경우, 상기 제1 트랜지스터(M1)의 컬렉터에 연결된 출력신호단에는 대략 9V가 되므로, 상기 제1 트랜지스터 및 제2 트랜지스터가 턴온된 상태에서는 제1 및 제2 트랜지스터에 각각 4.5V 정도 걸리게 된다.

그런데, 0.18μm NMOS 트랜지스터의 경우, 드레인과 소스 사이의 항복 전압 은 대략 5V정도이므로 4.5V 정도는 견딜 수 있다.

그러나, 상기 배터리 충전 직후의 전원 전압은 4.2V가 되는 경우에는, 출력전압이 12V 이상이 될 수 있고, 이 경우에는 각 트랜지스터에 6V 정도가 걸려, 각 트랜지스터의 항복 전압보다 높게 되어, 트랜지스터가 파괴되는 문제점이 있다.

본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 그 목적은, 휴대폰 등의 증폭 회로에서, 전원 전압의 크기에 따라 내부 트랜지스터에 흐르는 전류를 조절하도록 함으로써, 고전압에 의해 트랜지스터 등의 내부 소자가 파괴되는 것을 방지할 수 있고, 이에 따라 고주파 회로의 신뢰성을 향상시킬 수 있는 캐스코드 구조의 증폭회로를 제공하는데 있다.

상기한 본 발명의 목적을 달성하기 위해서, 본 발명에 따른 캐스코드 구조의 증폭회로는, 전원전압단 및 출력신호단에 연결되어, 제어전압에 따라 내부 저항이 가변되어, 상기 전원전압에서 접지로 흐르는 전류를 조절하는 가변 저항부; 상기 가변 저항부와 접지 사이에 연결되고, 입력신호를 증폭하는 증폭부; 상기 출력신호단과 접지 사이에 연결된 커패시터; 및 상기 전원전압의 크기에 따라 상기 제어전압을 생성하는 저항 가변 제어부를 포함하는 것을 특징으로 한다.

상기 캐스코드 구조의 증폭회로는, 상기 전원전압단과 상기 가변 저항부간의 전원공급 경로상에 연결된 코일을 더 포함하는 것을 특징으로 한다.

상기 저항 가변 제어부는, 상기 전원전압과 기설정 기준전압과의 차전압의 크기에 설정된 크기를 갖는 제어전압을 생성하는 것을 특징으로 한다.

상기 가변 저항부는, 상기 전원전압단과 상기 증폭부에 각각 연결된 드레인 및 소오스와, 상기 제어전압에 연결된 게이트를 갖는 N-MOS 트랜지스터로 이루어진 것을 특징으로 한다.

상기 저항 가변 제어부는, 상기 전원전압과 기설정 기준전압과의 차전압의 크기에 반비례하는 설정된 크기를 갖는 제어전압을 생성하는 것을 특징으로 한다.

상기 증폭부는, 상기 가변 저항부와 접지에 각각 연결된 드레인 및 소오스와, 상기 입력신호에 연결된 게이트를 갖는 N-MOS 트랜지스터로 이루어진 것을 특징으로 한다.

상기 증폭부는, 서로 병렬로 연결된 복수의 증폭 트랜지스터를 포함하는 것을 특징으로 한다.

상기 가변 저항부는, 상기 복수의 증폭 트랜지스터의 각각과 상기 전원전압단 사이에 연결되어, 상기 저항 가변 제어부의 제어전압에 따른 내부 저항을 갖는 복수의 트랜지스터를 포함하는 것을 특징으로 한다.

상기 저항 가변 제어부는, 상기 전원전압을 검출하는 전압 검출부; 및 상기 전압 검출부의 검출전압의 크기에 따라 기설정된 크기를 갖는 제어전압을 생성하는 제어전압 생성부를 포함하는 것을 특징으로 한다.

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

본 발명은 설명되는 실시예에 한정되지 않으며, 본 발명의 실시예는 본 발명의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.

도 2는 본 발명에 따른 캐스코드 구조의 증폭회로의 일실시예의 구성도이다.

도 2를 참조하면, 본 발명에 따른 캐스코드 구조의 증폭회로는, 전원전압(VDD)단 및 출력신호(RFout)단에 연결되어, 제어전압(VC)에 따라 내부 저항이 가변되어, 상기 전원전압(VDD)에서 접지로 흐르는 전류를 조절하는 가변 저항부(100)와, 상기 가변 저항부(100)와 접지 사이에 연결되고, 입력신호(RFin)를 증폭하는 증폭부(200)와, 상기 출력신호(RFout)단과 접지 사이에 연결된 커패시터(C10)와, 상기 전원전압(VDD)의 크기에 따라 상기 제어전압(VC)을 생성하는 저항 가변 제어부(300)를 포함한다.

또한, 상기 캐스코드 구조의 증폭회로는, 상기 전원전압(VDD)단과 상기 가변 저항부(100)간의 전원공급 경로상에 연결된 코일(L10)을 포함할 수 있다.

상기 저항 가변 제어부(300)는, 상기 전원전압(VDD)과 기설정 기준전압과의 차전압의 크기에 설정된 크기를 갖는 제어전압(VC)을 생성할 수 있다.

이때, 상기 캐스코드 구조의 증폭회로가 휴대폰 등의 이동 통신 단말기에 적용되는 경우, 상기 전원전압(VDD)은 배터리로부터 공급되는 전압으로써 대략 2.7V 내지 4.3V 범위의 크기를 갖는다.

도 3은 도 2의 저항 가변 제어부에서의 전원전압-제어전압의 관계 그래프이다.

도 2 및 도 3을 참조하면, 상기 저항 가변 제어부(300)는, 상기 전원전압(VDD)과 기설정 기준전압과의 차전압의 크기에 반비례하는 설정된 크기를 갖는 제어전압(VC)을 생성할 수 있다.

도 3에서는, 상기 전원전압(VDD)이 VDD1,VDD2 및 VDD3으로 낮아지는 경우, 상기 제어전압(VC)은 VC1,VC2 및 VC3으로 높아지는 것을 알 수 있고, 이와 반대로, 상기 전원전압(VDD)이 VDD3,VDD2 및 VDD1로 높아지는 경우, 상기 제어전압(VC)은 VC3,VC2 및 VC1로 낮아지는 것을 알 수 있다.

도 2에서, 상기 가변 저항부(100)는, 상기 전원전압(VDD)단과 상기 증폭부(200)에 각각 연결된 드레인 및 소오스와, 상기 제어전압(VC)에 연결된 게이트를 갖는 N-MOS 트랜지스터(M10)로 이루어질 수 있다.

이때, 상기 증폭부(200)는, 상기 가변 저항부(100)와 접지에 각각 연결된 드레인 및 소오스와, 상기 입력신호(RFin)에 연결된 게이트를 갖는 N-MOS 트랜지스 터(M20)로 이루어질 수 있다.

도 4는 도 2의 가변 저항부 및 증폭부의 일실시형태도이다.

도 4를 참조하면, 상기 증폭부(200)는, 충분한 이득을 얻기 위해, 서로 병렬로 연결된 복수의 증폭 트랜지스터(M20-1~M20-n)를 포함할 수 있다.

이때, 상기 가변 저항부(100)는, 상기 복수의 증폭 트랜지스터의 각각과 상기 전원전압단 사이에 연결되어, 상기 저항 가변 제어부(300)의 제어전압에 따른 내부 저항을 갖는 복수의 트랜지스터(M10-1~M10-n)를 포함할 수 있다.

도 5는 본 발명의 저항 가변 제어부의 구성도이다.

도 5를 참조하면, 상기 저항 가변 제어부(300)는, 상기 전원전압(VDD)을 검출하는 전압 검출부(310)와, 상기 전압 검출부(310)의 검출전압(VD)의 크기에 따라 기설정된 크기를 갖는 제어전압을 생성하는 제어전압 생성부(320)를 포함할 수 있다.

이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.

도 2 내지 도 5를 참조하여 본 발명에 따른 캐스코드 구조의 증폭회로에 대해 설명하면, 먼저 도 2에 도시한 바와 같이, 본 발명의 캐스코드 구조의 증폭회로의 전원전압(VDD)은 대략 2.7V 내지 4.3V 범위내의 어떤 전압 크기로 공급되며, 또 한 코일(L10)을 통해서 보다 깨끗한 직류성분의 전원전압이 공급될 수 있다.

본 발명의 증폭부(200)는 입력신호(RFin)를 증폭하여 출력신호(RFout)를 출력한다. 이때, 본 발명의 가변 저항부(100)는 제어전압(VC)에 따라 상기 증폭부(200)로 흐르는 전류를 조절한다.

상기 저항 가변 제어부(300)는, 상기 전원전압(VDD)의 크기에 따라 상기 제어전압(VC)을 생성한다.

구체적으로는, 도 2에 도시한 바와 같이, 상기 가변 저항부(100)는 N-MOS 트랜지스터(M10)로 이루어지고, 상기 증폭부(200)는 N-MOS 트랜지스터(M20)로 이루어지는 경우, 이때, 상기 전원전압(VDD)이 3V이고, 출력신호(RFout)의 전압이 9V라고 하면, 상기 증폭부(200)가 정상적으로 동작하는 정상 상태에서, 상기 9V의 출력 전압은 상기 가변 저장부(100)와 상기 증폭부(200)에 각각 4.5V 정도로 분압되며, 상기 가변 저장부(100)와 증폭부(200)가 각각 N-MOS 트랜지스터(M10,M20)로 이루어지는 경우에도, 각 트랜지스터의 내압은 대략 5V 정도이므로, 상기 출력전압에 의한 전압을 견딜 수 있다.

즉, 상기 저항 가변 제어부(300)는, 상기 전원전압(VDD)의 크기에 따라 상기 제어전압(VC)을 생성하는데, 전술한 정상상태에서, 상기 가변 저장부(100)와 증폭부(200)의 각 N-MOS 트랜지스터(M10,M20)가 견딜 수 있는 전류가 흐르도록 설정되어 있다.

도 2 및 도 3을 참조하여 상기 저항 가변 제어부(300)에 대해 설명한다.

도 2를 참조하면, 상기 저항 가변 제어부(300)는, 상기 전원전압(VDD)과 기설정 기준전압과의 차전압의 크기에 반비례하는 설정된 크기를 갖는 제어전압(VC)을 생성할 수 있다.

예를 들어, 도 3에 도시한 바와같이, 상기 전원전압(VDD)이 VDD1,VDD2 및 VDD3으로 낮아지는 경우, 상기 제어전압(VC)은 VC1,VC2 및 VC3으로 높아지는 것을 알 수 있고, 이와 반대로, 상기 전원전압(VDD)이 VDD3,VDD2 및 VDD1로 높아지는 경우, 상기 제어전압(VC)은 VC3,VC2 및 VC1로 낮아지는 것을 알 수 있다.

한편, 도 4를 참조하면, 상기 증폭부(200)는, 출력신호에 대해 충분한 이득을 필요로 하는 경우에는, 서로 병렬로 연결된 복수의 증폭 트랜지스터(M20-1~M20-n)로 이루어질 수 있으며, 이때 상기 증폭부(200)는 복수의 증폭 트랜지스터(M20-1~M20-n)에 의해 높은 이득으로 입력신호(RFin)를 증폭할 수 있다.

이러한 증폭부(200)의 구조에 따라, 상기 가변 저항부(100)는, 상기 복수의 증폭 트랜지스터의 각각과 상기 전원전압단 사이에 연결되어, 상기 저항 가변 제어부(300)의 제어전압에 따른 내부 저항을 갖는 복수의 트랜지스터(M10-1~M10-n)로 이루어질 수 있다.

또한, 도 5에 도시한 바와 같이, 상기 저항 가변 제어부(300)는 전압 검출부(310)와 제어전압 생성부(320)를 포함할 수 있고, 상기 전압 검출부(310)는, 상 기 전원전압(VDD)을 분압하여 감시에 적절한 크기의 전압(VD)을 검출하고, 상기 검출전압(VD)을 상기 제어전압 생성부(320)에 출력한다.

상기 제어전압 생성부(320)는, 상기 전압 검출부(310)의 검출전압(VD)의 크기에 따라 기설정된 크기를 갖는 제어전압(VC)을 생성하여 출력한다.

여기서, 상기 검출전압(VD)의 크기에 따라 도 3에 도시한 바와같이 상기 제어전압(VC)을 생성하며, 구체적인 구현은 서로 검출전압(VD)과 제어전압(VC)이 매칭되어 있는 룩업 테이블을 이용하거나, 수학식을 이용하거나 회로적으로 구현될 수 있으며, 이러한 구현은 당업자에게 자명한 사항이므로 더 구체적인 설명을 생략한다.

다른 한편, 본 발명의 전원전압(VDD)이 증가하여, 출력신호의 전압이 9V 이상으로 상승하는 경우에도, 본 발명의 저항 가변 제어부(300)에 의해 상기 가변 저항부(100) 및 증폭부(200)에 흐르는 전류가 상기 가변 저항부(100) 및 증폭부(200)의 내부 소자가 견딜 수 있는 전류 범위내로 적절히 조절되므로 트랜지스터 등의 내부 소자가 파괴되지 않는다.

뿐만 아니라, 절전모드나 입력신호가 없어, 상기 증폭부(200)가 동작하지 않는 경우에도, 상기 출력신호의 높은 전압에 의해 상기 가변 저항부(100)에 높은 전류가 흐르지 않도록, 상기 저항 가변 제어부(300)가 상기 가변 저항부(100) 및 증폭부(200)에 흐르는 전류를 상기 가변 저항부(100) 및 증폭부(200)의 내부 소자가 견딜 수 있는 전류 범위내로 적절히 조절하므로, 상기 가변 저항부(100) 및 증폭부(200)의 트랜지스터 등의 내부 소자가 파괴되지 않는다.

상술한 바와 같은 본 발명에 따르면, 휴대폰 등의 증폭 회로에서, 전원 전압의 크기에 따라 내부 트랜지스터에 흐르는 전류를 조절하도록 함으로써, 고전압에 의해 트랜지스터 등의 내부 소자가 파괴되는 것을 방지할 수 있고, 이에 따라 고주파 회로의 신뢰성을 향상시킬 수 있는 효과가 있다.

즉, 고주파 증폭회로의 신뢰성을 향상시킬 수 있고, 이러한 증폭회로는 여러 개의 캐스코드(Cascode) 구조를 병렬로 형성될 수 있고, 과도한 전원 전압이 인가되었을 경우, 회로내의 전류를 감소시켜 회로내의 과도한 전압 강하를 방지할 수 있으며, 여러 개의 캐스코드 구조중의 일부를 점멸시킬 수 있고, 이에 따라 증폭 트랜지스터의 파괴를 방지하여 고주파 회로의 신뢰성을 향상시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 특허청구범위에 의해 한정되며, 본 발명의 장치는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백하다.

Claims (9)

1. 전원전압단 및 출력신호단에 연결되어, 제어전압에 따라 내부 저항이 가변되어, 상기 전원전압에서 접지로 흐르는 전류를 조절하는 가변 저항부;

   상기 가변 저항부와 접지 사이에 연결되고, 입력신호를 증폭하는 증폭부;

   상기 출력신호단과 접지 사이에 연결된 커패시터; 및

   상기 전원전압의 크기에 따라 상기 제어전압을 생성하는 저항 가변 제어부

   을 포함하는 것을 특징으로 하는 캐스코드 구조의 증폭회로.
2. 제1항에 있어서, 상기 캐스코드 구조의 증폭회로는,

   상기 전원전압단과 상기 가변 저항부간의 전원공급 경로상에 연결된 코일을 더 포함하는 것을 특징으로 하는 캐스코드 구조의 증폭회로.
3. 제1항에 있어서, 상기 저항 가변 제어부는,

   상기 전원전압과 기설정 기준전압과의 차전압의 크기에 설정된 크기를 갖는 제어전압을 생성하는 것을 특징으로 하는 캐스코드 구조의 증폭회로.
4. 제1항에 있어서, 상기 가변 저항부는,

   상기 전원전압단과 상기 증폭부에 각각 연결된 드레인 및 소오스와, 상기 제어전압에 연결된 게이트를 갖는 N-MOS 트랜지스터로 이루어진 것을 특징으로 하는 캐스코드 구조의 증폭회로.
5. 제4항에 있어서, 상기 저항 가변 제어부는,

   상기 전원전압과 기설정 기준전압과의 차전압의 크기에 반비례하는 설정된 크기를 갖는 제어전압을 생성하는 것을 특징으로 하는 캐스코드 구조의 증폭회로.
6. 제4항에 있어서, 상기 증폭부는,

   상기 가변 저항부와 접지에 각각 연결된 드레인 및 소오스와, 상기 입력신호에 연결된 게이트를 갖는 N-MOS 트랜지스터로 이루어진 것을 특징으로 하는 캐스코드 구조의 증폭회로.
7. 제1항에 있어서, 상기 증폭부는

   서로 병렬로 연결된 복수의 증폭 트랜지스터를 포함하는 것을 특징으로 하는 캐스코드 구조의 증폭회로.
8. 제6항에 있어서, 상기 가변 저항부는,

   상기 복수의 증폭 트랜지스터의 각각과 상기 전원전압단 사이에 연결되어, 상기 저항 가변 제어부의 제어전압에 따른 내부 저항을 갖는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 캐스코드 구조의 증폭회로.
9. 제1항에 있어서, 상기 저항 가변 제어부는,

   상기 전원전압을 검출하는 전압 검출부; 및

   상기 전압 검출부의 검출전압의 크기에 따라 기설정된 크기를 갖는 제어전압을 생성하는 제어전압 생성부

   를 포함하는 것을 특징으로 하는 캐스코드 증폭회로.

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