JP4971069B2

JP4971069B2 - Ｆｅｔ増幅回路

Info

Publication number: JP4971069B2
Application number: JP2007204915A
Authority: JP
Inventors: 恵二郎伊藤; 孝雄倉持; 正治長峰; 山口　　剛; 邦彦古木
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 2007-08-07
Filing date: 2007-08-07
Publication date: 2012-07-11
Anticipated expiration: 2027-08-07
Also published as: JP2009044281A

Description

本発明は、入力された高周波信号を増幅して出力するＦＥＴ増幅回路に関する。

ＴＤＤ（Time Division Duplex）方式を採用する無線通信システムの一例として、良好な無線データ通信サービスを低コストで実現する移動体通信方式のＰＨＳ（Personal Handy-phone System）がある。このＰＨＳの変調方式には、ＱＰＳＫ（Quadrature Phase Shift Keying）方式が用いられている。一般的に、ＱＰＳＫ方式のような振幅情報の伝達が必要な信号の増幅には線形性が要求され、その増幅回路はバイアス電流を予め流しておくＡ級やＡＢ級の動作クラスのものが用いられている（特許文献１）。また、温度などにより、その動作クラスに影響が与えられないように増幅素子にはバイアス電流を定電流化する電流回路が取り付けられている。

一方、前述したようにＰＨＳでは、その複信方式にＴＤＤ方式が用いられている。このため、増幅回路は、その動作時間の半分は受信のための待機時間となり、高周波信号の増幅に用いられることがない。このような待機時間に増幅素子に対してバイアス電流を流し続けるのは、受信系へのノイズ混入を避けるという点及び省電力化という点から好ましくなく、一般的なＴＤＤ方式における増幅回路では、高周波信号の増幅が必要なときだけバイアス電流が流れるように構成されている。

以下、従来の増幅回路について説明する。図２は、従来のＦＥＴ増幅回路２０の回路図である。図２に示すＦＥＴ増幅回路２０は、ＦＥＴ増幅素子１と、バイアス抵抗２と、電流供給回路３と、電源スイッチ４と、を備えている。また、インダクタ５はデカップリング用のコイルまたはインピーダンス線路であり、キャパシタ８及び９はＤＣカット用キャパシタである。

ＦＥＴ増幅素子１は、ゲートから入力された高周波信号を増幅してドレインから出力するＬＤ−ＭＯＳＦＥＴであり、そのソースが接地されている。バイアス抵抗２は、後述する電流供給回路３から供給される電流に応じたバイアス電圧をＦＥＴ増幅素子１のゲートソース間に印加するための抵抗であり、ＦＥＴ増幅素子１のゲートソース間に並列に接続されている。

電流供給回路３は、モニタ抵抗３１と、電流供給源３２と、を備えている。モニタ抵抗３１は、ＦＥＴ増幅素子１のドレインソース間電流を検出するための抵抗であり、ＦＥＴ増幅素子１のドレインに直列に接続されている。電流供給源３２は、トランジスタ３３及び３４と、抵抗３６及び３７と、を備えており、モニタ抵抗３１に流れる電流に応じてバイアス抵抗２に電流を供給する。この電流供給源３２は、モニタ抵抗３１に発生する電圧と、トランジスタ３３のベースエミッタ間電圧と、抵抗３７に発生する電圧と、を合わせた電圧値が一定であり、モニタ抵抗３１に流れる電流と抵抗２に流れる電流とが差動の関係にある。このため、電流供給回路３２は、モニタ抵抗３１に流れる電流が増えるとバイアス抵抗２に供給する電流を減らし、モニタ抵抗３１に流れる電流が減るとバイアス抵抗２に供給する電流を増やして、モニタ抵抗３１に流れる電流を定電流化させる。

電源スイッチ４は、スイッチングＦＥＴ４１と、抵抗４２及び４３と、を備えている。スイッチングＦＥＴ４１は、電流供給回路３の動作のオンオフをスイッチングするためのｐチャネルＦＥＴであり、電源Ｖ_ＣＣと電流供給回路３のモニタ抵抗３１との間に接続されている。この電源スイッチ４は、ＰＨＳ等の無線基地局内でＴＤＤ周期に同期した制御信号Ｓ_ＣＴＲがローレベル（オン）のときにスイッチングＦＥＴ４１がオンして電流供給回路３に電源電圧を供給し、制御信号Ｓ_ＣＴＲがハイレベル（オフ）のときにスイッチングＦＥＴ４１がオフして電流供給回路３に電源電圧の供給を止める。また、抵抗４２及び４３は、スイッチングＦＥＴ４１に電圧を印加するための分圧抵抗である。ＦＥＴ増幅回路２０は、このように制御信号Ｓ_ＣＴＲがオフのときに、電流供給回路３への電源電圧の供給が止まりその動作がオフするため、前述したような待機時間に電流を消費せず受信中のノイズ混入回避や省電力化を実現している。

特開２００１−２４４７５７号公報

一般的に、ＦＥＴ増幅素子は、そのゲートに寄生容量を有しており、またバイアス回路のデカップリング用のコンデンサが付加されており、そのオンオフには容量成分に対する電荷の充放電が必要になる。また、前述した電流供給回路３の動作抵抗及び、ＦＥＴ増幅素子のゲートソース間に並列に接続されたバイアス抵抗２などの抵抗成分を持っており、その時定数は大きな値となる。このため、ゲートバイアス回路の容量成分への電荷の充放電速度が低下し、これに伴いＦＥＴ増幅素子のオンオフのスイッチング速度が低下する。

このため、ＦＥＴ増幅素子のスイッチング速度の向上のためには何らかの対策が必要である。本発明の目的は、上記課題を解決することであり、ＦＥＴ増幅素子のスイッチング速度をより高速化したＦＥＴ増幅回路を実現することにある。

本発明は、ソースが接地されたＦＥＴ増幅素子と、ＦＥＴ増幅素子のゲートソース間に並列に接続されたバイアス抵抗と、ＦＥＴ増幅素子のドレイン又はソースに直列に接続されＦＥＴ増幅素子のドレインソース間電流を検出するモニタ素子と、ゲート側に接続されたバイアス抵抗端子に接続されモニタ素子により検出されるドレインソース間電流が定電流化するバイアス電圧がＦＥＴ増幅素子のゲートソース間に印加されるようバイアス抵抗に電流を供給する電流供給源と、を含む電流回路と、所定のタイミングでオンオフが切り替わる制御信号に応じて電流回路の動作のオンオフを切り替える電源スイッチと、を備え、制御信号がオンのときに、ＦＥＴ増幅素子がゲートに入力された高周波信号を増幅してドレインから出力するＦＥＴ増幅回路であって、ゲート側に接続されたバイアス抵抗端子と所定の電源との間に直列に接続されたキャパシタと電圧印加スイッチとを含み、制御信号がオンのときに電圧印加スイッチがオンし、これにより所定の電源からバイアス抵抗にキャパシタを介して過渡電流を流してＦＥＴ増幅素子のゲートソース間のバイアス電圧を上げるバイアス急昇圧回路と、バイアス抵抗に並列に接続された電圧降下スイッチを含み、制御信号がオフのときに電圧降下スイッチがオンし、これによりＦＥＴ増幅素子のゲートソース間のバイアス電圧を下げるバイアス急降圧回路と、を備えることを特徴とする。

本発明によれば、ＦＥＴ増幅素子のスイッチング速度をより高速化したＦＥＴ増幅回路を実現することができる。

以下、本発明を実施するための最良の形態について図面を用いて説明する。図１は、本実施形態に係るＦＥＴ増幅回路１０の回路図である。なお、従来のＦＥＴ増幅回路２０と同じ若しくは同様な構成には同一の符号を用いるものとする。本実施形態に示すＦＥＴ増幅回路１０は、あらたに、バイアス急昇圧回路６と、バイアス急降圧回路７と、を備えている。

バイアス急昇圧回路６は、スイッチングＦＥＴ６１と、キャパシタ６２と、抵抗６３と、抵抗６４及び６５と、を備えている。このバイアス急昇圧回路６では、スイッチングＦＥＴ６１と、キャパシタ６２と、が電源Ｖｃｃとバイアス抵抗２との間に直列に接続されている。そして、制御信号Ｓ_ＣＴＲがオンのときスイッチングＦＥＴ６１がオンし、これにより電源Ｖｃｃからバイアス抵抗２に過渡電流を流すことにより、ＦＥＴ増幅素子１のゲートソース間のバイアス電圧を上げる構成となっている。

以下、バイアス急昇圧回路６の構成について詳細に説明する。スイッチングＦＥＴ６１は、ｐチャネルＦＥＴであり、そのソースが電源Ｖｃｃに接続されている。キャパシタ６２は、一方の端子がスイッチングＦＥＴ６１のドレインに接続され、他方の端子がバイアス抵抗２の端子（ＦＥＴ増幅素子１のゲート側に接続された端子）に接続されている。

抵抗６３は、一方の端子がスイッチングＦＥＴ６１のドレイン側に接続され、他方の端子が接地されている。抵抗６４及び６５は、スイッチングＦＥＴ６１に電圧を印加するための分圧抵抗である。この抵抗６４は、一方の端子が電源Ｖｃｃに接続され、他方の端子がスイッチングＦＥＴ６１のゲートに接続されている。また、抵抗６５は、一方の端子がスイッチングＦＥＴ６１のゲートに接続されている。後述するように、この抵抗６４及び６５に印加される電圧に応じてスイッチングＦＥＴ６１のオンオフが制御される。

バイアス急降圧回路７は、スイッチングＦＥＴ７１と、抵抗７２及び７３と、を備えている。このバイアス急降圧回路７は、スイッチングＦＥＴ７１がバイアス抵抗２に並列に接続されており、制御信号Ｓ_ＣＴＲがオフのときにスイッチングＦＥＴ７１がオンし、これによりＦＥＴ増幅素子１のゲートソース間のバイアス電圧を下げる構成となっている。抵抗７２及び７３は、スイッチングＦＥＴ７１に電圧を印加するための分圧抵抗である。この抵抗７２は、一方の端子が電流供給回路３の抵抗３７に接続され、他方の端子がスイッチングＦＥＴ７１のゲートに接続されている。また、抵抗７３は、一方の端子がスイッチングＦＥＴ７１のゲートに接続され、他方の端子が接地している。後述するように、この抵抗７２及び７３に印加される電圧に応じてスイッチングＦＥＴ７１のオンオフが制御される。

以下、バイアス急降圧回路７の構成について詳細に説明する。スイッチングＦＥＴ７１は、ｎチャネルＦＥＴであり、ドレインがバイアス抵抗２の端子（ＦＥＴ増幅素子１のゲート側に接続された端子）に接続され、ソースが接地されている。抵抗７２は、一方の端子が抵抗６５に接続され、他方の端子がスイッチングＦＥＴ７１のゲートに接続されている。また、抵抗７３は、一方の端子がスイッチングＦＥＴ７１のゲートに接続され、他方の端子が接地されている。

また、本実施形態に示すＦＥＴ増幅回路１０では、電源スイッチ４は、電流供給回路３の下流側に接続されている。この電源スイッチ４は、トランジスタ４４及び４５と、抵抗４６及び４７と、を備えている。

トランジスタ４４は、ＮＰＮ型バイポーラトランジスタであり、コレクタが電源Ｖｃｃに接続され、エミッタが抵抗６５及び７２の接続点に接続されている。トランジスタ４５は、ＰＮＰ型バイポーラトランジスタであり、エミッタがトランジスタ４４のエミッタに接続され、ベースがトランジスタ４４のベースに接続され、コレクタが接地されている。抵抗４６は、一方の端子が電源Ｖｃｃに接続されている。

抵抗４７は、一方の端子が抵抗４６の他方の端子に接続され、他方の端子がトランジスタ４４及び４５のベースに接続されている。なお、この抵抗４６及び４７の接続点に制御信号が入力される。以下動作について説明する。

次に本実施形態に係るＦＥＴ増幅回路１０の動作について説明する。なお、ＦＥＴ増幅回路１０の動作については、「制御信号Ｓ_ＣＴＲがオンのとき」と「制御信号Ｓ_ＣＴＲがオフのとき」に分けて説明する。

「制御信号Ｓ_ＣＴＲがオンのとき」
図１に示すＦＥＴ増幅回路は、制御信号Ｓ_ＣＴＲがローレベル（オン）のとき、電流供給回路３の動作がオンになる。まず、制御信号Ｓ_ＣＴＲがローレベルになると、電源スイッチ４のトランジスタ４５のエミッタ電位が制御信号Ｓ_ＣＴＲの入力端子よりも電位が高くなり、トランジスタ４５にベース電流が流れる。また、このベース電流に応じた電流がトランジスタ４５のエミッタコレクタ間に流れる。すなわち、トランジスタ４５のエミッタコレクタ間の抵抗値が下がり、ショートに近い状態となる。なお、このときトランジスタ４４のコレクタエミッタ間には電流が流れない。すなわち、トランジスタ４４のエミッタコレクタ間の抵抗値は開放に近い状態となる。

そして、トランジスタ４５のエミッタコレクタ間に電流が流れることにより、電流供給回路３は、その動作がオンする。このように動作がオンした電流供給回路３は、バイアス抵抗２への電流の供給及びＦＥＴ増幅素子１のゲートバイアス回路の容量成分への充電を始める。

ここで、バイアス急昇圧回路６のスイッチングＦＥＴ６１は、制御信号Ｓ_ＣＴＬがローレベルになったことにより、そのゲート電位が下がる。また、これにより、スイッチングＦＥＴ６１は、オンする。なお、このときのスイッチングＦＥＴ７１はオフである。スイッチングＦＥＴ６１がオンしたことにより、電源Ｖｃｃからキャパシタ６２及びバイアス抵抗２が直列接続された閉回路（ＣＲ直列回路）が形成される。

このように、電源Ｖｃｃからキャパシタ６２及びバイアス抵抗２が直列接続された閉回路が形成されることにより、バイアス抵抗２には過渡電流が流れ、ＦＥＴ増幅回路１のゲートソース間にバイアス電圧が印加される。

そして、電流供給回路３によりバイアス抵抗２に定電流が供給され、定常的な動作に移行する。このとき、電流供給回路３は、モニタ抵抗３１に流れる電流が増えるとバイアス抵抗２に供給する電流を減らし、モニタ抵抗３１に流れる電流が減るとバイアス抵抗２に供給する電流を増やして、モニタ抵抗３１に流れる電流を定電流化させる。これにより、ＦＥＴ増幅回路１は、制御信号Ｓ_ＣＴＲがオンになると直ぐにＦＥＴ増幅素子１を動作させてから定常状態にすることができる。

「制御信号Ｓ_ＣＴＲがオフのとき」
次に、図１に示すＦＥＴ増幅回路１０は、制御信号Ｓ_ＣＴＲがハイレベル（オフ）のとき、電流供給回路３の動作がオフになる。制御信号Ｓ_ＣＴＲがハイレベルになると、電源スイッチ４のトランジスタ４４のエミッタ電位が制御信号Ｓ_ＣＴＲの入力端子よりも電位が低くなり、トランジスタ４４にベース電流が流れる。また、このベース電流に応じた電流がトランジスタ４４のエミッタコレクタ間に流れる。すなわち、トランジスタ４４のエミッタコレクタ間の抵抗値が下がり、ショートに近い状態となる。なお、このときトランジスタ４５のコレクタエミッタ間には電流が流れない。すなわち、トランジスタ４５のコレクタエミッタ間は開放状態（又はそれに近い状態）になる。

そして、トランジスタ４５のエミッタコレクタ間に電流が流れず、かつ、トランジスタ４４のエミッタコレクタ間の電位差が小さく（ゼロ近く）なることにより、電流供給回路３は、その動作がオフする。このように動作がオフした電流供給回路３は、バイアス抵抗２への電流の供給を止める。

ここで、急降圧回路７のスイッチングＦＥＴ７１は、制御信号Ｓ_ＣＴＬがハイレベルになったことにより、そのゲート電位が上がる。また、これにより、スイッチングＦＥＴ７１は、オンする。なお、このときのスイッチングＦＥＴ６１はオフである。スイッチングＦＥＴ７１がオンしたことにより、バイアス抵抗２のゲート側端子は接地電位（すなわち０Ｖ）になる。

このように、バイアス抵抗２のゲート側端子は接地電位になる際に、ＦＥＴ増幅素子１のゲートバイアス回路の容量成分から電荷が急放電される。また、ゲート電位が急激に下がったＦＥＴ増幅素子１は、次の動作まで待機する、これにより、ＦＥＴ増幅回路１は、制御信号Ｓ_ＣＴＲがオフになると直ぐにＦＥＴ増幅素子１の動作をオフさせることができる。

以上説明したように、本実施形態に係るＦＥＴ増幅回路は、ゲート側に接続されたバイアス抵抗端子と所定の電源との間に直列に接続されたキャパシタと電圧印加スイッチとを含み、制御信号がオンのときに電圧印加スイッチがオンし、これにより所定の電源からバイアス抵抗に過渡電流を流してＦＥＴ増幅素子のゲートソース間のバイアス電圧を急速に引き上げるバイアス急昇圧回路と、バイアス抵抗に並列に接続された電圧降下スイッチを含み、制御信号がオフのときに電圧降下スイッチがオンし、これによりＦＥＴ増幅素子のゲートソース間のバイアス電圧を急速に低下させるバイアス急降圧回路と、を備えることにより、ＦＥＴ増幅素子のスイッチング速度をより高速化したＦＥＴ増幅回路を実現することができる。

なお、本発明は、ＴＤＤ方式に限定されるものではなく、他の時分割方式（ＴＤＭＡなど）に用いられてもよい。また、バイアス急昇圧回路のキャパシタ及びバイアス抵抗の時定数は、その仕様に合わせて随時設計するのが望ましい。さらに、バイアス抵抗２の接地側接続を負電源に接続し、各回路の電位を調整することによりＧａＡｓなど負バイアスの必要なＦＥＴ増幅素子にも適用可能である。

本実施形態に係るＦＥＴ増幅回路の構成を示す図である。従来のＦＥＴ増幅回路の構成を示す図である。

符号の説明

１ＦＥＴ増幅素子、２バイアス抵抗、３電流供給回路、４電源スイッチ、５インダクタ、６バイアス急昇圧回路、７バイアス急降圧回路、８，９キャパシタ、１０，２０ＦＥＴ増幅回路。

Claims

ソースが接地されたＦＥＴ増幅素子と、
ＦＥＴ増幅素子のゲートソース間に並列に接続されたバイアス抵抗と、
ＦＥＴ増幅素子のドレイン又はソースに直列に接続されＦＥＴ増幅素子のドレインソース間電流を検出するモニタ素子と、ゲート側に接続されたバイアス抵抗端子に接続されモニタ素子により検出されるドレインソース間電流が定電流化するバイアス電圧がＦＥＴ増幅素子のゲートソース間に印加されるようバイアス抵抗に電流を供給する電流供給源と、を含む電流回路と、
所定のタイミングでオンオフが切り替わる制御信号に応じて電流回路の動作のオンオフを切り替える電源スイッチと、
を備え、
制御信号がオンのときに、ＦＥＴ増幅素子がゲートに入力された高周波信号を増幅してドレインから出力するＦＥＴ増幅回路であって、
ゲート側に接続されたバイアス抵抗端子と所定の電源との間に直列に接続されたキャパシタと電圧印加スイッチとを含み、制御信号がオンのときに電圧印加スイッチがオンし、これにより所定の電源からバイアス抵抗にキャパシタを介して過渡電流を流してＦＥＴ増幅素子のゲートソース間のバイアス電圧を上げるバイアス急昇圧回路と、
バイアス抵抗に並列に接続された電圧降下スイッチを含み、制御信号がオフのときに電圧降下スイッチがオンし、これによりＦＥＴ増幅素子のゲートソース間のバイアス電圧を下げるバイアス急降圧回路と、
を備えることを特徴とするＦＥＴ増幅回路。
請求項１に記載のＦＥＴ増幅回路において、
前記キャパシタと前記電圧印加スイッチとの間の経路に一端が接続され、他端が接地された抵抗を備えることを特徴とするＦＥＴ増幅回路。