JP2001284974A - Fet増幅器 - Google Patents
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- JP2001284974A JP2001284974A JP2000095394A JP2000095394A JP2001284974A JP 2001284974 A JP2001284974 A JP 2001284974A JP 2000095394 A JP2000095394 A JP 2000095394A JP 2000095394 A JP2000095394 A JP 2000095394A JP 2001284974 A JP2001284974 A JP 2001284974A
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Abstract
(57)【要約】
【課題】 マイクロ波帯などの高周波帯域の信号を増幅
する高出力FET増幅器において、高速にFETをON
/OFF制御でき、周囲温度の変化に応じてIM3特
性、利得特性の温度による変動を抑制し、不要に消費電
力を増大することなく広い温度範囲に渡って設計変更や
再調整なしに使用できるFET増幅器を提供する。 【解決手段】 FETのゲートバイアス電圧発生回路に
トランジスタのエミッタホロワ接続による回路構成を採
用してエミッタ抵抗を分割し、分割比を調整して温度係
数を可変とし、トランジスタをプッシュプル構成として
高速にスイッチングできるよう構成した。
する高出力FET増幅器において、高速にFETをON
/OFF制御でき、周囲温度の変化に応じてIM3特
性、利得特性の温度による変動を抑制し、不要に消費電
力を増大することなく広い温度範囲に渡って設計変更や
再調整なしに使用できるFET増幅器を提供する。 【解決手段】 FETのゲートバイアス電圧発生回路に
トランジスタのエミッタホロワ接続による回路構成を採
用してエミッタ抵抗を分割し、分割比を調整して温度係
数を可変とし、トランジスタをプッシュプル構成として
高速にスイッチングできるよう構成した。
Description
【0001】
【発明の属する技術分野】本発明は、通信装置のパワー
アンプなどに用いられる電界効果トランジスタ(以下F
ET)増幅器に関し、特に、出力を高速にON/OFF
する機能を有するFET増幅器において、簡易な構成に
より、周囲温度の変化による3次相互変調歪特性(以下
IM3特性)、及び、利得特性の変動を抑制できるFE
T増幅器に関する。
アンプなどに用いられる電界効果トランジスタ(以下F
ET)増幅器に関し、特に、出力を高速にON/OFF
する機能を有するFET増幅器において、簡易な構成に
より、周囲温度の変化による3次相互変調歪特性(以下
IM3特性)、及び、利得特性の変動を抑制できるFE
T増幅器に関する。
【0002】
【従来の技術】FETをマイクロ波帯等の高周波帯域で
使用する増幅回路に用いる場合、重要な性能指標の一つ
に、IM3特性がある。IM3特性は非線系特性である
が、改善の方法の一つにドレイン電流を大きくすること
がある。しかし、ドレイン電流を大きくするとそれに伴
ってFETの消費電力も増大するので、IM3特性と消
費電力のトレードオフを考慮してドレイン電流を設定す
ることが必要である。
使用する増幅回路に用いる場合、重要な性能指標の一つ
に、IM3特性がある。IM3特性は非線系特性である
が、改善の方法の一つにドレイン電流を大きくすること
がある。しかし、ドレイン電流を大きくするとそれに伴
ってFETの消費電力も増大するので、IM3特性と消
費電力のトレードオフを考慮してドレイン電流を設定す
ることが必要である。
【0003】ところが、IM3特性はFETの周囲温度
によって変動する、温度特性を有している。具体的に
は、IM3特性は温度上昇に伴って悪化し、温度低下に
伴って改善する。
によって変動する、温度特性を有している。具体的に
は、IM3特性は温度上昇に伴って悪化し、温度低下に
伴って改善する。
【0004】FETをマイクロ波帯等の高周波帯域で使
用する増幅回路に用いる場合の、もう一つの重要な性能
指標に、利得特性がある。利得特性も上述のIM3特性
と同様に温度特性を有し、やはり温度上昇に伴って悪化
し、温度低下に伴って改善する傾向を有している。
用する増幅回路に用いる場合の、もう一つの重要な性能
指標に、利得特性がある。利得特性も上述のIM3特性
と同様に温度特性を有し、やはり温度上昇に伴って悪化
し、温度低下に伴って改善する傾向を有している。
【0005】これらのうち、主に利得特性の温度補償を
目的とした技術として、次のようなものが知られてい
る。
目的とした技術として、次のようなものが知られてい
る。
【0006】図6は、特開平2−121403号公報の
第4図に「従来の技術」として示された、最も基本的な
構成を用いたFET増幅器のバイアス回路を示す図であ
る。図6を参照すると、ゲート電圧を抵抗分圧により設
定し、調整可能なよう可変抵抗器を用いている。このバ
イアス回路は、バイアス電圧を調整することはできて
も、上に述べた利得特性の温度補償については考慮され
ていなかった。
第4図に「従来の技術」として示された、最も基本的な
構成を用いたFET増幅器のバイアス回路を示す図であ
る。図6を参照すると、ゲート電圧を抵抗分圧により設
定し、調整可能なよう可変抵抗器を用いている。このバ
イアス回路は、バイアス電圧を調整することはできて
も、上に述べた利得特性の温度補償については考慮され
ていなかった。
【0007】図7は、同じ特開平2−121403号公
報の第1図に示された、FET増幅器のバイアス回路図
である。図7では、図6の回路にシリコンダイオード2
3を追加することによって、FETに対する固定バイア
ス電圧をシリコンダイオードの順方向電圧の温度特性に
より変化させ、温度補償するよう構成している。
報の第1図に示された、FET増幅器のバイアス回路図
である。図7では、図6の回路にシリコンダイオード2
3を追加することによって、FETに対する固定バイア
ス電圧をシリコンダイオードの順方向電圧の温度特性に
より変化させ、温度補償するよう構成している。
【0008】しかしながら、図7のバイアス回路構成に
よるFET増幅器では、依然としてFETのゲート端子
に抵抗器がカスケードに接続された構成となっている。
このため、ゲート耐圧の低いFETを使用して増幅器を
構成し、ブレークダウンによってゲート端子に大きなリ
ーク電流が流れた場合に、ゲートにカスケード接続され
た抵抗器に電圧降下を生じ、FETのバイアス電圧に変
動をきたす。これによってドレイン電流が過剰に増大
し、FETは無駄な電力を消費して、効率が低下すると
いう問題があった。
よるFET増幅器では、依然としてFETのゲート端子
に抵抗器がカスケードに接続された構成となっている。
このため、ゲート耐圧の低いFETを使用して増幅器を
構成し、ブレークダウンによってゲート端子に大きなリ
ーク電流が流れた場合に、ゲートにカスケード接続され
た抵抗器に電圧降下を生じ、FETのバイアス電圧に変
動をきたす。これによってドレイン電流が過剰に増大
し、FETは無駄な電力を消費して、効率が低下すると
いう問題があった。
【0009】図8は、特許第2798447号公報(特
開平3−162110号)の第1図に示されたFET増
幅器のバイアス回路図である。図8を参照すると、FE
Tのゲート端子にエミッタホロワ接続したトランジスタ
と、このトランジスタのベース端子のバイアス電圧を調
整可能に設定する、アースとバイアス供給電源との間に
設けた可変抵抗器と、トランジスタのエミッタとバイア
ス供給電源との間に電流制限用のエミッタ抵抗とを設け
ている。
開平3−162110号)の第1図に示されたFET増
幅器のバイアス回路図である。図8を参照すると、FE
Tのゲート端子にエミッタホロワ接続したトランジスタ
と、このトランジスタのベース端子のバイアス電圧を調
整可能に設定する、アースとバイアス供給電源との間に
設けた可変抵抗器と、トランジスタのエミッタとバイア
ス供給電源との間に電流制限用のエミッタ抵抗とを設け
ている。
【0010】図8のバイアス回路によれば、上述した図
7に示すFET増幅器のバイアス回路の有する問題点に
対し、トランジスタのエミッタ、すなわち出力側のイン
ピーダンスを低くすることができるため、FETのゲー
トに大きなリーク電流が生じる状況においてもリーク電
流の増大を抑制し、FETのゲート電圧を略一定に保つ
ことができる。これにより、ドレイン電流の過剰な増大
を防ぎ、FETの効率悪化を抑える効果がある。
7に示すFET増幅器のバイアス回路の有する問題点に
対し、トランジスタのエミッタ、すなわち出力側のイン
ピーダンスを低くすることができるため、FETのゲー
トに大きなリーク電流が生じる状況においてもリーク電
流の増大を抑制し、FETのゲート電圧を略一定に保つ
ことができる。これにより、ドレイン電流の過剰な増大
を防ぎ、FETの効率悪化を抑える効果がある。
【0011】しかしながら、図8のバイアス回路におい
ては、FETブレークダウン時のリーク電流によるゲー
トバイアス電圧の変動を抑止することはできても、冒頭
に述べたIM3特性、利得特性の温度補償については配
慮されておらず、依然としてFET増幅器としての温度
依存性は改善されるものではなかった。
ては、FETブレークダウン時のリーク電流によるゲー
トバイアス電圧の変動を抑止することはできても、冒頭
に述べたIM3特性、利得特性の温度補償については配
慮されておらず、依然としてFET増幅器としての温度
依存性は改善されるものではなかった。
【0012】一方、FETを用いる、マイクロ波帯等の
高周波帯域で使用する増幅回路、特に送信装置の最終出
力段の高出力増幅器においては、高速な出力信号のON
/OFF制御が要求されている。近年、TDMA方式の
データ通信サービスなどの普及に伴ってデータ通信効率
の向上が求められている。
高周波帯域で使用する増幅回路、特に送信装置の最終出
力段の高出力増幅器においては、高速な出力信号のON
/OFF制御が要求されている。近年、TDMA方式の
データ通信サービスなどの普及に伴ってデータ通信効率
の向上が求められている。
【0013】図9(a)は、複数の送信局によるTDM
A通信の一例について、送信手順を説明するタイミング
チャート、図9(b)は、図9(a)のA時点における
送信局1と、送信局2との切り替りの様子を拡大して示
したものである。図9(a)を参照すると、3つの送信
局(送信局1乃至3)は、時分割で送信波を送出してい
る。
A通信の一例について、送信手順を説明するタイミング
チャート、図9(b)は、図9(a)のA時点における
送信局1と、送信局2との切り替りの様子を拡大して示
したものである。図9(a)を参照すると、3つの送信
局(送信局1乃至3)は、時分割で送信波を送出してい
る。
【0014】図9(a)の時間軸の単位はシステムによ
るが、近年一般に非常に短い単位で時分割送信するシス
テムが増えており、移動体通信システムにおける一例と
して、各送信局の1回の送信時間は十数ミリ秒〜数十マ
イクロ秒のものがある。
るが、近年一般に非常に短い単位で時分割送信するシス
テムが増えており、移動体通信システムにおける一例と
して、各送信局の1回の送信時間は十数ミリ秒〜数十マ
イクロ秒のものがある。
【0015】図9(b)を参照すると、送信局1の送信
期間と送信局2の送信期間の切り替りには、tovhなるオ
ーバーヘッド期間、すなわち、複数局による重複送信期
間があることがわかる。通信効率向上の要求の高まりに
よって、このオーバーヘッドを極力短くすることが要求
されている。このようなオーバーヘッド時間の短縮に適
用可能な技術として、次のものが知られている。
期間と送信局2の送信期間の切り替りには、tovhなるオ
ーバーヘッド期間、すなわち、複数局による重複送信期
間があることがわかる。通信効率向上の要求の高まりに
よって、このオーバーヘッドを極力短くすることが要求
されている。このようなオーバーヘッド時間の短縮に適
用可能な技術として、次のものが知られている。
【0016】図10は、特開昭64−62015号公報
の第2図に示されたMOS・FETの駆動回路で、主に
スイッチング電源やインバータ機器に利用するFET
の、スイッチング時間を短縮することを目的とした駆動
回路である。図10を参照すると、FETのゲート端子
をプッシュプル構成のトランジスタスイッチ回路で駆動
することにより、FETを高速にON/OFF制御して
いる。
の第2図に示されたMOS・FETの駆動回路で、主に
スイッチング電源やインバータ機器に利用するFET
の、スイッチング時間を短縮することを目的とした駆動
回路である。図10を参照すると、FETのゲート端子
をプッシュプル構成のトランジスタスイッチ回路で駆動
することにより、FETを高速にON/OFF制御して
いる。
【0017】しかしながら、特開昭64−62015号
公報に開示される技術は、マイクロ波帯域等の高周波用
途に関するものではないため、冒頭に述べた高周波用途
におけるIM3特性、利得特性の温度補償について配慮
されたものではなかった。
公報に開示される技術は、マイクロ波帯域等の高周波用
途に関するものではないため、冒頭に述べた高周波用途
におけるIM3特性、利得特性の温度補償について配慮
されたものではなかった。
【0018】
【発明が解決しようとする課題】図7に示した従来のF
ETバイアス回路では、FETのゲートにカスケードに
抵抗器が接続された構成であったため、FETのブレー
クダウンによるリーク電流の増大を抑制することが出来
ず、ゲートバイアス電圧の変動によりドレイン電流が過
剰に増大してしまう問題があった。
ETバイアス回路では、FETのゲートにカスケードに
抵抗器が接続された構成であったため、FETのブレー
クダウンによるリーク電流の増大を抑制することが出来
ず、ゲートバイアス電圧の変動によりドレイン電流が過
剰に増大してしまう問題があった。
【0019】また、図8に示した従来のFETバイアス
回路では、FETのブレークダウンによるリーク電流の
増大を抑制することはできるものの、トランジスタの持
つPN接合の温度特性によるエミッタ出力電圧(すなわ
ちゲートバイアス電圧)の変動と、ゲートバイアス電圧
の変動によるFETのドレイン電流の変動に加え、FE
T自身の温度特性によってドレイン電流が変動すること
によるIM3特性、利得特性の変動が一致しないため
に、FET増幅器としてのIM3特性、利得特性の温度
補償は困難であるという問題があった。
回路では、FETのブレークダウンによるリーク電流の
増大を抑制することはできるものの、トランジスタの持
つPN接合の温度特性によるエミッタ出力電圧(すなわ
ちゲートバイアス電圧)の変動と、ゲートバイアス電圧
の変動によるFETのドレイン電流の変動に加え、FE
T自身の温度特性によってドレイン電流が変動すること
によるIM3特性、利得特性の変動が一致しないため
に、FET増幅器としてのIM3特性、利得特性の温度
補償は困難であるという問題があった。
【0020】一方、図10に示した従来のFET駆動回
路では、プッシュプル構成のトランジスタスイッチ回路
を採用したので、高速にFETをON/OFF制御する
ことができたが、主にスイッチング電源やインバータ機
器に適用することを目的としたFETの駆動回路技術で
あるために、近年のマイクロ波帯域におけるデータ通信
システムの時分割多重制御におけるニーズを満足するも
の、すなわち、FET出力を高速度にON/OFF制御
するとともに、マイクロ波帯域におけるIM3特性、利
得特性の温度補償を行うことはできない、という問題が
あった。
路では、プッシュプル構成のトランジスタスイッチ回路
を採用したので、高速にFETをON/OFF制御する
ことができたが、主にスイッチング電源やインバータ機
器に適用することを目的としたFETの駆動回路技術で
あるために、近年のマイクロ波帯域におけるデータ通信
システムの時分割多重制御におけるニーズを満足するも
の、すなわち、FET出力を高速度にON/OFF制御
するとともに、マイクロ波帯域におけるIM3特性、利
得特性の温度補償を行うことはできない、という問題が
あった。
【0021】そこで、本発明の目的は、マイクロ波帯な
どの高周波帯域の信号を増幅する高出力FET増幅器に
おいて、高速にFETをON/OFF制御でき、簡易な
構成により周囲温度の変化に応じてFETのゲートバイ
アス電圧を制御し、IM3特性、利得特性の温度による
変動を適切に抑制して、不要に消費電力を増大すること
なく、広い温度範囲に渡って設計変更や再調整を要さず
に使用できる、FET増幅器を提供することである。
どの高周波帯域の信号を増幅する高出力FET増幅器に
おいて、高速にFETをON/OFF制御でき、簡易な
構成により周囲温度の変化に応じてFETのゲートバイ
アス電圧を制御し、IM3特性、利得特性の温度による
変動を適切に抑制して、不要に消費電力を増大すること
なく、広い温度範囲に渡って設計変更や再調整を要さず
に使用できる、FET増幅器を提供することである。
【0022】
【課題を解決するための手段】上記目的を達成するため
本発明の請求項1によるFET増幅器は、ソース端子が
接地され、ドレイン端子に電源電圧が印加され、ゲート
端子に入力信号が印加されたFETと、前記FETのゲ
ート端子にバイアス電圧を供給するバイアス電圧生成手
段とを有し、高周波帯域で使用するFET増幅器におい
て、前記バイアス電圧生成手段はトランジスタのエミッ
タホロワ回路を有し、前記エミッタホロワ回路のエミッ
タ抵抗は第1のエミッタ抵抗器と第2のエミッタ抵抗器
とをカスケード接続するよう2分割されて、前記第1の
エミッタ抵抗器と前記第2のエミッタ抵抗器との接続点
から前記FETのゲートバイアス電圧を出力することを
特徴とする。
本発明の請求項1によるFET増幅器は、ソース端子が
接地され、ドレイン端子に電源電圧が印加され、ゲート
端子に入力信号が印加されたFETと、前記FETのゲ
ート端子にバイアス電圧を供給するバイアス電圧生成手
段とを有し、高周波帯域で使用するFET増幅器におい
て、前記バイアス電圧生成手段はトランジスタのエミッ
タホロワ回路を有し、前記エミッタホロワ回路のエミッ
タ抵抗は第1のエミッタ抵抗器と第2のエミッタ抵抗器
とをカスケード接続するよう2分割されて、前記第1の
エミッタ抵抗器と前記第2のエミッタ抵抗器との接続点
から前記FETのゲートバイアス電圧を出力することを
特徴とする。
【0023】さらに、本発明の請求項2によるFET増
幅器は、トランジスタのエミッタ端子と前記第1のエミ
ッタ抵抗器との間に、エミッタ電流が順方向となるよう
ダイオードを接続したことを特徴とする。
幅器は、トランジスタのエミッタ端子と前記第1のエミ
ッタ抵抗器との間に、エミッタ電流が順方向となるよう
ダイオードを接続したことを特徴とする。
【0024】また、本発明の請求項3によるFET増幅
器は、ソース端子が接地され、ドレイン端子に電源電圧
が印加され、ゲート端子に入力信号が印加されたFET
と、前記FETのゲート端子にバイアス電圧を供給する
バイアス電圧生成手段とを有し、高周波帯域で使用する
FET増幅器において、前記バイアス電圧生成手段は第
1のトランジスタによるエミッタホロワ回路を有し、前
記エミッタホロワ回路のエミッタ抵抗は第1のエミッタ
抵抗器と第2のエミッタ抵抗器とをカスケード接続する
よう2分割されて、前記第1のエミッタ抵抗器と前記第
2のエミッタ抵抗器との接続点から前記FETのゲート
バイアス電圧を出力するよう構成され、さらに前記第1
のトランジスタと組合せてプッシュプルスイッチ回路を
構成する第2のトランジスタを有し、前記第2のトラン
ジスタのベース端子は前記第1のトランジスタのベース
端子に接続され、前記第2のトランジスタのエミッタ端
子は前記第1のエミッタ抵抗器と前記第2のエミッタ抵
抗器との接続点に接続され、前記第2のトランジスタの
コレクタ端子は前記第2のエミッタ抵抗器とエミッタ電
源入力端子の接続点に接続されたことを特徴とする。
器は、ソース端子が接地され、ドレイン端子に電源電圧
が印加され、ゲート端子に入力信号が印加されたFET
と、前記FETのゲート端子にバイアス電圧を供給する
バイアス電圧生成手段とを有し、高周波帯域で使用する
FET増幅器において、前記バイアス電圧生成手段は第
1のトランジスタによるエミッタホロワ回路を有し、前
記エミッタホロワ回路のエミッタ抵抗は第1のエミッタ
抵抗器と第2のエミッタ抵抗器とをカスケード接続する
よう2分割されて、前記第1のエミッタ抵抗器と前記第
2のエミッタ抵抗器との接続点から前記FETのゲート
バイアス電圧を出力するよう構成され、さらに前記第1
のトランジスタと組合せてプッシュプルスイッチ回路を
構成する第2のトランジスタを有し、前記第2のトラン
ジスタのベース端子は前記第1のトランジスタのベース
端子に接続され、前記第2のトランジスタのエミッタ端
子は前記第1のエミッタ抵抗器と前記第2のエミッタ抵
抗器との接続点に接続され、前記第2のトランジスタの
コレクタ端子は前記第2のエミッタ抵抗器とエミッタ電
源入力端子の接続点に接続されたことを特徴とする。
【0025】さらに、本発明の請求項4によるFET増
幅器は、第1のトランジスタのエミッタ端子と前記第1
のエミッタ抵抗器との間に、エミッタ電流が順方向とな
るようダイオードを接続したことを特徴とする。
幅器は、第1のトランジスタのエミッタ端子と前記第1
のエミッタ抵抗器との間に、エミッタ電流が順方向とな
るようダイオードを接続したことを特徴とする。
【0026】(作用)本発明のFET増幅器によれば、
FETのゲートバイアス電圧発生回路にトランジスタの
エミッタホロワ接続による回路構成を採用しただけでな
く、エミッタ抵抗を分割し、分割比を調整可能としたの
で、トランジスタの持つPN接合の温度特性によるエミ
ッタ出力電圧(ゲートバイアス電圧)の変動の温度係数
を、適宜調整可能とした。また、ゲート遮断制御用のト
ランジスタスイッチを設けることによって、FETのO
N制御だけでなく、高速なOFF制御も可能とした。
FETのゲートバイアス電圧発生回路にトランジスタの
エミッタホロワ接続による回路構成を採用しただけでな
く、エミッタ抵抗を分割し、分割比を調整可能としたの
で、トランジスタの持つPN接合の温度特性によるエミ
ッタ出力電圧(ゲートバイアス電圧)の変動の温度係数
を、適宜調整可能とした。また、ゲート遮断制御用のト
ランジスタスイッチを設けることによって、FETのO
N制御だけでなく、高速なOFF制御も可能とした。
【0027】この構成を採用したことにより、非常に簡
易な構成によってFET自身の持つ温度特性、すなわ
ち、温度変化によるドレイン電流の変動と、ドレイン電
流の変動によるIM3特性、利得特性の変動を補償し、
かつ、高速にON/OFF制御可能として、回路規模、
消費電力の増大を最少限度に抑えつつ、IM3特性、利
得特性の温度による変化を相殺する効果を奏する。
易な構成によってFET自身の持つ温度特性、すなわ
ち、温度変化によるドレイン電流の変動と、ドレイン電
流の変動によるIM3特性、利得特性の変動を補償し、
かつ、高速にON/OFF制御可能として、回路規模、
消費電力の増大を最少限度に抑えつつ、IM3特性、利
得特性の温度による変化を相殺する効果を奏する。
【0028】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【0029】図1(a)は本発明の第1の実施の形態に
よるFET増幅器の回路図である。図1(a)を参照す
ると、本発明の第1の実施の形態によるFET増幅器
は、トランジスタ2と、エミッタ抵抗3及び4と、トラ
ンジスタ2のベース電源を入力する入力端子1と、トラ
ンジスタ2のエミッタ電源を入力する入力端子5とから
なるゲートバイアス電圧生成回路100と、マイクロ波
帯域等の高周波信号を入力する入力端子8と、入力端子
8からの信号をゲート端子に入力されるとともにゲート
バイアス電圧生成回路100からゲートバイアス電圧を
供給される高出力FET9と、FET9にて増幅した高
周波信号を出力する出力端子10と、FETのドレイン
電源11とによって構成されている。
よるFET増幅器の回路図である。図1(a)を参照す
ると、本発明の第1の実施の形態によるFET増幅器
は、トランジスタ2と、エミッタ抵抗3及び4と、トラ
ンジスタ2のベース電源を入力する入力端子1と、トラ
ンジスタ2のエミッタ電源を入力する入力端子5とから
なるゲートバイアス電圧生成回路100と、マイクロ波
帯域等の高周波信号を入力する入力端子8と、入力端子
8からの信号をゲート端子に入力されるとともにゲート
バイアス電圧生成回路100からゲートバイアス電圧を
供給される高出力FET9と、FET9にて増幅した高
周波信号を出力する出力端子10と、FETのドレイン
電源11とによって構成されている。
【0030】ここで、ゲートバイアス電圧生成回路10
0のベース電源入力端子1は、増幅器の制御入力を兼ね
ている。入力端子1にエミッタ電源入力端子5よりも高
い所定の電圧を入力されるとトランジスタ2はONし、
エミッタホロワ構成により調整用抵抗3と固定抵抗4と
の分圧比に応じたゲートバイアス電圧6を生成する。
0のベース電源入力端子1は、増幅器の制御入力を兼ね
ている。入力端子1にエミッタ電源入力端子5よりも高
い所定の電圧を入力されるとトランジスタ2はONし、
エミッタホロワ構成により調整用抵抗3と固定抵抗4と
の分圧比に応じたゲートバイアス電圧6を生成する。
【0031】一方、入力端子1に印加される電圧が、ト
ランジスタ2がOFFする程度に下がると、FET9の
ゲートバイアス電圧6は低下し、FET9はOFFとな
る。
ランジスタ2がOFFする程度に下がると、FET9の
ゲートバイアス電圧6は低下し、FET9はOFFとな
る。
【0032】今、トランジスタ2はベースに所定の電圧
が印加され、ONしているものとすると、ゲートバイア
ス電圧6の値Vgは、次の式によって示される。
が印加され、ONしているものとすると、ゲートバイア
ス電圧6の値Vgは、次の式によって示される。
【0033】 Vg = (Vb Ve Vbe)・(r4 / (r3 + r4)) (1) ここで、Vbは入力端子1の入力電圧、Veは入力端子5の
入力電圧、Vbeはトランジスタ2のベース−エミッタ間
の降下電圧、r3、r4は、それぞれエミッタ抵抗3、4の
抵抗値である。Vbeは、一般に温度の関数で、常温T0で
の値をVth0とすると、温度Tにおける値Vthは、次式で近
似的に表現できる。
入力電圧、Vbeはトランジスタ2のベース−エミッタ間
の降下電圧、r3、r4は、それぞれエミッタ抵抗3、4の
抵抗値である。Vbeは、一般に温度の関数で、常温T0で
の値をVth0とすると、温度Tにおける値Vthは、次式で近
似的に表現できる。
【0034】 Vth = Vth0 KT△T (2) ここで、△T = T T0、KTは温度係数である。(2)式
のVthを(1)式のVbeに代入すると、ゲートバイアス電
圧6の値Vgは、次の式によって示される。
のVthを(1)式のVbeに代入すると、ゲートバイアス電
圧6の値Vgは、次の式によって示される。
【0035】 Vg = (Vb Ve Vth0 + KT△T))・(r4 / (r3 + r4)) (3) (3)式より、ゲートバイアス電圧生成回路100の出
力するゲートバイアス電圧6の値Vgはトランジスタ2の
温度特性によって、温度が上昇すると高くなり、温度が
低下すると低くなることがわかる。
力するゲートバイアス電圧6の値Vgはトランジスタ2の
温度特性によって、温度が上昇すると高くなり、温度が
低下すると低くなることがわかる。
【0036】一方、FET9は、ドレイン電源11の電
圧を一定としてゲートバイアス電圧6を変化させると、
飽和ドレイン電流値が変動する特性を有している。
圧を一定としてゲートバイアス電圧6を変化させると、
飽和ドレイン電流値が変動する特性を有している。
【0037】図2(a)は、FET9の静特性曲線を略
記した図である。図2(a)の縦軸はドレイン電流Ids
(ドレイン−ソース間電流)を表わし、横軸は0を原点
として、左方向はゲートバイアス電圧Vg(負電圧)を、
右方向はドレイン電圧Vds(ドレイン−ソース間の正電
圧)を表わしている。
記した図である。図2(a)の縦軸はドレイン電流Ids
(ドレイン−ソース間電流)を表わし、横軸は0を原点
として、左方向はゲートバイアス電圧Vg(負電圧)を、
右方向はドレイン電圧Vds(ドレイン−ソース間の正電
圧)を表わしている。
【0038】図2(a)の曲線21は、ゲート電圧対飽
和ドレイン電流特性曲線、曲線22−1乃至22−3
は、ドレイン電圧対ドレイン電流特性曲線、曲線23
は、最大許容損失曲線である。曲線21のVpは、FET
9の遮断ゲート電圧を示す。
和ドレイン電流特性曲線、曲線22−1乃至22−3
は、ドレイン電圧対ドレイン電流特性曲線、曲線23
は、最大許容損失曲線である。曲線21のVpは、FET
9の遮断ゲート電圧を示す。
【0039】図2(a)では、ゲートバイアス電圧6が
Vg1であるとき、飽和ドレイン電流はIds1であること、
また、ゲートバイアス電圧6が△Vgだけ正方向に変化し
た場合、飽和ドレイン電流が△Idsだけ増大することを
示している。
Vg1であるとき、飽和ドレイン電流はIds1であること、
また、ゲートバイアス電圧6が△Vgだけ正方向に変化し
た場合、飽和ドレイン電流が△Idsだけ増大することを
示している。
【0040】また、FET9の有するIM3特性、利得
特性は、周囲温度により変動する。
特性は、周囲温度により変動する。
【0041】図2(b)は、IM3特性の温度による変
化を略示する図である。横軸はドレイン電流、縦軸はI
M3歪レベルで、数値が高いほどIM3特性は劣化する
ことを示す。曲線T1乃至T3は、それぞれ温度t1、
t2、及びt3におけるIM3歪レベルを示している。
一般にt1<t2<t3である。図2(b)を参照する
とIM3歪は、同一温度においてドレイン電流値が大き
くなると非線形に改善し、ドレイン電流一定のもとでは
温度が上昇するほど劣化することがわかる。
化を略示する図である。横軸はドレイン電流、縦軸はI
M3歪レベルで、数値が高いほどIM3特性は劣化する
ことを示す。曲線T1乃至T3は、それぞれ温度t1、
t2、及びt3におけるIM3歪レベルを示している。
一般にt1<t2<t3である。図2(b)を参照する
とIM3歪は、同一温度においてドレイン電流値が大き
くなると非線形に改善し、ドレイン電流一定のもとでは
温度が上昇するほど劣化することがわかる。
【0042】従って、例えば温度がt1からt2に上昇
した場合、ドレイン電流Idsが△Ids増加するように、ゲ
ートバイアス電圧Vgを△Vgだけ上げれば、この温度変動
によるIM3歪の変動を抑制できることがわかる。
した場合、ドレイン電流Idsが△Ids増加するように、ゲ
ートバイアス電圧Vgを△Vgだけ上げれば、この温度変動
によるIM3歪の変動を抑制できることがわかる。
【0043】しかしながら、先に述べたゲートバイアス
電圧生成回路100の出力するゲートバイアス電圧は温
度により変動するが、その変動量はトランジスタ2のVb
eの温度係数に拠るので、FET9の持つ温度特性を相
殺できるものではない。例えば、周囲温度がt1からt
2に上昇したとき、ゲートバイアス電圧生成回路100
の出力するゲートバイアス電圧の増分は、図2(a)、
(b)に示すFET9のIM3特性劣化を抑制しうる△
Vgと一致するものではない。
電圧生成回路100の出力するゲートバイアス電圧は温
度により変動するが、その変動量はトランジスタ2のVb
eの温度係数に拠るので、FET9の持つ温度特性を相
殺できるものではない。例えば、周囲温度がt1からt
2に上昇したとき、ゲートバイアス電圧生成回路100
の出力するゲートバイアス電圧の増分は、図2(a)、
(b)に示すFET9のIM3特性劣化を抑制しうる△
Vgと一致するものではない。
【0044】そこで、本発明のFET増幅器において
は、トランジスタ2によるエミッタホロワ回路のエミッ
タ抵抗を分割し、抵抗分割比を調整可能とすることによ
って、のVbeの温度係数を調整できるよう構成してい
る。
は、トランジスタ2によるエミッタホロワ回路のエミッ
タ抵抗を分割し、抵抗分割比を調整可能とすることによ
って、のVbeの温度係数を調整できるよう構成してい
る。
【0045】これによって、FET9の品種による温度
係数の違いに対しトランジスタ2のVbeの温度係数を調
整することによって上記温度特性の相違を補完する、す
なわち、図2(a)、(b)の特性を有するFET9に
対して、周囲温度がt1からt2に上昇した場合の、ゲ
ートバイアス電圧生成回路100の出力電圧の変動量が
△Vgとなるよう、トランジスタ2の温度係数を調整する
ことができる。
係数の違いに対しトランジスタ2のVbeの温度係数を調
整することによって上記温度特性の相違を補完する、す
なわち、図2(a)、(b)の特性を有するFET9に
対して、周囲温度がt1からt2に上昇した場合の、ゲ
ートバイアス電圧生成回路100の出力電圧の変動量が
△Vgとなるよう、トランジスタ2の温度係数を調整する
ことができる。
【0046】尚、エミッタ抵抗の調整機能は抵抗器3に
限定する必要はなく、図1(b)、(c)に示すように
適宜抵抗器4を調整可能としても良い。
限定する必要はなく、図1(b)、(c)に示すように
適宜抵抗器4を調整可能としても良い。
【0047】
【発明の他の実施の形態】[本発明の第2の実施の形
態]図3は、本発明の第2の実施の形態によるFET増
幅器の回路図である。図3を参照すると、図1(a)の
回路に比して、ダイオード12が追加されている。
態]図3は、本発明の第2の実施の形態によるFET増
幅器の回路図である。図3を参照すると、図1(a)の
回路に比して、ダイオード12が追加されている。
【0048】本発明の第2の実施の形態によるFET増
幅器は、FET9のIM3特性、利得特性の温度による
変動が大きく、温度トランジスタ2の温度係数として、
より大きな温度係数を必要とする場合に適応する構成を
示している。
幅器は、FET9のIM3特性、利得特性の温度による
変動が大きく、温度トランジスタ2の温度係数として、
より大きな温度係数を必要とする場合に適応する構成を
示している。
【0049】図1(a)のゲートバイアス電圧生成回路
100の構成では、エミッタ抵抗を分割し、分割比を調
整するため、トランジスタ2の有する温度係数を小さく
する方向で調整することとなる。このため、FET9の
特性の温度係数が、トランジスタ2の温度係数よりも大
きい場合、補償しきれない状況となる。
100の構成では、エミッタ抵抗を分割し、分割比を調
整するため、トランジスタ2の有する温度係数を小さく
する方向で調整することとなる。このため、FET9の
特性の温度係数が、トランジスタ2の温度係数よりも大
きい場合、補償しきれない状況となる。
【0050】そこで、図3のFET増幅器では、トラン
ジスタ2のエミッタ端子と抵抗器3の間にダイオード1
2を接続し、トランジスタ2の温度係数を増大してい
る。すなわち、トランジスタ2のベース−エミッタ間の
PN接合の有する温度係数に、ダイオード12の順方向
のPN接合の温度係数を加えることにより、約2倍の温
度係数を得、より温度係数の高いFETにも対応可能と
したものである。
ジスタ2のエミッタ端子と抵抗器3の間にダイオード1
2を接続し、トランジスタ2の温度係数を増大してい
る。すなわち、トランジスタ2のベース−エミッタ間の
PN接合の有する温度係数に、ダイオード12の順方向
のPN接合の温度係数を加えることにより、約2倍の温
度係数を得、より温度係数の高いFETにも対応可能と
したものである。
【0051】尚、同様にしてダイオードを2段、3段カ
スケード接続することにより、より温度係数を大きくで
きることは云うまでも無い。 [本発明の第3の実施の形態]図4は、本発明の第3の
実施の形態によるFET増幅器の回路図である。図4を
参照すると、図1(a)の回路に比して、トランジスタ
7が追加されている。
スケード接続することにより、より温度係数を大きくで
きることは云うまでも無い。 [本発明の第3の実施の形態]図4は、本発明の第3の
実施の形態によるFET増幅器の回路図である。図4を
参照すると、図1(a)の回路に比して、トランジスタ
7が追加されている。
【0052】本発明の第3の実施の形態によるFET増
幅器は、FET9をより高速にスイッチング制御する。
幅器は、FET9をより高速にスイッチング制御する。
【0053】図1(a)に示すFET増幅器では、トラ
ンジスタ2をエミッタホロワ構成としたことで、FET
9をOFFからONさせる場合については高速に制御す
ることができたが、ONからOFFさせる場合はトラン
ジスタ2はOFFするのみなので、時定数を有する。す
なわち、トランジスタ2がOFFした場合、ON状態の
FET9がOFFするには、ゲートに蓄積した電荷がエ
ミッタ電源入力端子5に印加された電圧により、抵抗器
4を通じて放電する時間を要するので、高速にOFFす
ることができない。
ンジスタ2をエミッタホロワ構成としたことで、FET
9をOFFからONさせる場合については高速に制御す
ることができたが、ONからOFFさせる場合はトラン
ジスタ2はOFFするのみなので、時定数を有する。す
なわち、トランジスタ2がOFFした場合、ON状態の
FET9がOFFするには、ゲートに蓄積した電荷がエ
ミッタ電源入力端子5に印加された電圧により、抵抗器
4を通じて放電する時間を要するので、高速にOFFす
ることができない。
【0054】そこで、図4のFET増幅器では、トラン
ジスタ7を設け、FET9の高速なOFF制御を可能と
している。すなわち、トランジスタ7のベース端子はト
ランジスタ2のベース端子に接続され、トランジスタ2
と同じ制御信号により駆動される。トランジスタ7はP
NPトランジスタを用い、トランジスタ2と所謂プッシ
ュプル構成をとる。こうすることにより、FET9をO
FFする場合、トランジスタ7はONとなって抵抗器4
の両端を短絡するよう動作し、ON状態でFET9のゲ
ートに蓄積された電荷を瞬時に放電し、FET9を高速
にOFFする。
ジスタ7を設け、FET9の高速なOFF制御を可能と
している。すなわち、トランジスタ7のベース端子はト
ランジスタ2のベース端子に接続され、トランジスタ2
と同じ制御信号により駆動される。トランジスタ7はP
NPトランジスタを用い、トランジスタ2と所謂プッシ
ュプル構成をとる。こうすることにより、FET9をO
FFする場合、トランジスタ7はONとなって抵抗器4
の両端を短絡するよう動作し、ON状態でFET9のゲ
ートに蓄積された電荷を瞬時に放電し、FET9を高速
にOFFする。
【0055】これによって、FETの温度補償機能に加
え、ON/OFFとも高速に制御することができ、時分
割多重通信システムの送信装置の最終出力段の高出力増
幅器等の用途に好適なFET増幅器を提供することがで
きる。 [本発明の第4の実施の形態]図5は、本発明の第4の
実施の形態によるFET増幅器の回路図である。図5を
参照すると、図4の回路に比して、ダイオード12が追
加されている。
え、ON/OFFとも高速に制御することができ、時分
割多重通信システムの送信装置の最終出力段の高出力増
幅器等の用途に好適なFET増幅器を提供することがで
きる。 [本発明の第4の実施の形態]図5は、本発明の第4の
実施の形態によるFET増幅器の回路図である。図5を
参照すると、図4の回路に比して、ダイオード12が追
加されている。
【0056】図5のFET増幅器は、本発明の第3の実
施の形態によるFET増幅器にダイオード12を追加す
ることによって、トランジスタ2の温度係数を増大し、
より多くのFET9の品種選定を可能としたものであ
る。
施の形態によるFET増幅器にダイオード12を追加す
ることによって、トランジスタ2の温度係数を増大し、
より多くのFET9の品種選定を可能としたものであ
る。
【0057】ダイオード12を追加したことによりトラ
ンジスタ2の温度係数を増大する構成は、本発明の第2
の実施の形態の説明において述べたものと同様であるの
で、ここでは詳細を省略する。
ンジスタ2の温度係数を増大する構成は、本発明の第2
の実施の形態の説明において述べたものと同様であるの
で、ここでは詳細を省略する。
【0058】
【発明の効果】以上説明したように、本発明のFET増
幅器に拠れば、第1に、ゲートバイアス電圧生成回路1
00を、エミッタホロワ構成のトランジスタ2によって
構成し、エミッタ抵抗を分割して分割比を調整可能とし
たので、ゲートバイアス電圧発生回路の出力インピーダ
ンスを低く抑えることにより、FET9がブレークダウ
ンした場合でもリーク電流の増大を抑制できるだけでな
く、周囲温度によるFET9のIM3特性、利得特性の
変動を相殺するようにゲートバイアス電圧6の温度係数
を調整できる効果がある。
幅器に拠れば、第1に、ゲートバイアス電圧生成回路1
00を、エミッタホロワ構成のトランジスタ2によって
構成し、エミッタ抵抗を分割して分割比を調整可能とし
たので、ゲートバイアス電圧発生回路の出力インピーダ
ンスを低く抑えることにより、FET9がブレークダウ
ンした場合でもリーク電流の増大を抑制できるだけでな
く、周囲温度によるFET9のIM3特性、利得特性の
変動を相殺するようにゲートバイアス電圧6の温度係数
を調整できる効果がある。
【0059】第2に、ゲートバイアス電圧生成回路10
0のトランジスタ2のエミッタ端子とエミッタ抵抗の間
にダイオードをカスケード接続したので、ゲートバイア
ス電圧生成回路100の出力電圧の温度係数を増大する
ことができ、より温度係数の高いFET9を選択した場
合にも温度補償できる効果がある。
0のトランジスタ2のエミッタ端子とエミッタ抵抗の間
にダイオードをカスケード接続したので、ゲートバイア
ス電圧生成回路100の出力電圧の温度係数を増大する
ことができ、より温度係数の高いFET9を選択した場
合にも温度補償できる効果がある。
【0060】第3に、ゲートバイアス電圧生成回路10
0のトランジスタ2とプッシュプル構成をとるトランジ
スタ7を設けたので、FET9の温度補償に加え、ゲー
トバイアス電圧生成回路100のバイアス電圧入力端子
1に入力する信号によりFET9をON/OFF制御す
る場合において、ON制御時だけでなく、OFF制御時
にも高速にスイッチング制御できる効果がある。
0のトランジスタ2とプッシュプル構成をとるトランジ
スタ7を設けたので、FET9の温度補償に加え、ゲー
トバイアス電圧生成回路100のバイアス電圧入力端子
1に入力する信号によりFET9をON/OFF制御す
る場合において、ON制御時だけでなく、OFF制御時
にも高速にスイッチング制御できる効果がある。
【0061】第4に、プッシュプル構成のトランジスタ
スイッチを有する本発明のFET増幅器において、トラ
ンジスタ2のエミッタ端子とエミッタ抵抗の間にダイオ
ード12を設けたので、FETのON/OFF制御時に
高速にスイッチング制御できるだけでなく、より温度係
数の高いFET9を選択した場合にも温度補償できる効
果がある。
スイッチを有する本発明のFET増幅器において、トラ
ンジスタ2のエミッタ端子とエミッタ抵抗の間にダイオ
ード12を設けたので、FETのON/OFF制御時に
高速にスイッチング制御できるだけでなく、より温度係
数の高いFET9を選択した場合にも温度補償できる効
果がある。
【0062】以上により本発明のFET増幅器は、マイ
クロ波帯などの高周波帯域の信号を増幅する高出力FE
T増幅器において、高速にFETをON/OFF制御で
き、簡易な構成により周囲温度の変化に応じてFETの
ゲートバイアス電圧を制御し、IM3特性、利得特性の
温度による変動を適切に抑制して、不要に消費電力を増
大することなく、広い温度範囲に渡って設計変更や再調
整を要さずに使用できる、FET増幅器を提供できる効
果がある。
クロ波帯などの高周波帯域の信号を増幅する高出力FE
T増幅器において、高速にFETをON/OFF制御で
き、簡易な構成により周囲温度の変化に応じてFETの
ゲートバイアス電圧を制御し、IM3特性、利得特性の
温度による変動を適切に抑制して、不要に消費電力を増
大することなく、広い温度範囲に渡って設計変更や再調
整を要さずに使用できる、FET増幅器を提供できる効
果がある。
【図1】本発明の第1の実施の形態によるFET増幅器
の回路図である。
の回路図である。
【図2】本発明の第1の実施の形態によるFET増幅器
の動作説明図である。
の動作説明図である。
【図3】本発明の第2の実施の形態によるFET増幅器
の回路図である。
の回路図である。
【図4】本発明の第3の実施の形態によるFET増幅器
の回路図である。
の回路図である。
【図5】本発明の第4の実施の形態によるFET増幅器
の回路図である。
の回路図である。
【図6】従来の技術の一例によるFETのバイアス回路
図である。
図である。
【図7】従来の技術の一例によるFETのバイアス回路
図である。
図である。
【図8】従来の技術の一例によるFETのバイアス回路
図である。
図である。
【図9】時分割多重通信システムの送信局における時分
割多重送出動作を説明する説明図である。
割多重送出動作を説明する説明図である。
【図10】従来の技術の一例によるFETのバイアス回
路図である。
路図である。
1 ベース電源入力端子 2 トランジスタ 3 エミッタ抵抗 4 エミッタ抵抗 5 エミッタ電源入力端子 6 ゲートバイアス電圧 7 トランジスタ 8 高周波信号入力端子 9 FET 10 高周波信号出力端子 11 ドレイン電源 12 ダイオード
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J090 AA01 AA41 CA02 CA27 CA36 CA85 CN04 FA10 FN01 HA02 HA09 HA19 HA25 HA26 HA39 HN14 KA12 MA01 SA14 TA01 TA02 TA06 5J091 AA01 AA41 CA02 CA27 CA36 CA85 FA10 HA02 HA09 HA19 HA25 HA26 HA39 KA12 MA01 SA14 TA01 TA02 TA06 5J092 AA01 AA41 CA02 CA27 CA36 CA85 FA10 GR09 HA02 HA09 HA19 HA25 HA26 HA39 KA12 MA01 SA14 TA01 TA02 TA06
Claims (4)
- 【請求項1】ソース端子が接地され、ドレイン端子に電
源電圧が印加され、ゲート端子に入力信号が印加された
FETと、前記FETのゲート端子にバイアス電圧を供
給するバイアス電圧生成手段とを有し、高周波帯域で使
用するFET増幅器において、前記バイアス電圧生成手
段はトランジスタのエミッタホロワ回路を有し、前記エ
ミッタホロワ回路のエミッタ抵抗は第1のエミッタ抵抗
器と第2のエミッタ抵抗器とをカスケード接続するよう
2分割されて、前記第1のエミッタ抵抗器と前記第2の
エミッタ抵抗器との接続点から前記FETのゲートバイ
アス電圧を出力することを特徴とする、FET増幅器。 - 【請求項2】前記エミッタホロワ回路は、前記トランジ
スタのエミッタ端子と前記第1のエミッタ抵抗器との間
に、エミッタ電流が順方向となるようダイオードを接続
したことを特徴とする、請求項1記載のFET増幅器。 - 【請求項3】ソース端子が接地され、ドレイン端子に電
源電圧が印加され、ゲート端子に入力信号が印加された
FETと、前記FETのゲート端子にバイアス電圧を供
給するバイアス電圧生成手段とを有し、高周波帯域で使
用するFET増幅器において、前記バイアス電圧生成手
段は第1のトランジスタによるエミッタホロワ回路を有
し、前記エミッタホロワ回路のエミッタ抵抗は第1のエ
ミッタ抵抗器と第2のエミッタ抵抗器とをカスケード接
続するよう2分割されて、前記第1のエミッタ抵抗器と
前記第2のエミッタ抵抗器との接続点から前記FETの
ゲートバイアス電圧を出力するよう構成され、さらに前
記第1のトランジスタと組合せてプッシュプルスイッチ
回路を構成する第2のトランジスタを有し、前記第2の
トランジスタのベース端子は前記第1のトランジスタの
ベース端子に接続され、前記第2のトランジスタのエミ
ッタ端子は前記第1のエミッタ抵抗器と前記第2のエミ
ッタ抵抗器との接続点に接続され、前記第2のトランジ
スタのコレクタ端子は前記第2のエミッタ抵抗器とエミ
ッタ電源入力端子の接続点に接続されたことを特徴とす
る、FET増幅器。 - 【請求項4】前記エミッタホロワ回路は、前記第1のト
ランジスタのエミッタ端子と前記第1のエミッタ抵抗器
との間に、エミッタ電流が順方向となるようダイオード
を接続したことを特徴とする、請求項3記載のFET増
幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000095394A JP2001284974A (ja) | 2000-03-30 | 2000-03-30 | Fet増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000095394A JP2001284974A (ja) | 2000-03-30 | 2000-03-30 | Fet増幅器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001284974A true JP2001284974A (ja) | 2001-10-12 |
Family
ID=18610300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000095394A Pending JP2001284974A (ja) | 2000-03-30 | 2000-03-30 | Fet増幅器 |
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2007004673A1 (ja) * | 2005-07-05 | 2007-01-11 | Japan Radio Co., Ltd. | Fetバイアス回路 |
JP2007228399A (ja) * | 2006-02-24 | 2007-09-06 | Toshiba Corp | 電圧制御電流源および可変利得増幅器 |
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JP2010212936A (ja) * | 2009-03-10 | 2010-09-24 | Japan Aerospace Exploration Agency | 高周波増幅器及びそれを備えたパルスレーダ、並びに雑音出力を遮断する方法 |
JP2010273018A (ja) * | 2009-05-20 | 2010-12-02 | Sumitomo Electric Ind Ltd | 増幅装置、無線基地局、及び増幅装置の制御方法 |
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WO2018154659A1 (ja) * | 2017-02-22 | 2018-08-30 | 住友電気工業株式会社 | バイアス回路 |
-
2000
- 2000-03-30 JP JP2000095394A patent/JP2001284974A/ja active Pending
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