JP2001284974A

JP2001284974A - Ｆｅｔ増幅器

Info

Publication number: JP2001284974A
Application number: JP2000095394A
Authority: JP
Inventors: Toru Ishino; 徹石野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-03-30
Filing date: 2000-03-30
Publication date: 2001-10-12

Abstract

(57)【要約】【課題】マイクロ波帯などの高周波帯域の信号を増幅
する高出力ＦＥＴ増幅器において、高速にＦＥＴをＯＮ
／ＯＦＦ制御でき、周囲温度の変化に応じてＩＭ３特
性、利得特性の温度による変動を抑制し、不要に消費電
力を増大することなく広い温度範囲に渡って設計変更や
再調整なしに使用できるＦＥＴ増幅器を提供する。【解決手段】ＦＥＴのゲートバイアス電圧発生回路に
トランジスタのエミッタホロワ接続による回路構成を採
用してエミッタ抵抗を分割し、分割比を調整して温度係
数を可変とし、トランジスタをプッシュプル構成として
高速にスイッチングできるよう構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信装置のパワー
アンプなどに用いられる電界効果トランジスタ（以下Ｆ
ＥＴ）増幅器に関し、特に、出力を高速にＯＮ／ＯＦＦ
する機能を有するＦＥＴ増幅器において、簡易な構成に
より、周囲温度の変化による３次相互変調歪特性（以下
ＩＭ３特性）、及び、利得特性の変動を抑制できるＦＥ
Ｔ増幅器に関する。

【０００２】

【従来の技術】ＦＥＴをマイクロ波帯等の高周波帯域で
使用する増幅回路に用いる場合、重要な性能指標の一つ
に、ＩＭ３特性がある。ＩＭ３特性は非線系特性である
が、改善の方法の一つにドレイン電流を大きくすること
がある。しかし、ドレイン電流を大きくするとそれに伴
ってＦＥＴの消費電力も増大するので、ＩＭ３特性と消
費電力のトレードオフを考慮してドレイン電流を設定す
ることが必要である。

【０００３】ところが、ＩＭ３特性はＦＥＴの周囲温度
によって変動する、温度特性を有している。具体的に
は、ＩＭ３特性は温度上昇に伴って悪化し、温度低下に
伴って改善する。

【０００４】ＦＥＴをマイクロ波帯等の高周波帯域で使
用する増幅回路に用いる場合の、もう一つの重要な性能
指標に、利得特性がある。利得特性も上述のＩＭ３特性
と同様に温度特性を有し、やはり温度上昇に伴って悪化
し、温度低下に伴って改善する傾向を有している。

【０００５】これらのうち、主に利得特性の温度補償を
目的とした技術として、次のようなものが知られてい
る。

【０００６】図６は、特開平２−１２１４０３号公報の
第４図に「従来の技術」として示された、最も基本的な
構成を用いたＦＥＴ増幅器のバイアス回路を示す図であ
る。図６を参照すると、ゲート電圧を抵抗分圧により設
定し、調整可能なよう可変抵抗器を用いている。このバ
イアス回路は、バイアス電圧を調整することはできて
も、上に述べた利得特性の温度補償については考慮され
ていなかった。

【０００７】図７は、同じ特開平２−１２１４０３号公
報の第１図に示された、ＦＥＴ増幅器のバイアス回路図
である。図７では、図６の回路にシリコンダイオード２
３を追加することによって、ＦＥＴに対する固定バイア
ス電圧をシリコンダイオードの順方向電圧の温度特性に
より変化させ、温度補償するよう構成している。

【０００８】しかしながら、図７のバイアス回路構成に
よるＦＥＴ増幅器では、依然としてＦＥＴのゲート端子
に抵抗器がカスケードに接続された構成となっている。
このため、ゲート耐圧の低いＦＥＴを使用して増幅器を
構成し、ブレークダウンによってゲート端子に大きなリ
ーク電流が流れた場合に、ゲートにカスケード接続され
た抵抗器に電圧降下を生じ、ＦＥＴのバイアス電圧に変
動をきたす。これによってドレイン電流が過剰に増大
し、ＦＥＴは無駄な電力を消費して、効率が低下すると
いう問題があった。

【０００９】図８は、特許第２７９８４４７号公報（特
開平３−１６２１１０号）の第１図に示されたＦＥＴ増
幅器のバイアス回路図である。図８を参照すると、ＦＥ
Ｔのゲート端子にエミッタホロワ接続したトランジスタ
と、このトランジスタのベース端子のバイアス電圧を調
整可能に設定する、アースとバイアス供給電源との間に
設けた可変抵抗器と、トランジスタのエミッタとバイア
ス供給電源との間に電流制限用のエミッタ抵抗とを設け
ている。

【００１０】図８のバイアス回路によれば、上述した図
７に示すＦＥＴ増幅器のバイアス回路の有する問題点に
対し、トランジスタのエミッタ、すなわち出力側のイン
ピーダンスを低くすることができるため、ＦＥＴのゲー
トに大きなリーク電流が生じる状況においてもリーク電
流の増大を抑制し、ＦＥＴのゲート電圧を略一定に保つ
ことができる。これにより、ドレイン電流の過剰な増大
を防ぎ、ＦＥＴの効率悪化を抑える効果がある。

【００１１】しかしながら、図８のバイアス回路におい
ては、ＦＥＴブレークダウン時のリーク電流によるゲー
トバイアス電圧の変動を抑止することはできても、冒頭
に述べたＩＭ３特性、利得特性の温度補償については配
慮されておらず、依然としてＦＥＴ増幅器としての温度
依存性は改善されるものではなかった。

【００１２】一方、ＦＥＴを用いる、マイクロ波帯等の
高周波帯域で使用する増幅回路、特に送信装置の最終出
力段の高出力増幅器においては、高速な出力信号のＯＮ
／ＯＦＦ制御が要求されている。近年、ＴＤＭＡ方式の
データ通信サービスなどの普及に伴ってデータ通信効率
の向上が求められている。

【００１３】図９（ａ）は、複数の送信局によるＴＤＭ
Ａ通信の一例について、送信手順を説明するタイミング
チャート、図９（ｂ）は、図９（ａ）のＡ時点における
送信局１と、送信局２との切り替りの様子を拡大して示
したものである。図９（ａ）を参照すると、３つの送信
局（送信局１乃至３）は、時分割で送信波を送出してい
る。

【００１４】図９（ａ）の時間軸の単位はシステムによ
るが、近年一般に非常に短い単位で時分割送信するシス
テムが増えており、移動体通信システムにおける一例と
して、各送信局の１回の送信時間は十数ミリ秒〜数十マ
イクロ秒のものがある。

【００１５】図９（ｂ）を参照すると、送信局１の送信
期間と送信局２の送信期間の切り替りには、tovhなるオ
ーバーヘッド期間、すなわち、複数局による重複送信期
間があることがわかる。通信効率向上の要求の高まりに
よって、このオーバーヘッドを極力短くすることが要求
されている。このようなオーバーヘッド時間の短縮に適
用可能な技術として、次のものが知られている。

【００１６】図１０は、特開昭６４−６２０１５号公報
の第２図に示されたＭＯＳ・ＦＥＴの駆動回路で、主に
スイッチング電源やインバータ機器に利用するＦＥＴ
の、スイッチング時間を短縮することを目的とした駆動
回路である。図１０を参照すると、ＦＥＴのゲート端子
をプッシュプル構成のトランジスタスイッチ回路で駆動
することにより、ＦＥＴを高速にＯＮ／ＯＦＦ制御して
いる。

【００１７】しかしながら、特開昭６４−６２０１５号
公報に開示される技術は、マイクロ波帯域等の高周波用
途に関するものではないため、冒頭に述べた高周波用途
におけるＩＭ３特性、利得特性の温度補償について配慮
されたものではなかった。

【００１８】

【発明が解決しようとする課題】図７に示した従来のＦ
ＥＴバイアス回路では、ＦＥＴのゲートにカスケードに
抵抗器が接続された構成であったため、ＦＥＴのブレー
クダウンによるリーク電流の増大を抑制することが出来
ず、ゲートバイアス電圧の変動によりドレイン電流が過
剰に増大してしまう問題があった。

【００１９】また、図８に示した従来のＦＥＴバイアス
回路では、ＦＥＴのブレークダウンによるリーク電流の
増大を抑制することはできるものの、トランジスタの持
つＰＮ接合の温度特性によるエミッタ出力電圧（すなわ
ちゲートバイアス電圧）の変動と、ゲートバイアス電圧
の変動によるＦＥＴのドレイン電流の変動に加え、ＦＥ
Ｔ自身の温度特性によってドレイン電流が変動すること
によるＩＭ３特性、利得特性の変動が一致しないため
に、ＦＥＴ増幅器としてのＩＭ３特性、利得特性の温度
補償は困難であるという問題があった。

【００２０】一方、図１０に示した従来のＦＥＴ駆動回
路では、プッシュプル構成のトランジスタスイッチ回路
を採用したので、高速にＦＥＴをＯＮ／ＯＦＦ制御する
ことができたが、主にスイッチング電源やインバータ機
器に適用することを目的としたＦＥＴの駆動回路技術で
あるために、近年のマイクロ波帯域におけるデータ通信
システムの時分割多重制御におけるニーズを満足するも
の、すなわち、ＦＥＴ出力を高速度にＯＮ／ＯＦＦ制御
するとともに、マイクロ波帯域におけるＩＭ３特性、利
得特性の温度補償を行うことはできない、という問題が
あった。

【００２１】そこで、本発明の目的は、マイクロ波帯な
どの高周波帯域の信号を増幅する高出力ＦＥＴ増幅器に
おいて、高速にＦＥＴをＯＮ／ＯＦＦ制御でき、簡易な
構成により周囲温度の変化に応じてＦＥＴのゲートバイ
アス電圧を制御し、ＩＭ３特性、利得特性の温度による
変動を適切に抑制して、不要に消費電力を増大すること
なく、広い温度範囲に渡って設計変更や再調整を要さず
に使用できる、ＦＥＴ増幅器を提供することである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
本発明の請求項１によるＦＥＴ増幅器は、ソース端子が
接地され、ドレイン端子に電源電圧が印加され、ゲート
端子に入力信号が印加されたＦＥＴと、前記ＦＥＴのゲ
ート端子にバイアス電圧を供給するバイアス電圧生成手
段とを有し、高周波帯域で使用するＦＥＴ増幅器におい
て、前記バイアス電圧生成手段はトランジスタのエミッ
タホロワ回路を有し、前記エミッタホロワ回路のエミッ
タ抵抗は第１のエミッタ抵抗器と第２のエミッタ抵抗器
とをカスケード接続するよう２分割されて、前記第１の
エミッタ抵抗器と前記第２のエミッタ抵抗器との接続点
から前記ＦＥＴのゲートバイアス電圧を出力することを
特徴とする。

【００２３】さらに、本発明の請求項２によるＦＥＴ増
幅器は、トランジスタのエミッタ端子と前記第１のエミ
ッタ抵抗器との間に、エミッタ電流が順方向となるよう
ダイオードを接続したことを特徴とする。

【００２４】また、本発明の請求項３によるＦＥＴ増幅
器は、ソース端子が接地され、ドレイン端子に電源電圧
が印加され、ゲート端子に入力信号が印加されたＦＥＴ
と、前記ＦＥＴのゲート端子にバイアス電圧を供給する
バイアス電圧生成手段とを有し、高周波帯域で使用する
ＦＥＴ増幅器において、前記バイアス電圧生成手段は第
１のトランジスタによるエミッタホロワ回路を有し、前
記エミッタホロワ回路のエミッタ抵抗は第１のエミッタ
抵抗器と第２のエミッタ抵抗器とをカスケード接続する
よう２分割されて、前記第１のエミッタ抵抗器と前記第
２のエミッタ抵抗器との接続点から前記ＦＥＴのゲート
バイアス電圧を出力するよう構成され、さらに前記第１
のトランジスタと組合せてプッシュプルスイッチ回路を
構成する第２のトランジスタを有し、前記第２のトラン
ジスタのベース端子は前記第１のトランジスタのベース
端子に接続され、前記第２のトランジスタのエミッタ端
子は前記第１のエミッタ抵抗器と前記第２のエミッタ抵
抗器との接続点に接続され、前記第２のトランジスタの
コレクタ端子は前記第２のエミッタ抵抗器とエミッタ電
源入力端子の接続点に接続されたことを特徴とする。

【００２５】さらに、本発明の請求項４によるＦＥＴ増
幅器は、第１のトランジスタのエミッタ端子と前記第１
のエミッタ抵抗器との間に、エミッタ電流が順方向とな
るようダイオードを接続したことを特徴とする。

【００２６】（作用）本発明のＦＥＴ増幅器によれば、
ＦＥＴのゲートバイアス電圧発生回路にトランジスタの
エミッタホロワ接続による回路構成を採用しただけでな
く、エミッタ抵抗を分割し、分割比を調整可能としたの
で、トランジスタの持つＰＮ接合の温度特性によるエミ
ッタ出力電圧（ゲートバイアス電圧）の変動の温度係数
を、適宜調整可能とした。また、ゲート遮断制御用のト
ランジスタスイッチを設けることによって、ＦＥＴのＯ
Ｎ制御だけでなく、高速なＯＦＦ制御も可能とした。

【００２７】この構成を採用したことにより、非常に簡
易な構成によってＦＥＴ自身の持つ温度特性、すなわ
ち、温度変化によるドレイン電流の変動と、ドレイン電
流の変動によるＩＭ３特性、利得特性の変動を補償し、
かつ、高速にＯＮ／ＯＦＦ制御可能として、回路規模、
消費電力の増大を最少限度に抑えつつ、ＩＭ３特性、利
得特性の温度による変化を相殺する効果を奏する。

【００２８】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。

【００２９】図１（ａ）は本発明の第１の実施の形態に
よるＦＥＴ増幅器の回路図である。図１（ａ）を参照す
ると、本発明の第１の実施の形態によるＦＥＴ増幅器
は、トランジスタ２と、エミッタ抵抗３及び４と、トラ
ンジスタ２のベース電源を入力する入力端子１と、トラ
ンジスタ２のエミッタ電源を入力する入力端子５とから
なるゲートバイアス電圧生成回路１００と、マイクロ波
帯域等の高周波信号を入力する入力端子８と、入力端子
８からの信号をゲート端子に入力されるとともにゲート
バイアス電圧生成回路１００からゲートバイアス電圧を
供給される高出力ＦＥＴ９と、ＦＥＴ９にて増幅した高
周波信号を出力する出力端子１０と、ＦＥＴのドレイン
電源１１とによって構成されている。

【００３０】ここで、ゲートバイアス電圧生成回路１０
０のベース電源入力端子１は、増幅器の制御入力を兼ね
ている。入力端子１にエミッタ電源入力端子５よりも高
い所定の電圧を入力されるとトランジスタ２はＯＮし、
エミッタホロワ構成により調整用抵抗３と固定抵抗４と
の分圧比に応じたゲートバイアス電圧６を生成する。

【００３１】一方、入力端子１に印加される電圧が、ト
ランジスタ２がＯＦＦする程度に下がると、ＦＥＴ９の
ゲートバイアス電圧６は低下し、ＦＥＴ９はＯＦＦとな
る。

【００３２】今、トランジスタ２はベースに所定の電圧
が印加され、ＯＮしているものとすると、ゲートバイア
ス電圧６の値Vgは、次の式によって示される。

【００３３】 Vg = (Vb Ve Vbe)・(r4 / (r3 + r4)) （１）ここで、Vbは入力端子１の入力電圧、Veは入力端子５の
入力電圧、Vbeはトランジスタ２のベース−エミッタ間
の降下電圧、r3、r4は、それぞれエミッタ抵抗３、４の
抵抗値である。Vbeは、一般に温度の関数で、常温T0で
の値をVth0とすると、温度Tにおける値Vthは、次式で近
似的に表現できる。

【００３４】 Vth = Vth0 KT△T （２）ここで、△T = T T0、KTは温度係数である。（２）式
のVthを（１）式のVbeに代入すると、ゲートバイアス電
圧６の値Vgは、次の式によって示される。

【００３５】 Vg = (Vb Ve Vth0 + KT△T))・(r4 / (r3 + r4)) （３）（３）式より、ゲートバイアス電圧生成回路１００の出
力するゲートバイアス電圧６の値Vgはトランジスタ２の
温度特性によって、温度が上昇すると高くなり、温度が
低下すると低くなることがわかる。

【００３６】一方、ＦＥＴ９は、ドレイン電源１１の電
圧を一定としてゲートバイアス電圧６を変化させると、
飽和ドレイン電流値が変動する特性を有している。

【００３７】図２（ａ）は、ＦＥＴ９の静特性曲線を略
記した図である。図２（ａ）の縦軸はドレイン電流Ids
（ドレイン−ソース間電流）を表わし、横軸は０を原点
として、左方向はゲートバイアス電圧Vg（負電圧）を、
右方向はドレイン電圧Vds（ドレイン−ソース間の正電
圧）を表わしている。

【００３８】図２（ａ）の曲線２１は、ゲート電圧対飽
和ドレイン電流特性曲線、曲線２２−１乃至２２−３
は、ドレイン電圧対ドレイン電流特性曲線、曲線２３
は、最大許容損失曲線である。曲線２１のVpは、ＦＥＴ
９の遮断ゲート電圧を示す。

【００３９】図２（ａ）では、ゲートバイアス電圧６が
Vg1であるとき、飽和ドレイン電流はIds1であること、
また、ゲートバイアス電圧６が△Vgだけ正方向に変化し
た場合、飽和ドレイン電流が△Idsだけ増大することを
示している。

【００４０】また、ＦＥＴ９の有するＩＭ３特性、利得
特性は、周囲温度により変動する。

【００４１】図２（ｂ）は、ＩＭ３特性の温度による変
化を略示する図である。横軸はドレイン電流、縦軸はＩ
Ｍ３歪レベルで、数値が高いほどＩＭ３特性は劣化する
ことを示す。曲線Ｔ１乃至Ｔ３は、それぞれ温度ｔ１、
ｔ２、及びｔ３におけるＩＭ３歪レベルを示している。
一般にｔ１＜ｔ２＜ｔ３である。図２（ｂ）を参照する
とＩＭ３歪は、同一温度においてドレイン電流値が大き
くなると非線形に改善し、ドレイン電流一定のもとでは
温度が上昇するほど劣化することがわかる。

【００４２】従って、例えば温度がｔ１からｔ２に上昇
した場合、ドレイン電流Idsが△Ids増加するように、ゲ
ートバイアス電圧Vgを△Vgだけ上げれば、この温度変動
によるＩＭ３歪の変動を抑制できることがわかる。

【００４３】しかしながら、先に述べたゲートバイアス
電圧生成回路１００の出力するゲートバイアス電圧は温
度により変動するが、その変動量はトランジスタ２のVb
eの温度係数に拠るので、ＦＥＴ９の持つ温度特性を相
殺できるものではない。例えば、周囲温度がｔ１からｔ
２に上昇したとき、ゲートバイアス電圧生成回路１００
の出力するゲートバイアス電圧の増分は、図２（ａ）、
（ｂ）に示すＦＥＴ９のＩＭ３特性劣化を抑制しうる△
Vgと一致するものではない。

【００４４】そこで、本発明のＦＥＴ増幅器において
は、トランジスタ２によるエミッタホロワ回路のエミッ
タ抵抗を分割し、抵抗分割比を調整可能とすることによ
って、のVbeの温度係数を調整できるよう構成してい
る。

【００４５】これによって、ＦＥＴ９の品種による温度
係数の違いに対しトランジスタ２のVbeの温度係数を調
整することによって上記温度特性の相違を補完する、す
なわち、図２（ａ）、（ｂ）の特性を有するＦＥＴ９に
対して、周囲温度がｔ１からｔ２に上昇した場合の、ゲ
ートバイアス電圧生成回路１００の出力電圧の変動量が
△Vgとなるよう、トランジスタ２の温度係数を調整する
ことができる。

【００４６】尚、エミッタ抵抗の調整機能は抵抗器３に
限定する必要はなく、図１（ｂ）、（ｃ）に示すように
適宜抵抗器４を調整可能としても良い。

【００４７】

【発明の他の実施の形態】［本発明の第２の実施の形
態］図３は、本発明の第２の実施の形態によるＦＥＴ増
幅器の回路図である。図３を参照すると、図１（ａ）の
回路に比して、ダイオード１２が追加されている。

【００４８】本発明の第２の実施の形態によるＦＥＴ増
幅器は、ＦＥＴ９のＩＭ３特性、利得特性の温度による
変動が大きく、温度トランジスタ２の温度係数として、
より大きな温度係数を必要とする場合に適応する構成を
示している。

【００４９】図１（ａ）のゲートバイアス電圧生成回路
１００の構成では、エミッタ抵抗を分割し、分割比を調
整するため、トランジスタ２の有する温度係数を小さく
する方向で調整することとなる。このため、ＦＥＴ９の
特性の温度係数が、トランジスタ２の温度係数よりも大
きい場合、補償しきれない状況となる。

【００５０】そこで、図３のＦＥＴ増幅器では、トラン
ジスタ２のエミッタ端子と抵抗器３の間にダイオード１
２を接続し、トランジスタ２の温度係数を増大してい
る。すなわち、トランジスタ２のベース−エミッタ間の
ＰＮ接合の有する温度係数に、ダイオード１２の順方向
のＰＮ接合の温度係数を加えることにより、約２倍の温
度係数を得、より温度係数の高いＦＥＴにも対応可能と
したものである。

【００５１】尚、同様にしてダイオードを２段、３段カ
スケード接続することにより、より温度係数を大きくで
きることは云うまでも無い。［本発明の第３の実施の形態］図４は、本発明の第３の
実施の形態によるＦＥＴ増幅器の回路図である。図４を
参照すると、図１（ａ）の回路に比して、トランジスタ
７が追加されている。

【００５２】本発明の第３の実施の形態によるＦＥＴ増
幅器は、ＦＥＴ９をより高速にスイッチング制御する。

【００５３】図１（ａ）に示すＦＥＴ増幅器では、トラ
ンジスタ２をエミッタホロワ構成としたことで、ＦＥＴ
９をＯＦＦからＯＮさせる場合については高速に制御す
ることができたが、ＯＮからＯＦＦさせる場合はトラン
ジスタ２はＯＦＦするのみなので、時定数を有する。す
なわち、トランジスタ２がＯＦＦした場合、ＯＮ状態の
ＦＥＴ９がＯＦＦするには、ゲートに蓄積した電荷がエ
ミッタ電源入力端子５に印加された電圧により、抵抗器
４を通じて放電する時間を要するので、高速にＯＦＦす
ることができない。

【００５４】そこで、図４のＦＥＴ増幅器では、トラン
ジスタ７を設け、ＦＥＴ９の高速なＯＦＦ制御を可能と
している。すなわち、トランジスタ７のベース端子はト
ランジスタ２のベース端子に接続され、トランジスタ２
と同じ制御信号により駆動される。トランジスタ７はＰ
ＮＰトランジスタを用い、トランジスタ２と所謂プッシ
ュプル構成をとる。こうすることにより、ＦＥＴ９をＯ
ＦＦする場合、トランジスタ７はＯＮとなって抵抗器４
の両端を短絡するよう動作し、ＯＮ状態でＦＥＴ９のゲ
ートに蓄積された電荷を瞬時に放電し、ＦＥＴ９を高速
にＯＦＦする。

【００５５】これによって、ＦＥＴの温度補償機能に加
え、ＯＮ／ＯＦＦとも高速に制御することができ、時分
割多重通信システムの送信装置の最終出力段の高出力増
幅器等の用途に好適なＦＥＴ増幅器を提供することがで
きる。［本発明の第４の実施の形態］図５は、本発明の第４の
実施の形態によるＦＥＴ増幅器の回路図である。図５を
参照すると、図４の回路に比して、ダイオード１２が追
加されている。

【００５６】図５のＦＥＴ増幅器は、本発明の第３の実
施の形態によるＦＥＴ増幅器にダイオード１２を追加す
ることによって、トランジスタ２の温度係数を増大し、
より多くのＦＥＴ９の品種選定を可能としたものであ
る。

【００５７】ダイオード１２を追加したことによりトラ
ンジスタ２の温度係数を増大する構成は、本発明の第２
の実施の形態の説明において述べたものと同様であるの
で、ここでは詳細を省略する。

【００５８】

【発明の効果】以上説明したように、本発明のＦＥＴ増
幅器に拠れば、第１に、ゲートバイアス電圧生成回路１
００を、エミッタホロワ構成のトランジスタ２によって
構成し、エミッタ抵抗を分割して分割比を調整可能とし
たので、ゲートバイアス電圧発生回路の出力インピーダ
ンスを低く抑えることにより、ＦＥＴ９がブレークダウ
ンした場合でもリーク電流の増大を抑制できるだけでな
く、周囲温度によるＦＥＴ９のＩＭ３特性、利得特性の
変動を相殺するようにゲートバイアス電圧６の温度係数
を調整できる効果がある。

【００５９】第２に、ゲートバイアス電圧生成回路１０
０のトランジスタ２のエミッタ端子とエミッタ抵抗の間
にダイオードをカスケード接続したので、ゲートバイア
ス電圧生成回路１００の出力電圧の温度係数を増大する
ことができ、より温度係数の高いＦＥＴ９を選択した場
合にも温度補償できる効果がある。

【００６０】第３に、ゲートバイアス電圧生成回路１０
０のトランジスタ２とプッシュプル構成をとるトランジ
スタ７を設けたので、ＦＥＴ９の温度補償に加え、ゲー
トバイアス電圧生成回路１００のバイアス電圧入力端子
１に入力する信号によりＦＥＴ９をＯＮ／ＯＦＦ制御す
る場合において、ＯＮ制御時だけでなく、ＯＦＦ制御時
にも高速にスイッチング制御できる効果がある。

【００６１】第４に、プッシュプル構成のトランジスタ
スイッチを有する本発明のＦＥＴ増幅器において、トラ
ンジスタ２のエミッタ端子とエミッタ抵抗の間にダイオ
ード１２を設けたので、ＦＥＴのＯＮ／ＯＦＦ制御時に
高速にスイッチング制御できるだけでなく、より温度係
数の高いＦＥＴ９を選択した場合にも温度補償できる効
果がある。

【００６２】以上により本発明のＦＥＴ増幅器は、マイ
クロ波帯などの高周波帯域の信号を増幅する高出力ＦＥ
Ｔ増幅器において、高速にＦＥＴをＯＮ／ＯＦＦ制御で
き、簡易な構成により周囲温度の変化に応じてＦＥＴの
ゲートバイアス電圧を制御し、ＩＭ３特性、利得特性の
温度による変動を適切に抑制して、不要に消費電力を増
大することなく、広い温度範囲に渡って設計変更や再調
整を要さずに使用できる、ＦＥＴ増幅器を提供できる効
果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＦＥＴ増幅器
の回路図である。

【図２】本発明の第１の実施の形態によるＦＥＴ増幅器
の動作説明図である。

【図３】本発明の第２の実施の形態によるＦＥＴ増幅器
の回路図である。

【図４】本発明の第３の実施の形態によるＦＥＴ増幅器
の回路図である。

【図５】本発明の第４の実施の形態によるＦＥＴ増幅器
の回路図である。

【図６】従来の技術の一例によるＦＥＴのバイアス回路
図である。

【図７】従来の技術の一例によるＦＥＴのバイアス回路
図である。

【図８】従来の技術の一例によるＦＥＴのバイアス回路
図である。

【図９】時分割多重通信システムの送信局における時分
割多重送出動作を説明する説明図である。

【図１０】従来の技術の一例によるＦＥＴのバイアス回
路図である。

【符号の説明】

１ベース電源入力端子２トランジスタ３エミッタ抵抗４エミッタ抵抗５エミッタ電源入力端子６ゲートバイアス電圧７トランジスタ８高周波信号入力端子９ＦＥＴ１０高周波信号出力端子１１ドレイン電源１２ダイオード

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J090 AA01 AA41 CA02 CA27 CA36 CA85 CN04 FA10 FN01 HA02 HA09 HA19 HA25 HA26 HA39 HN14 KA12 MA01 SA14 TA01 TA02 TA06 5J091 AA01 AA41 CA02 CA27 CA36 CA85 FA10 HA02 HA09 HA19 HA25 HA26 HA39 KA12 MA01 SA14 TA01 TA02 TA06 5J092 AA01 AA41 CA02 CA27 CA36 CA85 FA10 GR09 HA02 HA09 HA19 HA25 HA26 HA39 KA12 MA01 SA14 TA01 TA02 TA06

Claims

【特許請求の範囲】

【請求項１】ソース端子が接地され、ドレイン端子に電
源電圧が印加され、ゲート端子に入力信号が印加された
ＦＥＴと、前記ＦＥＴのゲート端子にバイアス電圧を供
給するバイアス電圧生成手段とを有し、高周波帯域で使
用するＦＥＴ増幅器において、前記バイアス電圧生成手
段はトランジスタのエミッタホロワ回路を有し、前記エ
ミッタホロワ回路のエミッタ抵抗は第１のエミッタ抵抗
器と第２のエミッタ抵抗器とをカスケード接続するよう
２分割されて、前記第１のエミッタ抵抗器と前記第２の
エミッタ抵抗器との接続点から前記ＦＥＴのゲートバイ
アス電圧を出力することを特徴とする、ＦＥＴ増幅器。
【請求項２】前記エミッタホロワ回路は、前記トランジ
スタのエミッタ端子と前記第１のエミッタ抵抗器との間
に、エミッタ電流が順方向となるようダイオードを接続
したことを特徴とする、請求項１記載のＦＥＴ増幅器。
【請求項３】ソース端子が接地され、ドレイン端子に電
源電圧が印加され、ゲート端子に入力信号が印加された
ＦＥＴと、前記ＦＥＴのゲート端子にバイアス電圧を供
給するバイアス電圧生成手段とを有し、高周波帯域で使
用するＦＥＴ増幅器において、前記バイアス電圧生成手
段は第１のトランジスタによるエミッタホロワ回路を有
し、前記エミッタホロワ回路のエミッタ抵抗は第１のエ
ミッタ抵抗器と第２のエミッタ抵抗器とをカスケード接
続するよう２分割されて、前記第１のエミッタ抵抗器と
前記第２のエミッタ抵抗器との接続点から前記ＦＥＴの
ゲートバイアス電圧を出力するよう構成され、さらに前
記第１のトランジスタと組合せてプッシュプルスイッチ
回路を構成する第２のトランジスタを有し、前記第２の
トランジスタのベース端子は前記第１のトランジスタの
ベース端子に接続され、前記第２のトランジスタのエミ
ッタ端子は前記第１のエミッタ抵抗器と前記第２のエミ
ッタ抵抗器との接続点に接続され、前記第２のトランジ
スタのコレクタ端子は前記第２のエミッタ抵抗器とエミ
ッタ電源入力端子の接続点に接続されたことを特徴とす
る、ＦＥＴ増幅器。
【請求項４】前記エミッタホロワ回路は、前記第１のト
ランジスタのエミッタ端子と前記第１のエミッタ抵抗器
との間に、エミッタ電流が順方向となるようダイオード
を接続したことを特徴とする、請求項３記載のＦＥＴ増
幅器。