JP2024044124A - 電源変動検知回路及び電流源回路 - Google Patents

Abstract

【課題】小さな占有領域及び少ない電力消費で、電源電圧の変動による電流源の動作不良を回避又は解消する。【解決手段】実施形態の電源変動検知回路２は、所定の電流が流れる第１動作点と電流が流れない第２動作点とを有する電流源３に供給される電源電圧Ｖｓｐが印加される高電位側電源線Ｖ１及び低電位側電源線Ｖ２と、高電位側電源線Ｖ１又は低電位側電源線Ｖ２に接続されている制御極２１ａ、及び二つの被制御極２１ｂ、２１ｃを備えるスイッチング素子２１と、を含んでいて、電源電圧Ｖｓｐの低下時に電流源３内を流れる電流を誘発する。スイッチング素子２１は、電源電圧Ｖｓｐの急減時に遮断状態から導通状態に遷移することによって電流源３に電流を流入させるか又は電流源３から電流を流出させ、導通状態への遷移によって始まる制御極２１ａと被制御極２１ｂ又は被制御極２１ｃとの間の電位差の低下によって遮断状態に復帰する。【選択図】図１

Description

本発明は、電源変動検知回路及び電流源回路に関する。

半導体装置のような電子デバイスや、電子デバイスを含む電子機器には、しばしば、それらデバイスや機器内の各回路に所定の大きさの電流を供給する電流源回路が組み込まれる。電流源回路は、電源電圧の供給を受けて、例えば所定の定電流を出力する。このような電流源回路では、電源電圧の変動による出力電流の変動（電源電圧感度）を小さくすべく、所謂ブートストラップバイアス技術や自己バイアス法と呼ばれるバイアス方式が用いられることがある。これらのバイアス方式では、電流源回路への入力電流は、電源電圧に依存するというよりも寧ろ電流源回路自身の出力電流に依存するため、電源電圧感度が低減される（例えば非特許文献１参照）。

図９には、一般的な自己バイアス方式の電流源９００の一例が示されている。図９の電流源９００は、電源電圧Ｖｓｐが印加される正電源ラインＶＤＤと負電源ラインＶＳＳとの間に、それぞれＭＯＳ型電界効果トランジスタ（ＦＥＴ）であるｐ型トランジスタＭＰ１、ＭＰ２、ｎ型トランジスタＭＮ１、ＭＮ２及び抵抗Ｒ１００により構成されている。トランジスタＭＰ１、ＭＰ２のソースは正電源ラインＶＤＤに接続されており、この両トランジスタそれぞれのゲートとトランジスタＭＰ１のドレインとが接続されることによってカレントミラーが構成されている。電源電圧Ｖｓｐが印加されてトランジスタＭＰ１、ＭＮ１を通る電流が流れると、カレントミラーを構成するトランジスタＭＰ２にもトランジスタＭＰ１を流れる電流と略同じ大きさの電流が流れるためこの電流を出力電流とする電流源としての機能が得られる。

トランジスタＭＰ１、ＭＮ１を流れる電流、すなわちトランジスタＭＰ２を流れる電流（出力電流）は、トランジスタＭＰ１、ＭＰ２それぞれのゲート－ソース間電圧を含む閉回路に関してキルヒホッフの電圧則に基づいて成立する数式と、トランジスタＭＮ１、ＭＮ２それぞれのゲート－ソース間電圧及び抵抗Ｒ１００を含む閉回路に関して同電圧則に基づいて成立する数式との連立方程式から定まる。すなわち、電流源９００の出力電流は、各トランジスタのチャネル長変調効果を無視すれば、電源電圧Ｖｓｐに依存しない。そのため、電流源９００のような自己バイアス方式の電流源は、半導体集積回路装置の基準電流源として多用されている。

しかし、図９のような従来の自己バイアス方式の電流源には、非特許文献１にも記載のように、上記の連立方程式に２つの解が存在するため、電流源内の電流が定まる動作点が二つ存在する。そして、その二つの動作点のうちの一方が、所定の出力電流を得るべくその動作点での動作を意図して電流源が設計された期待される動作点であり、他方は、電流源内に電流が流れない、すなわち電流が出力されない、期待されない動作点である。電源電圧の印加時にどちらの動作点に電流源の動作が向かうかは、各トランジスタの寄生素子の特性に応じた分圧に基づくトランジスタＭＰ１及びトランジスタＭＮ２のゲート－ソース間電圧に依存する。そのため、図９に示す回路構成だけでは、電源電圧Ｖｓｐの印加時に、電流が流れ始めないまま期待されない動作点に収束してしまうことがある。そこで、図９のような電流源には、電源電圧の印加時に電流源内に確実に電流を流して期待されない動作点への収束を回避すべく起動回路（スタートアップ回路）が付加されることがある（同じく非特許文献１参照）。

図１０には、図９のような電流源に付加される従来の起動回路の一例が示されている。図１０の回路では、起動回路９１０としてキャパシタＣ１００が、図９の電流源９００のトランジスタＭＮ１のドレインと負電源ラインＶＳＳとの間に接続されている。起動回路９１０を備えた電流源９００では、電源電圧Ｖｓｐの印加時には、トランジスタＭＰ１、ＭＰ２それぞれの寄生容量とキャパシタＣ１００の容量との分圧によってトランジスタＭＰ１のゲート－ソース間電圧が定まる。そのため、キャパシタＣ１００の容量値の適切な選択によって、電源電圧Ｖｓｐの印加時からトランジスタＭＰ１及びトランジスタＭＰ２のドレイン電流を流すことができ、電流源９００を起動させることができる。キャパシタを用いた自己バイアス方式の電流源の起動回路としては、図１０の例以外にも、電流源のｐ型ＭＯＳＦＥＴのゲートとｎ型ＭＯＳＦＥＴのゲートとの間にキャパシタが接続されるものなど、種々の構成が存在する（例えば特許文献１及び特許文献２参照）。

このように、起動回路を設けることによって、自己バイアス方式の電流源において電源電圧の印加時に期待される動作点での動作を確実にすることができる。しかし、このような起動回路が設けられていても、期待される動作点での動作中に電源電圧が急激に低下すると、その急低下に伴って各トランジスタのゲート－ソース間電圧が低下して電流源内に電流が流れなくなり、その動作が期待されない動作点へと遷移してしまうことがある。そのため、電源電圧の急減時にも、電流源内の通電を誘発して期待されない動作点への移行を防止し得る起動回路が設けられることがある（例えば特許文献３参照）。

図１１には、そのように電源電圧の急減に対応可能な従来の起動回路の他の例が示されている。図１１の回路では、ｐ型ＭＯＳトランジスタＭＰ３及びｎ型ＭＯＳトランジスタＭＮ３からなるインバータ９５０とｎ型ＭＯＳトランジスタＭＮ４とを含む起動回路９２０が、図９の電流源９００に付加されている。インバータ９５０の入力はトランジスタＭＮ１、ＭＮ２のゲートに接続され、インバータ９５０の出力はトランジスタＭＮ４のゲートに接続され、トランジスタＭＮ４のソースが負電源ラインＶＳＳに、ドレインがトランジスタＭＰ１、ＭＰ２それぞれのゲートに接続されている。電源電圧の急減により、電流源９００の動作が期待されない動作点に移行した場合は、電流源９００内に電流が流れないため、トランジスタＭＮ２のゲート－ソース間電圧が略ゼロとなり、同様にトランジスタＭＮ３のゲート－ソース間電圧も略ゼロとなってトランジスタＭＮ３がオフ状態となる。それに伴いインバータ９５０の出力がハイレベルとなってトランジスタＭＮ４がオン状態となり、電流源９００のトランジスタＭＰ１、ＭＰ２のゲート電位を引き下げる。この結果、電流源９００内で電流が流れ始め、その動作が期待される動作点へと移行する。この移行に伴って、トランジスタＭＮ２のドレイン－ソース間電圧も上昇するので、インバータ９５０の出力が反転してロウレベルとなってトランジスタＭＮ４がオフ状態となり、起動回路９２０の動作は電流源９００に影響しなくなる。

図１２には、電源電圧の急減に対応可能な従来の起動回路のさらに他の例である起動回路９３０が示されている。起動回路９３０では、図１１のｐ型ＭＯＳトランジスタＭＰ３の代わりに抵抗Ｒ９００が正電源ラインＶＤＤとトランジスタＭＮ３との間に接続されており、トランジスタＭＮ３のゲートは単独でトランジスタＭＮ１、ＭＮ２のゲートに接続されている。起動回路９３０も、図１１の起動回路９２０と同様に動作する。すなわち、電源電圧の急減などにより、電流源９００が期待されない動作点に移行すると、トランジスタＭＮ２のゲート－ソース間電圧の低下と共にトランジスタＭＮ３がオフ状態となり、トランジスタＭＮ４のゲート電圧が正電源ラインＶＤＤの電位に近づくためトランジスタＭＮ４がオン状態となる。トランジスタＭＰ１、ＭＰ２のゲート電位が引き下げられるため、電流源９００内で電流が流れ始め、その動作が期待される動作点へと移行する。このように図１１及び図１２の起動回路９２０、９３０では、期待される動作点での動作中には電流源９００に影響を与えることなく、一方、電源電圧の急減によって期待されない動作点に移行してしまうときには電流源９００の動作を期待される動作点に引き戻すことができる。

米国特許出願公開第２００４／０１６４７９０号明細書 米国特許出願公開第２００９／０００９１５２号明細書 特開２０１１－１１８５３２号公報

P.R. グレイ、P.J. フルスト、S.H. レビス及びR.G. メイヤー共著、「システムＬＳＩのためのアナログ集積回路設計技術（上）［原書第４版］」、浅田邦博及び永田穣監訳、培風館出版、２００３年７月発行、Ｐ．３６０～３６２

しかし、図１１の起動回路９２０では、正電源ラインＶＤＤと負電源ラインＶＳＳとの間に接続されているインバータ９５０に、期待される動作点での動作中に電流が流れるため消費電力が増大する。起動回路９２０においてこの電流を小さくするためには、トランジスタＭＰ３のゲートアスペクト比（ゲート幅／ゲート長）を小さくする必要がある。また、期待される動作点での動作中にトランジスタＭＮ４を確実にオフにするためには、トランジスタＭＮ３においてゲート－ソース間電圧に対するドレイン－ソース間抵抗を小さくする必要があり、そのため、トランジスタＭＮ３のゲートアスペクト比を大きくする必要がある。すなわち、ゲートパターンが所定のデザインルールの下で決定され、且つ、材料の選択範囲が限られる半導体基板上で実現される集積回路装置内の電流源の起動回路では、ゲート幅の大きなトランジスタＭＮ３、及びゲート長の大きなトランジスタＭＰ３が求められる。そのため、例えばサブミクロンオーダーの消費電流が求められる超低消費電力の半導体集積回路装置では、そのような大きなゲート長又は大きなゲート幅を有するトランジスタを含む起動回路９２０は、集積回路装置のチップにおいて占有面積が大きくなり、半導体集積回路装置の小型化を阻害することがある。

図１２の起動回路９３０においても、期待される動作点での動作中に抵抗Ｒ９００とトランジスタＭＮ３との直列回路に電流が流れるため消費電力が増大する。この電流を小さくするためには、抵抗Ｒ９００を大きくする必要があり、例えば超低消費電力の半導体集積回路装置では、１０ＭΩ以上の抵抗Ｒ９００が求められることがある。その場合、上記と同様に、所定のデザインルール及び材料選択に関する制約の下で半導体基板上に設けられる抵抗Ｒ９００は、非常に大きな長さが必要となることがある。また、起動回路９３０においても、起動回路９２０に関して前述したトランジスタＭＮ３のゲートアスペクト比に関する要求は存在する。そのため、起動回路９３０も、集積回路装置のチップ上での占有面積が大きくなり、半導体集積回路装置の小型化を阻害することがある。

このように、図１１や図１２の起動回路９２０、９３０は、電源電圧の急減により期待されない動作点に陥った電流源を期待される動作点へ復帰させることができるが、定常的に電流が流れるため、極めて低い消費電力が求められる場合には、その電流低減の為に各起動回路を構成するトランジスタ又は抵抗が大きな面積を占めてしまうことがある。そのため、適用される半導体集積回路装置などの電子デバイスや電子機器の小型化が阻害されたり、コストが増大したりすることがある。

本発明は、このような問題に鑑み、小さな占有領域及び少ない電力消費で、電源電圧の変動による電流源の動作不良を回避又は解消することを目的とする。

本発明の一実施形態の電源変動検知回路は、所定の電流が流れる第１動作点と電流が流れない第２動作点とを有する電流源に供給される電源電圧の低下時に前記電流源内を流れる電流を誘発する電源変動検知回路であって、前記電源電圧が印加される高電位側電源線及び低電位側電源線と、前記高電位側電源線又は前記低電位側電源線に接続されている制御極、及び前記制御極の状態に応じて互いの間の電気的な接続状態を変えられる二つの被制御極を備えるスイッチング素子と、を含み、前記スイッチング素子は、前記電源電圧の急減時に前記二つの被制御極間を遮断状態から導通状態にすることによって前記電流源に電流を流入させるか又は前記電流源から電流を流出させ、前記導通状態への遷移によって始まる前記制御極と前記二つの被制御極の一方との間の電位差の低下によって前記遮断状態に復帰するように構成されている。

本発明の一実施形態の電流源回路は、電源電圧が印加される高電位側電源線及び低電位側電源線を含んでいて、所定の電流が流れる第１動作点と電流が流れない第２動作点とを有する電流源と、前記電流源に接続されていて、前記電源電圧の低下時に前記電流源内を流れる電流を誘発する電源変動検知回路と、を含む電流源回路であって、前記電源変動検知回路は、前記高電位側電源線又は前記低電位側電源線に接続されている制御極、及び前記制御極の状態に応じて互いの間の電気的な接続状態を変えられる二つの被制御極を備えるスイッチング素子を含み、前記スイッチング素子は、前記電源電圧の急減時に前記二つの被制御極間を遮断状態から導通状態にすることによって前記電流源に電流を流入させるか又は前記電流源から電流を流出させ、前記導通状態への遷移によって始まる前記制御極と前記二つの被制御極の一方との間の電位差の低下によって前記遮断状態に復帰するように構成されている。

本発明の電源変動検知回路によれば、大きな占有領域を要することなく、少ない電力消費で、電源電圧の変動による電流源の動作不良を回避又は解消することができる。また、本発明の電流源回路によれば、大きな占有領域を要することなく、少ない消費電力で、電源電圧の変動時にも動作不良を回避又は解消して所望の電流を負荷に供給することができる。

本発明の第１実施形態の電源変動検知回路及び電流源回路の一例を示す回路図である。 図１の電源変動検知回路及び電流源回路の各部の電圧波形及び電流波形の一例を模式的に示す図である。 図１の電流源回路の変形例を示す回路図である。 図１の電流源回路の変形例を示す回路図である。 図１の電流源回路の変形例を示す回路図である。 図１の電源変動検知回路の変形例を示す回路図である。 図１の電源変動検知回路の変形例を示す回路図である。 図１の電源変動検知回路の変形例を示す回路図である。 本発明の第２実施形態の電源変動検知回路及び電流源回路の一例を示す回路図である。 図５Ａの電流源回路の変形例を示す回路図である。 図５Ａの電流源回路の変形例を示す回路図である。 本発明の第３実施形態の電源変動検知回路及び電流源回路の一例を示す回路図である。 本発明の第４実施形態の電源変動検知回路及び電流源回路の一例を示す回路図である。 図６の電源変動検知回路の変形例を示す回路図である。 図６の電源変動検知回路の変形例を示す回路図である。 図６の電源変動検知回路の変形例を示す回路図である。 一般的な自己バイアス方式の電流源を示す回路図である。 従来の起動回路を備えた電流源の一例を示す回路図である。 従来の起動回路を備えた電流源の他の例を示す回路図である。 従来の起動回路を備えた電流源のさらの他の例を示す回路図である。

図面を参照しながら本発明の電源変動検知回路及び電流源回路の実施形態を説明する。しかし、本発明は、以下に説明される実施形態に限定されない。

＜第１実施形態＞
図１には、第１実施形態の電源変動検知回路の一例である電源変動検知回路２、及び、第１実施形態の電流源回路の一例である電流源回路１が示されている。電流源回路１は、電流源３と、電流源３に接続されている電源変動検知回路２とを含んでいる。以下の説明では、「電源変動検知回路」は、単に「検知回路」とも称される。電流源３及び検知回路２は、いずれも、電流源３に供給される電源電圧Ｖｓｐが印加される高電位側電源線Ｖ１及び低電位側電源線Ｖ２を含んでいる。電流源３と検知回路２は高電位側電源線Ｖ１及び低電位側電源線Ｖ２を共有している。高電位側電源線Ｖ１は、電源電圧Ｖｓｐを供給する電源（図示せず）の高電位側出力に接続され、低電位側電源線Ｖ２はその電源の低電位側出力に接続される。電流源回路１には、任意の大きさの電源電圧Ｖｓｐが印加され得る。

図１の電流源回路１の電流源３は、先に図９を参照して説明された所謂自己バイアス方式の電流源である。図１の電流源３は、それぞれのソースが高電位側電源線Ｖ１に接続されている一対のｐ型電界効果トランジスタ３０ｐ（ｐ型電界効果トランジスタ３１ｐ及びｐ型電界効果トランジスタ３２ｐ）と、一対のｐ型電界効果トランジスタ３０ｐと低電位側電源線Ｖ２との間に接続されている一対のｎ型電界効果トランジスタ３０ｎ（ｎ型電界効果トランジスタ３１ｎ及びｎ型電界効果トランジスタ３２ｎ）とを含んでいる。なお、「電界効果トランジスタ」は、以下では単に「ＦＥＴ」とも表記される。ｐ型ＦＥＴ３１ｐのゲートとｐ型ＦＥＴ３２ｐのゲートとは互に接続されており、さらにｐ型ＦＥＴ３１ｐのドレインに接続されている。そのため、一対のｐ型ＦＥＴ３０ｐはカレントミラーを構成している。ｎ型ＦＥＴ３１ｎのドレインはｐ型ＦＥＴ３１ｐのドレインに接続されており、ｎ型ＦＥＴ３２ｎのドレインはｐ型ＦＥＴ３２ｐのドレインに接続されている。ｎ型ＦＥＴ３１ｎのゲートとｎ型ＦＥＴ３２ｎのゲートとは互に接続されており、さらにｎ型ＦＥＴ３２ｎのドレインに接続されている。ｎ型ＦＥＴ３２ｎのソースは低電位側電源線Ｖ２に接続されており、ｎ型ＦＥＴ３１ｎのソースは電気抵抗３３を介して低電位側電源線Ｖ２に接続されている。なお、「電気抵抗」は、以下では単に「抵抗」とも称される。

電流源３は、図９に示される電流源９００と同様に動作する。すなわち、電源電圧Ｖｓｐの供給を受けてｐ型ＦＥＴ３１ｐとｎ型ＦＥＴ３１ｎに流れる電流と略同じ大きさの電流がｐ型ＦＥＴ３２ｐに流れる。これら各ＦＥＴに流れる電流は、一対のｐ型ＦＥＴ３０ｐそれぞれのゲート－ソース間電圧を含む閉回路に関して成立する数式と、一対のｎ型ＦＥＴ３０ｎそれぞれのゲート－ソース間電圧及び抵抗３３を含む閉回路に関して成立する数式との連立方程式から定まる。電流源３は、電流源９００に関して説明されたように二つの動作点を有する。そして、その二つの動作点のうちの一方が、その動作点での動作を意図して電流源３が設計され、その設計において意図された所定の電流が流れる、期待される動作点であり、他方は、電流源３内に電流が流れない、期待されない動作点である。以下では、「期待される動作点」は「第１動作点」と称され、「期待されない動作点」は「第２動作点」と称される。

図１の検知回路２は、スイッチング素子２１と、キャパシタ（第１キャパシタ）２２と、抵抗２３と、を含んでいる。キャパシタ２２と抵抗２３は、ローパスフィルタを構成している。スイッチング素子２１は、制御極２１ａ、及び制御極２１ａの状態に応じて互いの間の電気的な接続状態を変えられる二つの被制御極（被制御極２１ｂ及び被制御極２１ｃ）を備えている。実施形態の検知回路においてスイッチング素子２１は、例えば、制御極２１ａに与えられる電位が所定の値を超えるか否かに応じて、被制御極２１ｂと被制御極２１ｃとの間の導通状態と遮断状態とを切り替える。或いは、これら両制御極の間は、制御極２１ａの電位又は電流が大きく（又は小さく）なるにつれて、徐々に遮断状態から導通状態に変えられてもよい。

図１の例では、スイッチング素子２１はｐ型ＦＥＴ２ｐからなる。スイッチング素子２１の制御極２１ａはｐ型ＦＥＴ２ｐのゲートであり、二つの被制御極２１ｂ、２１ｃの一方である被制御極２１ｂ及び他方である被制御極２１ｃは、それぞれ、ｐ型ＦＥＴ２ｐのソース及びドレインである。そのため、ｐ型ＦＥＴ２ｐのバックゲートはｐ型ＦＥＴ２ｐのソースである被制御極２１ｂに接続されている。ｐ型ＦＥＴ２ｐのゲートは高電位側電源線Ｖ１に接続されている。キャパシタ２２は、ｐ型ＦＥＴ２ｐのソースと、ｐ型ＦＥＴ２ｐのゲートとは接続されていない低電位側電源線Ｖ２との間に接続されている。抵抗２３は、ｐ型ＦＥＴ２ｐのソースと高電位側電源線Ｖ１との間に接続されている。すなわち、キャパシタ２２と抵抗２３によって構成されるローパスフィルタの入力が高電位側電源線Ｖ１に接続されており、出力がｐ型ＦＥＴ２ｐのソースに接続されている。

図１の検知回路２は、電源電圧Ｖｓｐの印加時に電流源３を起動する起動回路４をさらに含んでいる。起動回路４は、キャパシタ４１（第２キャパシタ）、トランジスタ４２（第１トランジスタ）、及びトランジスタ４３（第２トランジスタ）を含んでいる。トランジスタ４２は、制御極４２ａ、被制御極４２ｂ（第１被制御極）、及び被制御極４２ｃ（第２被制御極）を備えている。トランジスタ４３も、制御極４３ａ、被制御極４３ｂ（第１被制御極）、及び被制御極４３ｃ（第２被制御極）を備えている。トランジスタ４２は制御極４２ａに与えられる電位に応じて被制御極４２ｂと被制御極４２ｃとの間の導通状態を変化させる。同様にトランジスタ４３は制御極４３ａに与えられる電位に応じて二つの被制御極４３ｂ、４３ｃ間の導通状態を変化させる。

図１の例においてトランジスタ４２、４３は、それぞれｎ型ＦＥＴである。トランジスタ４２の制御極４２ａ、被制御極４２ｂ、及び被制御極４２ｃは、それぞれ、図１の例において電界効果トランジスタであるトランジスタ４２のゲート、ソース、及びドレインであり、以下では、単に「ゲート４２ａ」、「ソース４２ｂ」、及び「ドレイン４２ｃ」とも称される。同様に、トランジスタ４３の制御極４３ａ、被制御極４３ｂ、及び被制御極４３ｃは、以下では、単に「ゲート４３ａ」、「ソース４３ｂ」、及び「ドレイン４３ｃ」とも称される。

キャパシタ４１は、トランジスタ４２のゲート４２ａ、スイッチング素子２１の被制御極２１ｃ（ｐ型ＦＥＴ２ｐのドレイン）及びトランジスタ４３のドレイン４３ｃと、高電位側電源線Ｖ１と、の間に接続されている。すなわち、トランジスタ４２のゲート４２ａと、スイッチング素子２１の被制御極２１ｃと、トランジスタ４３のドレイン４３ｃと、キャパシタ４１における高電位側電源線Ｖ１と反対側の電極とは、互いに接続されている。

トランジスタ４３は、トランジスタ４２のゲート４２ａとソース４２ｂとの間に接続されている。すなわち、トランジスタ４３のドレイン４３ｃはトランジスタ４２のゲート４２ａと接続されており、トランジスタ４３のソース４３ｂはトランジスタ４２のソース４２ｂと接続されている。トランジスタ４２のソース４２ｂ及びトランジスタ４３のソース４３ｂは、共に、低電位側電源線Ｖ２に接続されている。

トランジスタ４３のゲート４３ａは電流源３の第１ゲートＧ１に接続されている。そしてトランジスタ４２のドレイン４２ｃは電流源３の第２ゲートＧ２に接続されている。第１ゲートＧ１は、一対のｎ型ＦＥＴ３０ｎそれぞれのゲートであり、第２ゲートＧ２は、一対のｐ型ＦＥＴ３０ｐそれぞれのゲートである。トランジスタ４２のドレイン４２ｃは、スイッチング素子２１の導通状態への遷移によって第２ゲートＧ２の電位を下降させる。以下、このスイッチング素子２１の導通状態への遷移を含む検知回路２の作用について説明する。

＜検知回路の作用＞
電流源３に電源電圧Ｖｓｐが印加されると、起動回路４の作用で電流源３が起動し（起動回路４の作用は後述する）、電流源３の動作が第１動作点に収束して、所定の電流が電流源３内を流れる。電流源３内に電流が流れている場合、ｎ型ＦＥＴ３１ｎ、３２ｎは導通状態にあり、すなわち、これらｎ型ＦＥＴのゲート－ソース間電圧は閾値電圧以上となっている。そのため、電流源３の第１ゲートＧ１にゲート４３ａが接続されているトランジスタ４３も導通状態となり、トランジスタ４２のゲート４２ａとソース４２ｂとの間にはトランジスタ４２をオンさせるような電圧が付加されず、トランジスタ４２はオフ状態となる。このようにトランジスタ４３は、電流源３に電流が流れているときにはトランジスタ４２を、オフ状態にして遮断させる。そのため、電流源３に電流が流れている場合（例えば第１動作点での動作中）は、検知回路２の動作は電流源３に影響しない。

一方、電源電圧Ｖｓｐが急激に低下すると、電流源３内の各ＦＥＴのゲート－ソース間電圧が低下して各ＦＥＴがオフ状態となって電流源３内に電流が流れなくなり、電流源３単独では期待されない第２動作点に動作が移行して容易に第１動作点に復帰できないことがある。そこで、実施形態の検知回路２は、そのように供給される電源電圧Ｖｓｐの急峻な低下時に、以下に説明するように動作して電流源３内を流れる電流を誘発し、好ましくは、電流源３の動作を第１動作点に復帰させる。

図１の電流源回路１において電源電圧Ｖｓｐが急減する（例えば、高電位側電源線Ｖ１の電位ＶＨが急低下する）と、一対のｐ型ＦＥＴ３０ｐのゲート－ソース間電圧が０Ｖに近づき、電流源３内に電流が流れなくなることがある。一方、電位ＶＨが急低下した瞬間、キャパシタ２２は、その急低下までの充電によって蓄えられた電荷による電圧、すなわち急低下前の電源電圧Ｖｓｐに略等しい端子間電圧を維持する。このとき、スイッチング素子２１を構成するｐ型ＦＥＴ２ｐのゲート－ソース間電圧が閾値電圧以上になるほど電位ＶＨが下がると、ｐ型ＦＥＴ２ｐが導通状態へと遷移し、キャパシタ２２にチャージされている電荷がｐ型ＦＥＴｐ２のドレインを通ってトランジスタ４２のゲート４２ａへと流れる。このとき、電流が流れていない電流源３内の一対のｎ型ＦＥＴ３０ｎのゲート－ソース間電圧は閾値電圧未満であるので第１ゲートＧ１にゲート４３ａが接続されているトランジスタ４３もオフ状態にあり、そのためトランジスタ４２のゲート４２ａの電位は上昇する。

そしてトランジスタ４２のゲート－ソース間電圧が閾値電圧以上になると、トランジスタ４２が導通状態となり、高電位側電源線Ｖ１からｐ型ＦＥＴ３１ｐを通ってトランジスタ４２へと電流が流れる。ｐ型ＦＥＴ３１ｐを通って電流が流れるため、電流源３の第２ゲートＧ２の電位が下降すると共に、一対のｐ型ＦＥＴ３０ｐそれぞれのゲート－ソース間電圧が増大し、電流源３内に電流が流れ、電流源３の動作が、期待される第１動作点に戻り、正常動作に復帰する。このように、トランジスタ４２は、ｐ型ＦＥＴ２ｐ（スイッチング素子２１）の導通状態への遷移に応じてソース４２ｂとドレイン４２ｃとの間が導通状態となるように構成されている。スイッチング素子２１は、電源電圧Ｖｓｐの急減時に二つの被制御極２１ｂ、２１ｃ間を遮断状態から導通状態にすることによって、トランジスタ４２を導通状態にして電流源３から電流を流出させる。

スイッチング素子２１は、高電位側電源線Ｖ１の電位ＶＨの急低下に応じて導通状態に遷移した後、低下するｐ型ＦＥＴ２ｐのゲート－ソース間電圧が閾値電圧を下回ると遮断状態に復帰する。すなわち、スイッチング素子２１は、自身の導通状態への遷移によって始まる制御極２１ａと被制御極２１ｂとの間の電位差の低下によって遮断状態に復帰するように構成されている。図１の例において具体的には、スイッチング素子２１の導通状態への遷移によって始まるキャパシタ２２の放電によって、制御極２１ａと被制御極２１ｂとの間の電位差が低下する。要するにスイッチング素子２１は、自身の導通状態への遷移によってスイッチング素子２１内を流れ始める電流によって、電流源３の状態の変化などを介さずに直接もたらされる制御極２１ａと被制御極２１ｂとの間の電位差の低下によって遮断状態に復帰するように構成されている。

電流源３に電流が流れて例えば第１動作点での動作に復帰すると、一対のｎ型ＦＥＴ３０ｎのゲート－ソース間電圧が上昇するため、トランジスタ４３もオン状態となり、トランジスタ４２が遮断状態となって検知回路２の動作は電流源３に影響しなくなる。トランジスタ４３は、オン状態のまま線形領域で動作するが、電源電圧Ｖｓｐに変動がなければキャパシタ４１やｐ型ＦＥＴ２ｐから電流が流入しないので、トランジスタ４３には略電流は流れない。

図１の検知回路２は、低電位側電源線Ｖ２の電位ＶＬが急上昇したときも、上述した高電位側電源線Ｖ１の電位ＶＨが急低下したときと同様に動作する。すなわち、電位ＶＬが急上昇すると、一対のｎ型ＦＥＴ３０ｎのゲート－ソース間電圧が０Ｖに近づき、電流源３内に電流が流れなくなることがあるが、電位ＶＬが急上昇した瞬間、キャパシタ２２は、急上昇前の電源電圧Ｖｓｐに略等しい端子間電圧を維持する。このとき、スイッチング素子２１を構成するｐ型ＦＥＴ２ｐの閾値電圧以上に電位ＶＬが上昇すると、ｐ型ＦＥＴ２ｐはオン状態となって導通状態へと遷移し、キャパシタ２２にチャージされている電荷がトランジスタ４２のゲート４２ａに流れる。その後は、上述した電位ＶＨが急低下したときと同様に、トランジスタ４２、４３、及びｐ型ＦＥＴ２ｐが動作し、ｐ型ＦＥＴ３１ｐを通る電流を電流源３から流出させ、電流源３を第１動作点での動作に復帰させる。ｐ型ＦＥＴ２ｐは、キャパシタ２２の放電に伴って遮断状態に復帰する。電流源３に電流が流れるとトランジスタ４３は導通状態となり、トランジスタ４２は遮断状態となって検知回路２の動作は電流源３に影響しなくなる。

図２には、高電位側電源線Ｖ１の電位ＶＨ（上段）を５Ｖ～１．８Ｖへ急激に変化させた場合の電流源３内を流れる電流（例えばｐ型ＦＥＴ３２ｐのドレイン電流）Ｉｒｅｆ（中段）及び一対のｎ型ＦＥＴ３０ｎのゲート－ソース間電圧Ｖｇｓ（下段）の一例が模式的に示されている。なお、図２では、実施形態の電流源回路１における電位ＶＨ、電流Ｉｒｅｆ、及び電圧Ｖｇｓが実線で示されており、参考として、図２の中段及び下段には、図１０の従来の起動回路９１０を備えた電流源９００を流れる電流Ｉｒｅｆ１、及びトランジスタＭＮ１、ＭＮ２のゲート－ソース間電圧Ｖｇｓ１が併せて破線で示されている。さらに図２の中段には、図１２の従来の起動回路９３０を備えた電流源９００を流れる電流Ｉｒｅｆ２も併せて一点鎖線で示されている。図２では、１ｍｓｅｃの時点で電位ＶＨが５Ｖから１．８Ｖに低下している。

図２に破線で示されているように、図１０の電流源９００では、電源電圧が急減すると、各トランジスタがオフ状態となり、期待されない動作点に動作が移り、さらに、期待されない動作点から復帰する手段がない為、電流Ｉｒｅｆ１は０Ａを保持している。また、トランジスタＭＮ１、ＭＮ２のゲート－ソース間電圧Ｖｇｓ１は、電位ＶＨの急低下後、徐々に低下して閾値電圧に満たない０．４Ｖ程度の電圧値に留まっている。これに対して、本実施形態の電流源回路１では、電位ＶＨが急低下したタイミングで、スイッチング素子２１（ｐ型ＦＥＴ２ｐ）が導通状態になり、ｐ型ＦＥＴ３１ｐから電流を引き込む。この為、電流Ｉｒｅｆが電位ＶＨの低下の直後に一時的に上昇した後、電位ＶＨの急低下前の電流値に復帰している。電圧Ｖｇｓも、一時的に上昇して各トランジスタの飽和動作でクランプした後、電位ＶＨの急低下前の電圧値に戻っている。

また、図２の中段に一点鎖線で示されているように、電源電圧の急減に対応可能な従来の起動回路９３０を備えた図１２の電流源９００内の電流Ｉｒｅｆ２は、起動回路９３０の作用によって、電位ＶＨの急低下後に、電位ＶＨの急低下前の電流値に回復している。しかし、本実施形態における電流Ｉｒｅｆが２０μｓｅｃ程度で回復しているのに対して、電流Ｉｒｅｆ２は回復までに１００μｓｅｃ程度の時間を要している。すなわち、本実施形態の検知回路２の方が、早期に電流源３を期待される第１動作点に復帰させている。これは、図１２の起動回路９３０では前述したように抵抗Ｒ９００を流れる電流が小さくされるのでトランジスタＭＮ４のゲートのチャージに時間を要するのに対して、本実施形態では、トランジスタ４２のゲート４２ａのチャージ電流は、キャパシタ２２から導通状態のスイッチング素子２１だけを経由して供給されるためと考えられる。

このように本実施形態では、電源電圧Ｖｓｐの急減を受けて期待されない第２動作点に電流源３の動作が移行しても、検知回路２のスイッチング素子２１によって電流源３に電流を誘発して、第１動作点での動作に電流源３を早期に復帰させることができる。そして本実施形態では、前述したように、電源電圧Ｖｓｐの急減時に導通状態となるスイッチング素子２１は、自身の通電によって時間と共に自律的に遮断状態に復帰する。加えて、電流源３に電流が流れている間に導通状態となるトランジスタ４３には定常状態では電流は流れない。従って、図１１や図１２に示されるような従来の起動回路と比べて、消費電力を抑制することができる。

また、そのように検知回路２に定常状態では基本的に電流が流れないので、図１１や図１２の起動回路に求められる、内部のトランジスタの大きなゲートアスペクト比や、内部の抵抗の大きな抵抗値は求められない。従って、本実施形態の検知回路２は、電源電圧の急減に対応可能な従来の起動回路と比べて、小さく実現できると考えられる。このように、本実施形態の検知回路によれば、大きな占有領域を要することなく、少ない電力消費で、電源電圧の変動による電流源の動作不良を回避又は解消することができる。また、本実施形態の電流源回路によれば、大きな占有領域を要することなく、少ない消費電力で、電源電圧の変動時にも動作不良を回避又は解消して所望の電流を負荷に供給することができる。

なお、電源電圧Ｖｓｐの「急減」は、電流源３内に電流が流れなくなるような急峻な電源電圧Ｖｓｐの減少（低下）を意味する。すなわち、電源電圧Ｖｓｐが時間に対するある程度までの変化率で低下しても、例えば自己バイアス方式の電流源３内では、電流源３内の各ＦＥＴがオフする前に、帰還動作によって各ＦＥＴのゲート電位が変化して例えば第１動作点での動作が維持される。しかし、電源電圧Ｖｓｐの変化が急過ぎると、帰還動作が追随できずに各ＦＥＴがオフしてしまって電流源３内に電流が流れなくなることがある。

本実施形態では、前述したように、スッチング素子２１が、このような「急減」時に導通状態となることによって、電流源３内で電流を流れさせて、電流源３を第１動作点での動作に復帰させる。そのため、スイッチング素子２１は、一対のｐ型ＦＥＴ３０ｐをオフ状態にさせるような電源電圧Ｖｓｐの急減時に導通状態となることが好ましい。例えば、スイッチング素子２１を構成するｐ型ＦＥＴ２ｐが一対のｐ型ＦＥＴ３０ｐ及び一対のｎ型ＦＥＴ３０ｎと略同じ閾値電圧、又は低い閾値電圧であることが、好ましいことがある。

キャパシタ２２の容量値は、例えば、電源電圧Ｖｓｐの急減による電流源３内の電流の停止後に、検知回路２の作用により再度電流が流れ始めるまでトランジスタ４２を導通状態に維持させ得る程度の時定数をｐ型ＦＥＴ２ｐのオン抵抗と共にもたらすような値に設定される。

＜起動回路の動作＞
前述したように、本実施形態の検知回路１は起動回路４を含んでいる。起動回路４は、電源電圧Ｖｓｐの印加時に、電流が流れない第２動作点での動作に電流源３が留まることを阻んで電流源３を起動させる。図１の電流源回路１に電源電圧Ｖｓｐが印加されると、トランジスタ４２のゲート４２ａの電位は、キャパシタ４１の容量と、トランジスタ４２のゲート容量、及びトランジスタ４３のドレイン－ソース間の寄生容量との分圧によって定まる。そのため、キャパシタ４１の容量値を、そのような分圧によってトランジスタ４２のゲート－ソース間電圧が閾値電圧を超えるように選択することによって、電源電圧Ｖｓｐの印加時にトランジスタ４２を導通状態にすることができる。トランジスタ４２が導通状態になると、前述したように、ｐ型ＦＥＴ３１ｐを通る電流が流れる。その結果、一対のｐ型ＦＥＴ３０ｐそれぞれのゲート－ソース間電圧が増大し、電流源３内に電流が流れて電流源３が起動し、好ましくは第１動作点での動作を開始する。このように、起動回路４を含む検知回路２は、電源電圧Ｖｓｐの印加時に、検知回路２内の寄生容量とキャパシタ４１の容量との分圧によってトランジスタ４２を導通状態にして、電流源３から電流を流出させることにより電流源３を起動させる。

図１の電流源回路１及び検知回路２では、起動回路４は検知回路２に含まれている。しかし、電流源３を起動させる手段、特にキャパシタ４１は検知回路２に含まれずに電流源３に備えられていてもよい。図３Ａ～図３Ｃには、そのように電流源３がキャパシタ４１（第２キャパシタ）を含んでいる電流源回路１の変形例が、それぞれ示されている。

図３Ａの例では、キャパシタ４１は、電流源３の第２ゲートＧ２と低電位側電源線Ｖ２との間に接続されている。図３Ｂの例では、キャパシタ４１は、電流源３の第１ゲートＧ１と高電位側電源線Ｖ１との間に接続されている。そして図３Ｃの例では、第１ゲートＧ１と第２ゲートＧ２との間にキャパシタ４１が接続されている。なお、図３Ａ～図３Ｃ、並びに、以下で参照される各図面において、図１に示される構成要素と同様の構成要素には、図１に付されている符号と同じ符号が付されるか適宜省略され、繰り返しとなる説明は適宜省略される。

図３Ａの例では、図１０の従来の起動回路９１０と同様に、電源電圧の印加時には、一対のｐ型ＦＥＴ３０ｐそれぞれの寄生容量とキャパシタ４１の容量との分圧によってｐ型ＦＥＴ３１ｐのゲート－ソース間電圧が定まる。故に、キャパシタ４１の容量値の適切な選択によって、電源電圧の印加時から一対のｐ型ＦＥＴ３０ｐに電流を流して電流源３を起動することができる。図３Ｂの例では、電源電圧の印加時には、一対のｎ型ＦＥＴ３０ｎそれぞれの寄生容量とキャパシタ４１の容量との分圧によってｎ型ＦＥＴ３２ｎのゲート－ソース間電圧が定まる。故に、キャパシタ４１の容量値の適切な選択によって、電源電圧の印加時から一対のｎ型ＦＥＴ３０ｎに電流を流して電流源３を起動することができる。さらに、図３Ｃの例では、電源電圧の印加時には、その印加前まで未充電であるキャパシタ４１の作用によって、一対のｎ型ＦＥＴ３０ｎの電位が、第２ゲートＧ２の電位に近い電位まで一時的に持ち上げられる。その結果、一対のｎ型ＦＥＴ３０ｎに電流が流れ始めて電流源３が起動する。

＜検知回路の変形例＞
図４Ａ～図４Ｃには、図１の検知回路２の変形例をそれぞれ含む電流源回路１の変形例が示されている。図４Ａの例では、検知回路２は、スイッチング素子２１の被制御極２１ｃとトランジスタ４２のゲート４２ａとの間に、バッファ回路５１を含んでいる。バッファ回路５１は、ｐ型ＦＥＴ５１ｐとｎ型ＦＥＴ５１ｎとによって構成されるインバータタイプのバッファ回路である。ｐ型ＦＥＴ５１ｐのソースが高電位側電源線Ｖ１に接続されており、ｎ型ＦＥＴ５１ｎのソースは低電位側電源線Ｖ２に接続されている。ｐ型ＦＥＴ５１ｐのゲートとｎ型ＦＥＴ５１ｎのゲートとが接続されてバッファ回路５１の入力端を構成し、スイッチング素子２１の被制御極２１ｃに接続されている。一方、ｐ型ＦＥＴ５１ｐのドレインとｎ型ＦＥＴ５１ｎのドレインとが接続されてバッファ回路５１の出力端を構成し、トランジスタ４２のゲート４２ａに接続されている。

バッファ回路５１がインバータタイプのバッファであるため、トランジスタ４２にはｐ型ＦＥＴが用いられ、そのソース４２ｂは高電位側電源線Ｖ１に接続され、そしてそのドレイン４２ｃは、電流源３の第１ゲートＧ１に接続されている。このように接続されているので、電源電圧の急減によってスイッチング素子２１が導通状態になると、バッファ回路５１の入力端が上昇してその出力端が低電位側電源線Ｖ２の電位ＶＬと略同電位となり、トランジスタ４２が導通状態となって第１ゲートＧ１の電位が上昇する。このように図４Ａの例では、トランジスタ４２のドレイン４２ｃはスイッチング素子２１の導通状態への遷移によって第１ゲートＧ１の電位を上昇させる。その結果、一対のｎ型ＦＥＴ３０ｎに電流が流れ、電流源３が、電流が流れない第２動作点での動作から復帰する。

バッファ回路５１によって、スイッチング素子２１の導通状態への遷移に基づいてトランジスタ４２を駆動する能力が高められる。すなわち、図１の例では、スイッチング素子２１の導通状態への遷移に基づいてトランジスタ４２のゲート４２を駆動する能力は、高電位側電源線Ｖ１の電位ＶＨの変動の程度によって定まるスイッチング素子２１の導通の程度に依存する。これに対して図４Ａの例ではバッファ回路５１が含まれているので、ｎ型ＦＥＴ５１ｎが接続されている低電位側電源線Ｖ２の電位ＶＬで、確実に、及び／又は、より強くトランジスタ４２を駆動できることがある。例えば、電流源３の電流が停止しているにも関わらずスイッチング素子２１が十分に導通していない状態でも、トランジスタ４２を導通状態にして電流源３に電流を流し得ることがある。

図４Ｂの例では、検知回路２は、スイッチング素子２１の被制御極２１ｃとトランジスタ４２のゲート４２ａとの間に、二つのバッファ回路５１を含んでいる。図４Ｂのバッファ回路５１は、それぞれ、図４Ａのバッファ回路５１と同様に、ｐ型ＦＥＴとｎ型ＦＥＴとによって構成されるインバータタイプのバッファ回路であり、高電位側電源線Ｖ１と低電位側電源線Ｖ２の間に接続されている。一方、このように二つのインバータタイプのバッファ回路が含まれているので、図４Ｂの例では、図１の例と同様に、トランジスタ４２にはｎ型ＦＥＴが用いられ、そのソース４２ｂは低電位側電源線Ｖ２に接続され、そしてそのドレイン４２ｃは、電流源３の第２ゲートＧ２に接続されている。二つのバッファ回路５１によって、トランジスタ４２を駆動する能力がいっそう高められる。このように検知回路２は、スイッチング素子２１の被制御極２１ｃとトランジスタ４２のゲート４２ａとの間に、必要に応じて１以上の任意の数のバッファ回路を含んでいてもよい。

図４Ｃの例では、検知回路２は、トランジスタ４２のゲート４２ａと低電位側電源線Ｖ２との間に、図１のトランジスタ４３の代わりに抵抗４４を含んでいる。図４Ｃの検知回路２では、電源電圧の印加時には、未充電のキャパシタ４１のへの充電電流で抵抗４４に電流が流れると共に、トランジスタ４２のゲート４２ａの電位が上昇してトランジスタ４２が導通状態となる。一方、電源電圧の急減などが無く電流源３に電流が流れている間は、充電済みのキャパシタ４１によってトランジスタ４２のゲート４２ａと高電位側電源線Ｖ１との間がＤＣ的に遮断されるため、トランジスタ４２が遮断状態となって検知回路２の動作は電流源３に影響しない。そして、電源電圧が急減してスイッチング素子２１が導通状態になると、スイッチング素子２１から、抵抗４４に電流が供給されると共に、トランジスタ４２のゲート４２ａの電位が上昇する。そしてトランジスタ４２が導通状態となって電流源３内に電流が流れ、電流源３が、電流が流れない第２動作点での動作から復帰する。このように、図４Ｃのような構成の検知回路２においても、電流源３を正常動作に復帰させることができる。

＜第２実施形態＞
図５Ａ～図５Ｃには、第２実施形態の電流源回路の各例が示されている。図５Ａ～図５Ｃそれぞれに一例が示される本実施形態の電流源回路１ｂは、スイッチング素子２１の被制御極２１ｃが、電流源３の第１ゲートＧ１に直接接続されている点で、図１や図３Ａ～図３Ｃなどに例示の電流源回路１と異なる。すなわち、電流源回路１ｂが含む検知回路２ｂは、図１などに例示の検知回路２が含むトランジスタ４２、４３、及びキャパシタ４１を含んでいない。これらの点を除いて、本実施形態の電流源回路１ｂは、図１などの第１実施形態の電流源回路１と同様の構成要素で同様に構成されている。従って、本実施形態における図１などの第１実施形態と同様の構成要素やその作用についての説明は、適宜省略される。

本実施形態において、電源電圧Ｖｓｐが急減してスイッチング素子２１が導通状態になると、キャパシタ２２の放電電流は、スイッチング素子２１の被制御極２１ｃから電流源３内のｎ型ＦＥＴ３２ｎに流れ込み、それと共に第１ゲートＧ１の電位が上昇する。このようにスイッチング素子２１の被制御極２１ｃは、スイッチング素子２１の導通状態への遷移によって第１ゲートＧ１の電位を上昇させる。そのため、一対のｎ型ＦＥＴ３０ｎがオン状態となって、電流源３内に電流が流れ、電流源３が、電流が流れない第２動作点での動作から復帰する。図１などの第１実施形態では、トランジスタ４２がバッファとしての機能も有し得るため、より大きな電流を電流源３内に流すことが可能であり、そのため検知回路２内や電流源３内の各ＦＥＴの設計が容易なことがある。一方、第２実施形態の電流源回路１ｂは、第１実施形態の電流源回路１よりもトランジスタ４２などの回路素子の数を削減し得るので、より安価で、且つ、より小さく実現されると考えられる。

図５Ａ～図５Ｃにそれぞれ例示の電流源回路１ｂ同士の間では、起動回路として作用するキャパシタ４１の接続位置だけが異なっている。図５Ａの例では、キャパシタ４１は、図３Ａの電流源回路１内のキャパシタ４１と同様に、電流源３の第２ゲートＧ２と低電位側電源線Ｖ２との間に接続されている。図５Ｂの例のキャパシタ４１は、図３Ｂの電流源回路１内のキャパシタ４１と同様に、電流源３の第１ゲートＧ１と高電位側電源線Ｖ１との間に接続されている。そして図５Ｃの例では、図３Ｃの電流源回路１内のキャパシタ４１と同様に、第１ゲートＧ１と第２ゲートＧ２との間にキャパシタ４１が接続されている。図５Ａ～図５Ｃにそれぞれ例示の本実施形態の電流源回路１ｂ内のキャパシタ４１も、図３Ａ～図３Ｃを参照して説明された電流源回路１内のキャパシタ４１と同様に作用し、電源電圧の印加時に電流源３を起動させることができる。

＜第３実施形態＞
図６には、第３実施形態の電流源回路の一例である電流源回路１ｃが示されている。電流源回路１ｃは、第３実施形態の検知回路の一例である検知回路２ｃを含んでいる。検知回路２ｃは、第１実施形態の検知回路２と同様に、スイッチング素子２１、キャパシタ（第１キャパシタ）２２、抵抗２３、キャパシタ（第２キャパシタ）４１、トランジスタ４２（第１トランジスタ）、及びトランジスタ４３（第２トランジスタ）を含んでいる。キャパシタ２２と抵抗２３は、ローパスフィルタを構成しており、スイッチング素子２１は、制御極２１ａ、及び制御極２１ａの状態に応じて互いの間の電気的な接続状態を変えられる二つの被制御極（被制御極２１ｂ及び被制御極２１ｃ）を備えている。トランジスタ４２は、制御極４２ａ、被制御極４２ｂ（第１被制御極）、及び被制御極４２ｃ（第２被制御極）を備えている。トランジスタ４３も、制御極４３ａ、被制御極４３ｂ（第１被制御極）、及び被制御極４３ｃ（第２被制御極）を含んでいる。

しかし、本実施形態では、スイッチング素子２１はｎ型ＦＥＴ２ｎからなり、スイッチング素子２１の制御極２１ａはｎ型ＦＥＴ２ｎのゲートであり、被制御極２１ｂ及び被制御極２１ｃは、それぞれ、ｎ型ＦＥＴ２ｎのソース及びドレインである。ｎ型ＦＥＴ２ｎのバックゲートはｎ型ＦＥＴ２ｎのソースである被制御極２１ｂに接続されている。ｎ型ＦＥＴ２ｎのゲートは低電位側電源線Ｖ２に接続されている。キャパシタ２２は、ｎ型ＦＥＴ２ｎのソースと、ｎ型ＦＥＴ２ｎのゲートとは接続されていない高電位側電源線Ｖ１との間に接続されている。抵抗２３は、ｎ型ＦＥＴ２ｎのソースと低電位側電源線Ｖ２との間に接続されている。すなわち、キャパシタ２２と抵抗２３によって構成されるローパスフィルタの入力が低電位側電源線Ｖ２に接続されており、出力がｎ型ＦＥＴ２ｎのソースに接続されている。

本実施形態では、トランジスタ４２、４３は、それぞれｐ型ＦＥＴである。トランジスタ４２の制御極４２ａ、被制御極４２ｂ、及び被制御極４２ｃは、それぞれ、図６の例においてｐ型ＦＥＴであるトランジスタ４２のゲート、ソース、及びドレインであり、以下では、単に「ゲート４２ａ」、「ソース４２ｂ」、及び「ドレイン４２ｃ」とも称される。同様に、トランジスタ４３の制御極４３ａ、被制御極４３ｂ、及び被制御極４３ｃは、それぞれ、単に「ゲート４３ａ」、「ソース４３ｂ」、及び「ドレイン４３ｃ」とも称される。

キャパシタ４１は、トランジスタ４２のゲート４２ａ、スイッチング素子２１の被制御極２１ｃ（ｎ型ＦＥＴ２ｎのドレイン）、及びトランジスタ４３のドレイン４３ｃと、低電位側電源線Ｖ２と、の間に接続されている。トランジスタ４３は、トランジスタ４２のゲート４２ａとソース４２ｂとの間に接続されており、トランジスタ４３のドレイン４３ｃはトランジスタ４２のゲート４２ａに接続されている。トランジスタ４２のソース４２ｂ及びトランジスタ４３のソース４３ｂは、共に、高電位側電源線Ｖ１に接続されている。

トランジスタ４３のゲート４３ａは、電流源３の第２ゲートＧ２に接続されている。そして、トランジスタ４２のドレイン４２ｃは、電流源３の第１ゲートＧ１に接続されている。以下に説明されるように、トランジスタ４２のドレイン４２ｃは、スイッチング素子２１の導通状態への遷移によって第１ゲートＧ１の電位を上昇させる。

電流源３内に電流が流れている場合、電流源３の第２ゲートＧ２にゲート４３ａが接続されているトランジスタ４３も導通状態となり、そのため、トランジスタ４２がオフ状態となる。そのため、検知回路２ｃの動作は電流源３に影響しない。

そして、電源電圧Ｖｓｐが急減（例えば低電位側電源線Ｖ２の電位ＶＬが急上昇）するとキャパシタ２２は急減前の電源電圧Ｖｓｐに略等しい端子間電圧を維持するので、ｎ型ＦＥＴ２ｎ（スイッチング素子２１）のゲート－ソース間電圧が閾値電圧以上になるほど電位ＶＬが上昇すると、ｎ型ＦＥＴ２ｎが導通状態へと遷移する。またこのとき、電流が流れていない電流源３の第２ゲートＧ２にゲート４３ａが接続されているトランジスタ４３もオフ状態にあるため、トランジスタ４２のゲート４２ａの電位は下降する。

そしてトランジスタ４２のゲート－ソース間電圧が閾値電圧以上になると、トランジスタ４２が導通状態となって、高電位側電源線Ｖ１からトランジスタ４２を通って、ｎ型ＦＥＴ３２ｎに電流が流れ込む。このように図６の例の検知回路２ｃでは、スイッチング素子２１は、電源電圧Ｖｓｐの急減時に二つの被制御極２１ｂ、２１ｃ間を遮断状態から導通状態にすることによって電流源３に電流を流入させる。その結果、電流源３の第１ゲートＧ１の電位が上昇すると共に、一対のｎ型ＦＥＴ３０ｎそれぞれのゲート－ソース間電圧が増大し、電流源３内に電流が流れ、電流源３の動作が、期待される第１動作点に戻り、正常動作に復帰する。

一方、ｎ型ＦＥＴ２ｎ（スイッチング素子２１）は、導通状態に遷移した後、キャパシタ２２の放電に伴って低下するそのゲート－ソース間電圧が閾値電圧を下回ると遮断状態に復帰する。また、電流源３に電流が流れると、一対のｐ型ＦＥＴ３０ｐのゲート－ソース間電圧が上昇するため、トランジスタ４３がオン状態となり、トランジスタ４２が遮断状態となって検知回路２ｃの動作は電流源３に影響しなくなる。その後もトランジスタ４３は、オン状態のまま線形領域で動作するが、電源電圧Ｖｓｐに変動がなければトランジスタ４３には電流は流れない。

図６の検知回路２ｃは、高電位側電源線Ｖ１の電位ＶＨが急低下したときも、上述した低電位側電源線Ｖ２の電位ＶＬが急上昇したときと同様に動作する。すなわち、電位ＶＨが急低下すると、急低下前の端子間電圧を維持するキャパシタ２２の作用でｎ型ＦＥＴ２ｎは導通状態へと遷移し、トランジスタ４２のゲート４２ａの電位が下降してトランジスタ４２が導通状態となる。その後も、上述した電位ＶＬが急上昇したときと同様に、電流源３に流入する電流がｎ型ＦＥＴ３２ｎに流れ、電流源３が第１動作点での動作に復帰する。ｎ型ＦＥＴ２ｎは、キャパシタ２２の放電に伴って遮断状態に復帰する。また電流源３に電流が流れるとトランジスタ４２は遮断状態となって検知回路２ｃの動作は電流源３に影響しなくなる。

検知回路２ｃのトランジスタ４２、４３、及びキャパシタ４１も、第１実施形態の検知回路２に含まれる起動回路４と同様に動作する、電流源３のための起動回路を構成する。すなわち、図６の電流源回路１ｃに電源電圧Ｖｓｐが印加されると、トランジスタ４２のゲート４２ａの電位は、キャパシタ４１の容量と、トランジスタ４２のゲート容量、及びトランジスタ４３のドレイン－ソース間の寄生容量との分圧によって定まるため、キャパシタ４１の容量値を適切に選択することによって、電源電圧Ｖｓｐの印加時にトランジスタ４２を導通状態にすることができる。そして、導通状態のトランジスタ４２を通って電流源３に電流が流入し、その結果、一対のｎ型ＦＥＴ３０ｎそれぞれのゲート－ソース間電圧が増大し、電流源３内に電流が流れて電流源３が起動する。

なお、本実施形態においても、起動回路の役割を担うキャパシタ４１は、検知回路２ｃ内に設けられなくてもよい。すなわち、キャパシタ４１は、第１実施形態における図３Ａ～図３Ｃの例のように、電流源３の第２ゲートＧ２と低電位側電源線Ｖ２との間、第１ゲートＧ１と高電位側電源線Ｖ１との間、又は、第１ゲートＧ１と第２ゲートＧ２との間に接続されていてもよい。

＜第４実施形態＞
図７には、第４実施形態の電流源回路の一例である電流源回路１ｄが示されている。電流源回路１ｄは、第４実施形態の検知回路の一例である検知回路２ｄを含んでいる。本実施形態の電流源回路１ｄは、トランジスタ４２、及びトランジスタ４３が含まれておらず、そのためスイッチング素子２１の被制御極２１ｃが電流源３の第２ゲートＧ２に直接接続されている点で、図６に例示の第３実施形態の電流源回路１ｃと異なる。これらの点を除いて、本実施形態の電流源回路１ｄは図６の第３実施形態の電流源回路１ｃと同様の構成要素で同様に構成されているので、本実施形態における第３実施形態と同様の構成要素やその作用についての説明は、適宜省略される。

本実施形態において、電源電圧Ｖｓｐが急減してスイッチング素子２１が導通状態になると、電流源３内のｐ型ＦＥＴ３１ｐを通って電流源３から電流が流出し、スイッチング素子２１の被制御極２１ｃを通ってキャパシタ２２に流れ込む。それと共に第２ゲートＧ２の電位が下降する。このように本実施形態では、スイッチング素子２１の被制御極２１ｃは、スイッチング素子２１の導通状態への遷移によって第２ゲートＧ２の電位を下降させる。そのため、一対のｐ型ＦＥＴ３０ｐがオン状態となって、電流源３内に電流が流れ、電流源３が第２動作点での動作から復帰する。第４実施形態の電流源回路１ｄは、第３実施形態の電流源回路１ｃよりも、安価で、且つ、小さく実現されると考えられる。

なお、図７の電流源回路１ｄでは、図５Ａの例と同様に、起動回路として作用するキャパシタ４１は、電流源３の第２ゲートＧ２と低電位側電源線Ｖ２との間に接続されている。しかし、本実施形態においても、キャパシタ４１は、図５Ｂの例と同様に、電流源３の第１ゲートＧ１と高電位側電源線Ｖ１との間に接続されていてもよく、図５Ｃの例と同様に、第１ゲートＧ１と第２ゲートＧ２との間に接続されていてもよい。

＜第３実施形態の変形例＞
図８Ａ～図８Ｃには、前述した第３実施形態の図６の検知回路２ｃの変形例をそれぞれ含む電流源回路１ｃの変形例が示されている。図８Ａの例の検知回路２ｃは、図４Ａの例と同様に、スイッチング素子２１の被制御極２１ｃとトランジスタ４２のゲート４２ａとの間に、バッファ回路５１を含んでいる。バッファ回路５１は、図４Ａの例と同様にｐ型ＦＥＴ５１ｐとｎ型ＦＥＴ５１ｎとによって構成されるインバータタイプのバッファ回路であって、高電位側電源線Ｖ１と低電位側電源線Ｖ２との間に接続されている。バッファ回路５１がインバータタイプのバッファであるため、トランジスタ４２にはｎ型ＦＥＴが用いられ、そのソース４２ｂは低電位側電源線Ｖ２に接続され、そしてそのドレイン４２ｃは、電流源３の第２ゲートＧ２に接続されている。

このように接続されているので、電源電圧の急減によってスイッチング素子２１が導通状態になると、バッファ回路５１の入力端（ｐ型ＦＥＴ５１ｐ及びｎ型ＦＥＴ５１ｎのゲート）が下降してその出力が高電位側電源線Ｖ１の電位ＶＨと略同電位となり、トランジスタ４２が導通状態となって第２ゲートＧ２の電位が下降する。その結果、一対のｐ型ＦＥＴ３０ｐに電流が流れ、電流源３が、電流が流れない第２動作点での動作から復帰する。図８Ａにおいても、図４Ａの例と同様に、バッファ回路５１によって、スイッチング素子２１の導通状態への遷移に基づいてトランジスタ４２を駆動する能力が高められる。

図８Ｂの例では、検知回路２ｃは、図４Ｂの例と同様に、ｐ型ＦＥＴとｎ型ＦＥＴとによって構成される二つのインバータタイプのバッファ回路５１を含んでいる。そして、図８Ｂの例では、図６の例と同様に、トランジスタ４２にはｐ型ＦＥＴが用いられ、そのソース４２ｂは高電位側電源線Ｖ１に接続され、そしてそのドレイン４２ｃは、電流源３の第１ゲートＧ１に接続されている。二つのバッファ回路５１によって、トランジスタ４２を駆動する能力がいっそう高められる。

図８Ｃの例では、検知回路２ｃは、図４Ｃの例と同様に、トランジスタ４２のゲート４２ａと高電位側電源線Ｖ１との間に抵抗４４を含んでいる。図８Ｃの検知回路２ｃでは、電源電圧の印加時には、未充電のキャパシタ４１のへの充電電流で抵抗４４に電流が流れると共に、トランジスタ４２のゲート４２ａの電位が下降してトランジスタ４２が導通状態となる。一方、電源電圧の急減などが無く電流源３に電流が流れている間は、充電済みのキャパシタ４１によってトランジスタ４２のゲート４２ａと低電位側電源線Ｖ２との間がＤＣ的に遮断されるため、トランジスタ４２が遮断状態となって検知回路２ｃの動作は電流源３に影響しない。そして、電源電圧が急減してスイッチング素子２１が導通状態になると、高電位側電源線Ｖ１から抵抗４４を通ってスイッチング素子２１に電流が流れるため、トランジスタ４２のゲート４２ａの電位が下降する。そしてトランジスタ４２が導通状態となって電流源３内に電流が流れ、電流源３が、電流が流れない第２動作点での動作から復帰する。

各図面を参照して、各実施形態の電源変動検知回路及び電流源回路が説明されたが、各実施形態の電源変動検知回路及び電流源回路は、各図面に示される構成を有するもの、又は、上記において説明された構成や作用を有するものに限定されない。例えば、図５Ａ～５Ｃ又は図８Ａ～図８Ｃに示される検知回路１の変形例又は検知回路１ｃの変形例においても、キャパシタ４１が、電流源３の第２ゲートＧ２と低電位側電源線Ｖ２との間、第１ゲートＧ１と高電位側電源線Ｖ１との間、又は、第１ゲートＧ１と第２ゲートＧ２との間に接続されていてもよい。

また、スイッチング素子２１は、ｎ型ＦＥＴ又はｐ型ＦＥＴでなくてもよい。スイッチング素子は、制御極と二つの被制御極とを有していて制御極と一方の被制御極との間の電位差で二つの被制御極の間の導通と遮断の状態を変化させ得る、任意の個別回路素子、若しくは複数の回路素子の組み合わせ、によって構成され得る。また、各実施形態の検知回路を構成するトランジスタ４２、４３は、必ずしもｎ型ＦＥＴ又はｐ型ＦＥＴでなくてもよく、接合型（バイポーラ）トランジスタであってもよい。例えば、各図面に示されるｐ型ＦＥＴ及びｎ型ＦＥＴが、それぞれ、ｐｎｐトランジスタ及びｎｐｎトランジスタに置き換えられてもよい。さらに、電流源３が、カレントミラーを構成する二つのｐｎｐトランジスタと、二つのｎｐｎトランジスタとによって構成されていてもよい。

１、１ｂ、１ｃ、１ｄ 電流源回路
２、２ｂ、２ｃ、２ｄ 電源変動検知回路（検知回路）
２１ スイッチング素子
２１ａ 制御極（ゲート）
２１ｂ 被制御極（ソース）
２１ｃ 被制御極（ドレイン）
２ｐ ｐ型電界効果トランジスタ
２ｎ ｎ型電界効果トランジスタ
２２ キャパシタ（第１キャパシタ）
２３ 電気抵抗
３ 電流源
３０ｐ 一対のｐ型電界効果トランジスタ
３０ｎ 一対のｎ型電界効果トランジスタ
４ 起動回路
４１ キャパシタ（第２キャパシタ）
４２ トランジスタ（第１トランジスタ）
４２ａ 制御極（ゲート）
４２ｂ 被制御極（第１被制御極、ソース）
４２ｃ 被制御極（第２被制御極、ドレイン）
４３ トランジスタ（第２トランジスタ）
５１ バッファ回路
Ｇ１ 第１ゲート
Ｇ２ 第２ゲート
Ｖｓｐ 電源電圧
Ｖ１ 高電位側電源線
Ｖ２ 低電位側電源線

Claims (11)

1. 所定の電流が流れる第１動作点と電流が流れない第２動作点とを有する電流源に供給される電源電圧の低下時に前記電流源内を流れる電流を誘発する電源変動検知回路であって、
   前記電源電圧が印加される高電位側電源線及び低電位側電源線と、
   前記高電位側電源線又は前記低電位側電源線に接続されている制御極、及び前記制御極の状態に応じて互いの間の電気的な接続状態を変えられる二つの被制御極を備えるスイッチング素子と、
   を含み、
   前記スイッチング素子は、前記電源電圧の急減時に前記二つの被制御極間を遮断状態から導通状態にすることによって前記電流源に電流を流入させるか又は前記電流源から電流を流出させ、前記導通状態への遷移によって始まる前記制御極と前記二つの被制御極の一方との間の電位差の低下によって前記遮断状態に復帰するように構成されている、電源変動検知回路。
2. 電源電圧が印加される高電位側電源線及び低電位側電源線を含んでいて、所定の電流が流れる第１動作点と電流が流れない第２動作点とを有する電流源と、
   前記電流源に接続されていて、前記電源電圧の低下時に前記電流源内を流れる電流を誘発する電源変動検知回路と、
   を含む電流源回路であって、
   前記電源変動検知回路は、前記高電位側電源線又は前記低電位側電源線に接続されている制御極、及び前記制御極の状態に応じて互いの間の電気的な接続状態を変えられる二つの被制御極を備えるスイッチング素子を含み、
   前記スイッチング素子は、前記電源電圧の急減時に前記二つの被制御極間を遮断状態から導通状態にすることによって前記電流源に電流を流入させるか又は前記電流源から電流を流出させ、前記導通状態への遷移によって始まる前記制御極と前記二つの被制御極の一方との間の電位差の低下によって前記遮断状態に復帰するように構成されている、電流源回路。
3. 前記電源変動検知回路は、さらに、前記二つの被制御極の前記一方と、前記高電位側電源線及び前記低電位側電源線のうちの前記制御極と接続されていないいずれかとの間に接続されている第１キャパシタを含み、
   前記導通状態への遷移によって始まる前記第１キャパシタの放電によって前記電位差が低下する、請求項１記載の電源変動検知回路又は請求項２記載の電流源回路。
4. 前記電流源は、前記高電位側電源線に接続されていてカレントミラーを構成する一対のｐ型電界効果トランジスタと、前記一対のｐ型電界効果トランジスタと前記低電位側電源線との間に接続されている一対のｎ型電界効果トランジスタと、を含み、
   前記二つの被制御極のうちの前記一方と異なる他方が、
   前記一対のｎ型電界効果トランジスタそれぞれのゲートである第１ゲートに接続されていて前記導通状態への遷移によって前記第１ゲートの電位を上昇させる、又は、
   前記一対のｐ型電界効果トランジスタそれぞれのゲートである第２ゲートに接続されていて前記導通状態への遷移によって前記第２ゲートの電位を下降させる、
   請求項２記載の電流源回路。
5. 前記電流源は、前記高電位側電源線に接続されていてカレントミラーを構成する一対のｐ型電界効果トランジスタと、前記一対のｐ型電界効果トランジスタと前記低電位側電源線との間に接続されている一対のｎ型電界効果トランジスタと、を含み、
   前記電源変動検知回路は、さらに、
   制御極、第１被制御極、及び第２被制御極を備えていて前記スイッチング素子の前記導通状態への遷移に応じて前記第１被制御極と前記第２被制御極との間が導通状態となるように構成されている第１トランジスタと、
   前記第１トランジスタの前記制御極と前記第１被制御極との間に接続されていて前記電流源に電流が流れているときに前記第１トランジスタを遮断させる第２トランジスタと、
   を含んでおり、
   前記第１被制御極が前記高電位側電源線又は前記低電位側電源線に接続されており、
   前記第２被制御極が
   前記一対のｎ型電界効果トランジスタそれぞれのゲートである第１ゲートに接続されていて前記スイッチング素子の前記導通状態への遷移によって前記第１ゲートの電位を上昇させる、又は、
   前記一対のｐ型電界効果トランジスタそれぞれのゲートである第２ゲートに接続されていて前記スイッチング素子の前記導通状態への遷移によって前記第２ゲートの電位を下降させる、
   請求項２記載の電流源回路。
6. 前記電源変動検知回路は、さらに、制御極、第１被制御極、及び第２被制御極を備えていて前記第１被制御極が前記高電位側電源線又は前記低電位側電源線に接続されている第１トランジスタ、及び、前記第１トランジスタの前記制御極と前記第１被制御極との間に接続されていて前記電流源に電流が流れているときに前記第１トランジスタを遮断させる第２トランジスタを含んでおり、
   前記第１トランジスタは、前記第１被制御極と前記第２被制御極との間が、前記スイッチング素子の前記導通状態への遷移に応じて導通状態となるように構成されている、請求項１記載の電源変動検知回路。
7. 前記電源変動検知回路は、
   前記第１トランジスタの前記制御極と、前記高電位側電源線及び前記低電位側電源線のうちの前記スイッチング素子の前記制御極と接続されているいずれかとの間に接続されている第２キャパシタをさらに含み、
   前記電源電圧の印加時に、前記電源変動検知回路内の寄生容量と前記第２キャパシタの容量との分圧によって前記第１トランジスタを導通状態にして前記電流源に電流を流入させるか又は前記電流源から電流を流出させることにより前記電流源を起動させる、
   請求項５記載の電流源回路又は請求項６記載の電源変動検知回路。
8. 前記電源変動検知回路は、さらに、前記二つの被制御極のうちの前記一方と異なる他方と前記第１トランジスタの前記制御極との間に、前記第１トランジスタを駆動する能力を高める１以上のバッファ回路を含んでいる、請求項５記載の電流源回路又は請求項６載の電源変動検知回路。
9. 前記電流源は、前記高電位側電源線に接続されていてカレントミラーを構成する一対のｐ型電界効果トランジスタと、前記一対のｐ型電界効果トランジスタと前記低電位側電源線との間に接続されている一対のｎ型電界効果トランジスタと、を含み、
   前記電流源は、さらに、前記一対のｎ型電界効果トランジスタそれぞれのゲートである第１ゲートと前記高電位側電源線との間、又は、前記一対のｐ型電界効果トランジスタそれぞれのゲートである第２ゲートと前記低電位側電源線との間、又は、前記第１ゲートと前記第２ゲートとの間に接続されている第２キャパシタを含んでいる、請求項２記載の電流源回路。
10. 前記スイッチング素子がｐ型電界効果トランジスタからなり、
    前記制御極である前記ｐ型電界効果トランジスタのゲートが前記高電位側電源線に接続されており、
    前記電源変動検知回路は、さらに、前記ｐ型電界効果トランジスタのソースと前記低電位側電源線との間に接続されている第１キャパシタ、及び、前記ソースと前記高電位側電源線との間に接続されている電気抵抗とを含んでいる、請求項１記載の電源変動検知回路又は請求項２記載の電流源回路。
11. 前記スイッチング素子がｎ型電界効果トランジスタからなり、
    前記制御極である前記ｎ型電界効果トランジスタのゲートが前記低電位側電源線に接続されており、
    前記電源変動検知回路は、さらに、前記ｎ型電界効果トランジスタのソースと前記高電位側電源線との間に接続されている第１キャパシタ、及び、前記ソースと前記低電位側電源線との間に接続されている電気抵抗とを含んでいる、請求項１記載の電源変動検知回路又は請求項２記載の電流源回路。

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