JPH07120746B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07120746B2 JPH07120746B2 JP62233989A JP23398987A JPH07120746B2 JP H07120746 B2 JPH07120746 B2 JP H07120746B2 JP 62233989 A JP62233989 A JP 62233989A JP 23398987 A JP23398987 A JP 23398987A JP H07120746 B2 JPH07120746 B2 JP H07120746B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば交流プラズマ・ディスプレイの駆動用
の集積回路装置のように、負荷コンデンサを交流的に充
放電させる電気機器システムの中にあって、微分回路が
必然的に構成されるPN接合分離を用いた半導体集積回路
装置に関する。
の集積回路装置のように、負荷コンデンサを交流的に充
放電させる電気機器システムの中にあって、微分回路が
必然的に構成されるPN接合分離を用いた半導体集積回路
装置に関する。
第２図は半導体集積回路の基本的な構造を示し、Ｐ型シ
リコン基板31の上に堆積したＮ型エピタキシャル層32に
は、Ｎ型埋込拡散層33につながるＮ型コレクタ拡散層34
とＮ層32をコレクタとし、Ｎ層32中に形成されたＰ層35
をベース、さらにその中に形成されたＮ+層36をエミッ
タとするNPNバイポーラトランジスタが構成される。そ
のコレクタ層34,ベース層35にそれぞれ酸化膜38のコン
タクトホールで接触するコレクタ電極41,ベース電極42
がAlで形成され、エミッタ層36には接地電極４が接触し
ている。このトランジスタの構成される半導体領域はＰ
型基板31とコレクタ層32,33との間のPN接合、エピタキ
シャル層32の表面から基板31に達するＰ型拡散層37とＮ
層32の間のPN接合によって他の半導体領域を電気的に分
離されている。集積回路のこのような分離方式をPN接合
分離と呼ぶ。同様にＮ層32とその中に形成されたＰ層35
と間のPN接合を利用し、Ｐ層35にアノード電極43,N層中
のＮ+層36にカソード電極44が接触するダイオード領域
もPN接合分離されている。
リコン基板31の上に堆積したＮ型エピタキシャル層32に
は、Ｎ型埋込拡散層33につながるＮ型コレクタ拡散層34
とＮ層32をコレクタとし、Ｎ層32中に形成されたＰ層35
をベース、さらにその中に形成されたＮ+層36をエミッ
タとするNPNバイポーラトランジスタが構成される。そ
のコレクタ層34,ベース層35にそれぞれ酸化膜38のコン
タクトホールで接触するコレクタ電極41,ベース電極42
がAlで形成され、エミッタ層36には接地電極４が接触し
ている。このトランジスタの構成される半導体領域はＰ
型基板31とコレクタ層32,33との間のPN接合、エピタキ
シャル層32の表面から基板31に達するＰ型拡散層37とＮ
層32の間のPN接合によって他の半導体領域を電気的に分
離されている。集積回路のこのような分離方式をPN接合
分離と呼ぶ。同様にＮ層32とその中に形成されたＰ層35
と間のPN接合を利用し、Ｐ層35にアノード電極43,N層中
のＮ+層36にカソード電極44が接触するダイオード領域
もPN接合分離されている。
しかしこのような半導体集積回路においては、種々の寄
生素子が生ずる。第３図に、二つの出力トランジスタ4
5,46と、ツエナダイオード47を有し入力制御端子48,49
を備えた制御回路50で制御され、接地端子51と入力端子
52からの入力により、接地基板の端子53と出力端子54か
ら出力をとり出す半導体集積回路の基本的な構成を示
す。しかし、第３図に点線で示すようにこの場合、例え
ば第２図のＰ型基板31とＮ+層32の間にあるようなPN接
合による寄生ダイオード55,寄生容量56、あるいは二つ
のトランジスタ45,46にまたがるＰ型基板31をベースと
し、両トランジスタのＮ型コレクタ層をコレクタおよび
エミッタとした寄生NPNバイポーラトランジスタ57が生
ずる。このため制御系回路電源の接地端子51は、例えば
第２図の接地電極４とコンタクトホール39で接触するＰ
+分離層37を介して接合分離基板31と同一電位となるよ
うにし、接合分離のためのPN接合が常に逆バイアスされ
るようにして寄生素子による寄生効果を低減していた。
生素子が生ずる。第３図に、二つの出力トランジスタ4
5,46と、ツエナダイオード47を有し入力制御端子48,49
を備えた制御回路50で制御され、接地端子51と入力端子
52からの入力により、接地基板の端子53と出力端子54か
ら出力をとり出す半導体集積回路の基本的な構成を示
す。しかし、第３図に点線で示すようにこの場合、例え
ば第２図のＰ型基板31とＮ+層32の間にあるようなPN接
合による寄生ダイオード55,寄生容量56、あるいは二つ
のトランジスタ45,46にまたがるＰ型基板31をベースと
し、両トランジスタのＮ型コレクタ層をコレクタおよび
エミッタとした寄生NPNバイポーラトランジスタ57が生
ずる。このため制御系回路電源の接地端子51は、例えば
第２図の接地電極４とコンタクトホール39で接触するＰ
+分離層37を介して接合分離基板31と同一電位となるよ
うにし、接合分離のためのPN接合が常に逆バイアスされ
るようにして寄生素子による寄生効果を低減していた。
このような集積回路を用いた新たな電気機器シリコンと
して、第４図に示すような等価回路構成となるAC-PDP,A
C-BLディスプレイなどのフラットパネルディスプレイが
開発されている。フラットパネルの１ドットの画素セル
は、第４図に示した負荷容量10で表わされるように等価
的にはコンデンサであり、その充放電を出力端子15,25
を介して二つの駆動集積回路1,2により制御すること
が、システム全体の消費電力低減，高品位画質信頼性向
上，コスト低減を達成するために重要なことである。二
つの集積回路は対称的な回路構成で、主要部品としてそ
れぞれ高レベル（Ｈ）出力トランジスタ11,21,低レベル
（Ｌ）出力トランジスタ12,22,Hダイオード13,23,Lダイ
オード14,24を有し、Ｘ電極駆動集積回路１には低電圧
電源端子61,入力端子62,データ入力端子63,クロック端
子64を有する制御回路6,Y電極駆動集積回路２には低電
圧電源端子71,入力端子72,データ入力端子73,クロック
端子74を有する制御回路７が備えられている。集積回路
１では高電圧電源端子18が制御回路6,H出力トランジス
タ11のコレクタ,Hダイオード13のカソードに接続され、
接地端子19が制御回路6,L出力トランジスタ12のエミッ
タ、Ｌダイオード14のアノードに接続されている。同様
に集積回路２では、高圧電源端子28が制御回路7,H出力
トランジスタ21のコレクタ、Ｈダイオード23のカソード
に接続され、接地端子29が制御回路7,L出力トランジス
タ22のエミッタ,Lダイオード24のアノードに接続されて
いる。
して、第４図に示すような等価回路構成となるAC-PDP,A
C-BLディスプレイなどのフラットパネルディスプレイが
開発されている。フラットパネルの１ドットの画素セル
は、第４図に示した負荷容量10で表わされるように等価
的にはコンデンサであり、その充放電を出力端子15,25
を介して二つの駆動集積回路1,2により制御すること
が、システム全体の消費電力低減，高品位画質信頼性向
上，コスト低減を達成するために重要なことである。二
つの集積回路は対称的な回路構成で、主要部品としてそ
れぞれ高レベル（Ｈ）出力トランジスタ11,21,低レベル
（Ｌ）出力トランジスタ12,22,Hダイオード13,23,Lダイ
オード14,24を有し、Ｘ電極駆動集積回路１には低電圧
電源端子61,入力端子62,データ入力端子63,クロック端
子64を有する制御回路6,Y電極駆動集積回路２には低電
圧電源端子71,入力端子72,データ入力端子73,クロック
端子74を有する制御回路７が備えられている。集積回路
１では高電圧電源端子18が制御回路6,H出力トランジス
タ11のコレクタ,Hダイオード13のカソードに接続され、
接地端子19が制御回路6,L出力トランジスタ12のエミッ
タ、Ｌダイオード14のアノードに接続されている。同様
に集積回路２では、高圧電源端子28が制御回路7,H出力
トランジスタ21のコレクタ、Ｈダイオード23のカソード
に接続され、接地端子29が制御回路7,L出力トランジス
タ22のエミッタ,Lダイオード24のアノードに接続されて
いる。
第４図に示した回路において、負荷容量10の電荷をトラ
ンジスタ12にオンにして接地端子系19,29に放電する
際、その閉ループ10-15-12-19-29-24-25-10が微分回路
構成となるため、Ｙ駆動集積回路２の出力端子25の電位
が接地端子29の電位より低くなることが起きる。同様に
してＸ駆動集積回路１の出力端子15の電位が接地端子19
より低くなることが起きる。この場合、集積回路１にも
２にも第３図に示したような寄生素子が存在するので、
第３図で言えば接地端子53より出力端子54の電位が低く
なると寄生ダイオード55に順電流が流れるのと同じ現象
が起きる。またこの順電流は寄生PNPトランジスタのベ
ース電流となるため、例えば隣りのデバイスからの寄生
コレクタ電流として流れてしまうことがある。これらの
寄生電流は、すべてそのシステム機能には無用の電力損
失として加算されてくるという欠点があった。そのほか
ラッチアップ現象，ノイズ原因となる問題もあった。
ンジスタ12にオンにして接地端子系19,29に放電する
際、その閉ループ10-15-12-19-29-24-25-10が微分回路
構成となるため、Ｙ駆動集積回路２の出力端子25の電位
が接地端子29の電位より低くなることが起きる。同様に
してＸ駆動集積回路１の出力端子15の電位が接地端子19
より低くなることが起きる。この場合、集積回路１にも
２にも第３図に示したような寄生素子が存在するので、
第３図で言えば接地端子53より出力端子54の電位が低く
なると寄生ダイオード55に順電流が流れるのと同じ現象
が起きる。またこの順電流は寄生PNPトランジスタのベ
ース電流となるため、例えば隣りのデバイスからの寄生
コレクタ電流として流れてしまうことがある。これらの
寄生電流は、すべてそのシステム機能には無用の電力損
失として加算されてくるという欠点があった。そのほか
ラッチアップ現象，ノイズ原因となる問題もあった。
本発明の目的は、上述の問題を解決して微分回路の構成
によりPN接合分離が不可能になって寄生電流が流れるこ
とがなく、システム全体の電力損失が低減され、高速動
作が可能で耐ノイズ性の高い半導体集積回路装置を提供
することにある。
によりPN接合分離が不可能になって寄生電流が流れるこ
とがなく、システム全体の電力損失が低減され、高速動
作が可能で耐ノイズ性の高い半導体集積回路装置を提供
することにある。
上述の目的を達成するために、本発明は、容量性負荷を
交流的に充放電させる回路システムの中にあって微分回
路が必然的に構成される、Ｐ型半導体基板に対しPN接合
分離を用いた半導体集積回路装置において、少なくとも
出力端子と電源端子との間に第１の出力トランジスタが
接続されるとともに、第１のダイオードのアノードが出
力端子に、カソードが電源端子にそれぞれ接続され、出
力端子と半導体集積回路の接地端子との間に第２の出力
トランジスタが接続されるとともに、第２のダイオード
のアノードが接地端子に、カソードが出力端子にそれぞ
れ接続される一対の回路構成からなり、それぞれの出力
端子が容量性負荷のそれぞれの端子に接続され、Ｐ型半
導体基板が接地端子と絶縁され、かつ接地端子に対し負
電源に接続されるものとする。
交流的に充放電させる回路システムの中にあって微分回
路が必然的に構成される、Ｐ型半導体基板に対しPN接合
分離を用いた半導体集積回路装置において、少なくとも
出力端子と電源端子との間に第１の出力トランジスタが
接続されるとともに、第１のダイオードのアノードが出
力端子に、カソードが電源端子にそれぞれ接続され、出
力端子と半導体集積回路の接地端子との間に第２の出力
トランジスタが接続されるとともに、第２のダイオード
のアノードが接地端子に、カソードが出力端子にそれぞ
れ接続される一対の回路構成からなり、それぞれの出力
端子が容量性負荷のそれぞれの端子に接続され、Ｐ型半
導体基板が接地端子と絶縁され、かつ接地端子に対し負
電源に接続されるものとする。
集積回路の接合分離Ｐ型基板を大地電位と絶縁し、それ
よりも低い電位を有する電源と端子によって接続される
ことにより、集積回路中に必然的に構成される微分回路
により分離された集積デバイスのＮ型半導体領域に生ず
る負電位より基板の電位を低くしてPN接合の逆バイアス
を維持することが可能になる。
よりも低い電位を有する電源と端子によって接続される
ことにより、集積回路中に必然的に構成される微分回路
により分離された集積デバイスのＮ型半導体領域に生ず
る負電位より基板の電位を低くしてPN接合の逆バイアス
を維持することが可能になる。
第１図は、本発明の一実施例の等価回路を示し、第４図
と共通の部分には同一の符号が付されている。第４図と
同様負荷容量で表わされる画素セル10は、その充放電を
制御するＸ電極駆動集積回路１と、Ｙ電極駆動集積回路
２のそれぞれのＸ出力端子15,Y出力端子25に接続され
る。各出力端子15,25は、負荷コンデンサ10の充電を制
御するＨ出力トランジスタ11,21を介し高電圧電源端子1
8,28に接続され、またＬ出力トランジスタ12,22を介し
て接地端子19,29に接続される。また、負荷コンデンサ1
0の高電圧側放電デバイスとして、Ｈダイオード13,23が
Ｈ出力トランジスタ11,21と並列に電源端子18,28に接続
されている。さらに、接地側放電デバイスとして、Ｌダ
イオード14,24がＬ出力トランジスタ12,22と並列に接地
端子19,29に接続されている。従来は、第２図に示すよ
うに接地端子４が、酸化膜38のコンタクトホールにおい
て接触する分離層37を介して基板31に接続されていた。
本実施例ではこのような分離層と集積回路半導体表面上
の接地電極とを絶縁し、集積回路１の基板に端子81,集
積回路２の基板に端子82を設け、さらに両基板が別個の
時には、端子81,82に接続して、両基板が共通のときに
は基板自体に端子８を設けた。この端子８と接地端子1
9,29の間に負電源としての電圧可変直流電源９を接続し
た。基板電位は、基板と集積デバイスとの間に必然的に
構成される寄生ダイオード，寄生容量，寄生サイリスタ
が電気機器システムの機能を害することのないように負
電源９を用いてシステムの最低電位とする。AC-PDPにお
いては、放電時に出力端子15あるいは25が約−3Vになる
ので、基板端子8,81,82の電位は−5V以下程度にするこ
とが望ましい。なお、負電源９を集積回路内に形成し、
基板の端子８と接続してもよい。
と共通の部分には同一の符号が付されている。第４図と
同様負荷容量で表わされる画素セル10は、その充放電を
制御するＸ電極駆動集積回路１と、Ｙ電極駆動集積回路
２のそれぞれのＸ出力端子15,Y出力端子25に接続され
る。各出力端子15,25は、負荷コンデンサ10の充電を制
御するＨ出力トランジスタ11,21を介し高電圧電源端子1
8,28に接続され、またＬ出力トランジスタ12,22を介し
て接地端子19,29に接続される。また、負荷コンデンサ1
0の高電圧側放電デバイスとして、Ｈダイオード13,23が
Ｈ出力トランジスタ11,21と並列に電源端子18,28に接続
されている。さらに、接地側放電デバイスとして、Ｌダ
イオード14,24がＬ出力トランジスタ12,22と並列に接地
端子19,29に接続されている。従来は、第２図に示すよ
うに接地端子４が、酸化膜38のコンタクトホールにおい
て接触する分離層37を介して基板31に接続されていた。
本実施例ではこのような分離層と集積回路半導体表面上
の接地電極とを絶縁し、集積回路１の基板に端子81,集
積回路２の基板に端子82を設け、さらに両基板が別個の
時には、端子81,82に接続して、両基板が共通のときに
は基板自体に端子８を設けた。この端子８と接地端子1
9,29の間に負電源としての電圧可変直流電源９を接続し
た。基板電位は、基板と集積デバイスとの間に必然的に
構成される寄生ダイオード，寄生容量，寄生サイリスタ
が電気機器システムの機能を害することのないように負
電源９を用いてシステムの最低電位とする。AC-PDPにお
いては、放電時に出力端子15あるいは25が約−3Vになる
ので、基板端子8,81,82の電位は−5V以下程度にするこ
とが望ましい。なお、負電源９を集積回路内に形成し、
基板の端子８と接続してもよい。
本発明によれば、交流的に充放電する電気機器システム
中の半導体集積回路に必然的に微分回路が構成され、PN
接合分離されたＮ型半導体領域にPN接合を順バイアスす
るような負電位が生ずるおそれがある場合に、Ｐ型基板
を接地電極と絶縁して、PN接合を常に逆バイアスに保つ
負電位を供給する負電源接続のための端子を設けること
により、各種の寄生効果を阻止できる。すなわち、基板
とデバイス半導体領域の間の寄生ダイオード，寄生容量
あるいはデバイス間に生ずる寄生トランジスタ，寄生サ
イリスタをすべて無害化でき、システム全体の電力損失
の低減，高周波ノイズ，ラッチアップ現象の防止，動作
速度の向上等の特性改善が可能で、システム全体の高信
頼性化，低コスト化が可能である。
中の半導体集積回路に必然的に微分回路が構成され、PN
接合分離されたＮ型半導体領域にPN接合を順バイアスす
るような負電位が生ずるおそれがある場合に、Ｐ型基板
を接地電極と絶縁して、PN接合を常に逆バイアスに保つ
負電位を供給する負電源接続のための端子を設けること
により、各種の寄生効果を阻止できる。すなわち、基板
とデバイス半導体領域の間の寄生ダイオード，寄生容量
あるいはデバイス間に生ずる寄生トランジスタ，寄生サ
イリスタをすべて無害化でき、システム全体の電力損失
の低減，高周波ノイズ，ラッチアップ現象の防止，動作
速度の向上等の特性改善が可能で、システム全体の高信
頼性化，低コスト化が可能である。
第１図は本発明の一実施例の電気機器システムの等価回
路図、第２図は接合分離型集積回路の断面図、第３図は
接合分離型集積回路の寄生等価回路図、第４図は従来の
電気機器システムの等価回路図である。 1:X電極駆動IC、2:Y電極駆動IC、8:基板端子、9:負電
源、10:画素セル、15,25:出力端子、18,28:高電圧電源
端子、19,29:接地端子。
路図、第２図は接合分離型集積回路の断面図、第３図は
接合分離型集積回路の寄生等価回路図、第４図は従来の
電気機器システムの等価回路図である。 1:X電極駆動IC、2:Y電極駆動IC、8:基板端子、9:負電
源、10:画素セル、15,25:出力端子、18,28:高電圧電源
端子、19,29:接地端子。
Claims (1)
- 【請求項１】容量性負荷を交流的に充放電させる回路シ
ステムの中にあって微分回路が必然的に構成される、Ｐ
型半導体基板に対しPN接合分離を用いた半導体集積回路
装置において、少なくとも出力端子と電源端子との間に
第１の出力トランジスタが接続されるとともに、第１の
ダイオードのアノードが出力端子に、カソードが電源端
子にそれぞれ接続され、出力端子と半導体集積回路の接
地端子との間に第２の出力トランジスタが接続されると
ともに、第２のダイオードのアノードが接地端子に、カ
ソードが出力端子にそれぞれ接続される一対の回路構成
からなり、それぞれの出力端子が容量性負荷のそれぞれ
の端子に接続され、Ｐ型半導体基板が接地端子と絶縁さ
れ、かつ接地端子に対し負電源に接続されることを特徴
とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62233989A JPH07120746B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体集積回路装置 |
| US07/244,918 US4933573A (en) | 1987-09-18 | 1988-09-14 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62233989A JPH07120746B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477155A JPS6477155A (en) | 1989-03-23 |
| JPH07120746B2 true JPH07120746B2 (ja) | 1995-12-20 |
Family
ID=16963800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62233989A Expired - Lifetime JPH07120746B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120746B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158647A (en) * | 1979-05-29 | 1980-12-10 | Hitachi Ltd | Multiple power source semiconductor integrated circuit |
-
1987
- 1987-09-18 JP JP62233989A patent/JPH07120746B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477155A (en) | 1989-03-23 |
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