DE69213675T2

DE69213675T2 - Halbleiteranordnung bestehend aus mindestens einem Leistungstransistor und zu mindest einer Steuerschaltung die auf demselben Chip zusammen mit einer dynamischen Isolierschaltung monolitisch integriert ist

Info

Publication number: DE69213675T2
Application number: DE69213675T
Authority: DE
Inventors: Mario Paparo; Raffaele Zambrano
Original assignee: CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno; SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL; CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Priority date: 1991-12-05
Filing date: 1992-11-27
Publication date: 1997-02-27
Anticipated expiration: 2012-11-28
Also published as: DE69213675D1; EP0545488B1; ITMI913265A1; IT1252623B; US5475273A; ITMI913265A0; EP0545488A1; JP3257842B2; JPH06132538A

Description

Die vorliegende Erfindung betrifft eine elektronische Halbleiteranordnung mit dynamischer Isolierschaltung, die zumindest einen Leistungstransistor und zumindest eine Steuerschaltung umfaßt, die in demselben Chip monolitisch integriert sind.
In dem Chip, in dem elektronische Halbleiteranordnungen des obigen Typs ausgebildet werden, ist normalerweise ein Isolierbereich vorgesehen, der so gestaltet ist, daß er eine elektrische Isolation der einzelnen Komponenten und somit einen korrekten Betrieb der Anordnung sicherstellt.
Damit der Isolierbereich diese Funktion erfüllt, ist es notwendig, daß beide Halbleiterübergänge des parasitären Vertikaltransistors, den dieser Bereich bildet, normalerweise in Sperrichtung gepolt sind. Dies wird erreicht, indem der Isolierbereich mit einem Potential verbunden wird, das nicht größer ist als die Minimalspannung, die an die Anordnung angelegt wird.
Da der Anschluß mit einem Potential, das geringer ist als die Versorgungsbatterie, normalerweise geerdet ist, ist daher der Isolierbereich aus den obigen Gründen ebenfalls geerdet.
Jedoch ist diese Vorkehrung in den meisten Fällen nicht wirksam. Tatsächlich kann es z.B. passieren, daß beim Einschalten der Last oder durch Störimpulse auf der Stromversorgung die Spannung (Vout) des Kollektors (Cp) des Leistungstransistors vorübergehend negative Werte zeigt und somit sogenannte "Unter-Erde"-Situationen hervorruft.
Um in diesen Fällen zu vermeiden, daß der parasitäre Vertikaltransistor in einen leitenden Zustand gerät, ist eine dynamische Isolierschaltung erdacht worden (siehe EP-A-0 432 058), die verlangt, daß der Anschluß des Isolierbereichs geerdet bleibt, wenn Vout positiv ist, und daß die Erdung in eine Verbindung mit dem Leistungstransistorkollektor geschaltet wird, wenn Vout vorübergehende "Untererdung" zeigt.
Jedoch berücksichtigt diese bekannte dynamische Isolierschaltung nicht die Tatsache, daß eine Störung des Isolierbereichs dadurch, daß der parasitäre Vertikaltransistor in den leitenden Zustand übergeht, auftreten kann, selbst wenn negative Spannungssprünge an die Steuerschaltung angelegt werden.
Die vorliegende Erfindung erlaubt es, daß zumindest die folgenden Vorteile erreicht werden:
- Schaffung einer elektronischen Halbleiteranordnung mit einer dynamischen Isolierschaltung, die Isolierbedingungen selbst bei negativen Spannungssprüngen an der Steuerschaltung gewährleistet,
- Reduzierung der Kosten für die Ausführung des beschriebenen dynamischen Isolierprinzips durch integrierte Strukturen, die kein polykristallines Siliziumverfahren erfordern,
- Ausdehnung und Optimierung des Entscheidungsschaltungsteils, daß dazu bestimmt ist, die Synchronschalter zu steuern, welche für die dynamische Isolation sorgen, und
- dynamische Isolation verschiedener Isolierbereiche, die nicht miteinander verbunden sind, bei Änderungen der Spannung, die an dem gemeinsamen Substrat anliegt.
Elektronische Halbleiteranordnungen mit einer dynamischen Isolierschaltung gemäß der vorliegenden Erfindung sind im Patentanspruch 1 und im Patentanspruch 2 definiert.
Die Merkmale der vorliegenden Erfindung werden klarer gurch die nachfolgende Beschreibung und die beiliegenden Zeichnungen nichtbeschränkender Ausführungsbeispiele, in denen :
Fig. 1 ein Beispiel eines Aufbaus zeigt, der einen Leistungstransistor, einen Steuertransistor und einen Isolierbereich umfaßt,
Fig. 2 ein Ersatzschaltbild des Aufbaus von Fig. 1 zeigt,
Fig. 3 das Grundschema einer bekannten dynamischen Isolierschaltung zeigt,
Fig. 4a das Grundschema der dynamischen Isolierschaltung gemäß der vorliegenden Erfindung zeigt,
Fig. 4b das Grundschema der dynamischen Isolierschaltung gemäß der vorliegenden Erfindung zeigt,
Fig. 5 das Diagramm einer Realisierungsschaltung der Schaltung CPI von Fig 4 zeigt,
Fig. 6 die Grundschaltung der dynamischen Isolation gemäß der vorliegenden Erfindung zeigt, angewandt auf einen Festkörper-Zweiwegeschalter,
Fig. 7 ein erstes Beispiel einer Realisierungsstruktur der Schalter S1 und S2 der Fig. 4a und 4b zeigt,
Fig. 8 bis 11 Phasen eines Realisierungsverfahrens der Struktur von Fig. 7 zeigen,
Fig. 12 ein zweites Beispiel einer Realisierungsstruktur der Schalter S1 und S2 der Fig. 4a und 4b zeigt,
Fig. 13 ein drittes Beispiel einer Realisierungsstruktur der Schalter S1 und S2 von Fig. 4 zeigt, und
Fig. 14 ein Beispiel einer Realisierungsstruktur einiger Komponenten der Schaltung von Fig. 6 zeigt.
Fig. 1 zeigt ein Beispiel eines Aufbaus einer elektronischen Halbleiteranordnung, die eine Leistungsstufe und eine Steuerschaltung umfaßt, in welcher der Einfachheit halber nur eine Komponente der integrierten Steuerschaltung, ein Niederspannungs-npn-Transistor mit Emitter-, Basis- und Kollektoranschlüssen, die durch E&sub1;, B&sub1; bzw C&sub1; gekennzeichnet sind, und ein einzelner Leistungstransistor, der auch vom npn-Typ ist und Emitter-, Basis- und Kollektoranschlüssse aufweist, die mit Ep, Bp bzw. Cp gekennzeichnet sind, dargestellt sind, und in der Ep zusammen mit dem "-"-Anschluß der Versorgungsbatterie so gestaltet ist um geerdet zu werden (direkt oder durch eine oder mehrere passive Bauteile innerhalb oder außerhalb des monolitischen Schaltkreises).
In dieser Fig. bezeichnet 1 ein Substrat eines N+ dotierten Halbleitermaterials, 2 eine N dotierte Schicht und 3 einen Isolierbereich mit P-Dotierung, der so gestaltet ist, daß er die einzelnen Komponenten der Steuerschaltung voneinander und von dem Leistungstransistor isoliert, wenn sein ISO-Anschluß ebenfalls geerdet ist, um so sicherzustellen, daß beide Halbleiterübergänge des parasitären Transistors, der dem Isolierbereich zugeordnet ist, immer in Sperrichtung gepolt sind.
In Fig. 2 ist das elektrische Ersatzschaltbild der Struktur von Fig. 1 dargestellt. Es zeigt den parasitären npn Vertikal-Transistor (Qvi) der, normalerweise mit beiden Halbleiterübergängen in Sperrichtung gepolt, die Isolierung zwischen dem Vertikal-Leistungstransistor (Qpv) und dem Signaltransistor (Qs1) der Steuerschaltung sicherstellt, die innerhalb der Schicht 3 vorgesehen ist.
Fig. 3 zeigt das Grundschema der dynamischen Isolierschaltung gemäß dem Stand der Technik (EP-A-0 432 058). Darin stellt P eine Pilotschaltung dar, die das Spannungsniveau des Kollektors CP des Leistungstransistors erkennt und den Schalter S1 (bestehend aus einem Vertikal-MOS-Transistor oder einem bipolaren Transistor) geschlossen hält, und den Schalter S2 (bestehend aus einem Lateral-MOS-Transistor) offen hält, solange dieses Niveau größer ist als das Erdpotential. Sobald dieses Niveau vorübergehend bzw. kurzzeitig unter das Potential fällt, steuert P das Öffnen von S1 und gleichzeitig das Schließen des Schalters S2.
Fig. 4a zeigt das Grundschema der dynamischen Isolierschaltung der vorliegenden Erfindung. Gemäß diesem Diagramm stellt die Pilotschaltung CPI für den Schalter, zusätzlich zum Spannungsniveau des Kollektors Cp des Leistungstransistors, das Niveau des Kollektors C&sub1; der Steuerschaltung fest. Solange die Spannung von Cp und C&sub1; größer ist als die Spannung des Erdungsknotens, hält CPI den Schalter S1 geschlossen und die Schalter S2 und S3 offen. Sobald das Potential von Cp oder C&sub1; vorübergehend bzw. flüchtig unter das Erdpotential fällt, steuert CPI das Öffnen von S1 und das Schließen von S2 bzw S3, das heißt, es steuert das Schließen des Schalters, der mit dem Anschluß verbunden ist, von dem die am meisten negative Störung kommt.
Wenn in der integrierten Schaltung andere Anschlüsse existieren, die vorübergehenden bzw. kurzzeitigen Untererdungssituationen unterliegen, findet die oben beschriebene Lösung ebenfalls Anwendung, indem zu S2 und S3 eine Anzahl von Schaltern hinzugefügt wird, die gleich ist der Anzahl der hinzugefügten Anschlüsse.
Die Schaltung von Fig. 4a, deren Referenzpotential Erde ist, verlangt eine separate Versorgung Vs der Schaltung CP, die so gestaltet ist, daß sie eine Versorgung von CP selbst während Untererdungstransienten erlaubt. Diese separate Versorgung ohne Unterbrechungen kann z.B. einfach erreicht werden, indem eine Kapazität gleichmäßig geladen gehalten wird, die dazu bestimmt ist, Strom an CP während der Transienten zu liefern.
Die Schaltung von Fig. 4b verlangt im Vergleich zu der von Fig. 4a für die Verwendung als Referenzpotential das des ISO- Anschlussses anstelle der Erde.
Fig. 5 zeigt das Diagramm eines Beispiels einer Ausführungsform der Schaltung CPI von Fig. 4a, in dem A1 und A2 zwei Spannungsvergleicher und N eine NOR-Schaltung darstellen. Der Spannungsgenerator VB kompensiert den Spannungsabfall an den Dioden DA1, DA2.
Fig. 6 zeigt das Grundschema der dynamischen Isolation gemäß der vorliegenden Erfindung, angewandt auf einen Festkörper- Zweiwegeschalter (QA/QE), der in einem einzelnen Halbleitermaterial-Chip integriert ist. In diesem Diagramm sind der Einfachheit halber (in Vergleich mit Fig. 5) die Schalter S3A und S3B zur Verbindung der Knoten ISO A und ISO B mit den Kollektor- und Drain-Anschlüssen der jeweiligen Steuerschaltungen weggelassen. Die Leistungsschalter QA und QB werden durch geeignete Schaltungen gesteuert, die auch in den Pilotschaltungen A bzw. B eingefügt sind und derart gestaltet sind, daß sie die obige Funktion ausführen.
In diesem Fall sind die beiden Isolierbereiche der Steuerschaltungen der Leistungstransistoren QA und QB nicht miteinander verbunden, da die in ihnen enthaltenen Grundkomponenten frei sein müssen um dem Potential zu folgen, das SA und SB durch zwei externe Quellen auferlegt wird.
Um den angelegten Spannungen (in der Größenordnung von einigen hundert Volt) zu wiederstehen, müssen QA und QB Vertikaltransistoren sein und deshalb ihre Drainzone (oder Kollektor, wenn QA und QB durch bipolare Transistoren und nicht durch MOS-Transistoren wie in Fig. 6 gezeigt, gebildet werden) mit dem Substrat des Halbleiterchips, in dem sie bereitgestellt werden, übereinstimmen.
Wenn in einer Konfiguration dieses Typs ein Generator wechselnder elektromotorischer Kraft zwischen den beiden Anschlüssen SA und SB, die an die Oberfläche des Chips führen, angelegt wird, wird das Substrat wechselweise einer Umkehr der Polarität in Bezug auf die lokalen Erdungsknoten unterworfen.
Die dynamische Isolation gemäß der Erfindung sorgt dann dafür, daß auf den Befehl der Pilotschaltung A hin die Isolation ISO A der Steuerschaltung des Schalters QA abwechselnd mit dem negativeren lokalen Potential SA oder mit dem Potential D verbunden wird, wenn es negativer ist als SA. Ähnlich wird die Isolation ISO B immer auf den Befehl der Pilotschaltung B hin auf das geringere der Potentiale SB und D gebracht, ungeachtet dessen, was mit ISO A passiert (in den Figuren stellen GNDA und GNDB Erdungsknoten dar, VsA und VsB separate Stromversorgungen, und VinA und VinB optionale Steuerungseingänge um die Führung bzw. Steuerung von QA und QB durch eine externe logische Schaltung, die in den Figuren nicht gezeigt ist, zu synchronisieren).
Bei der Verwirklichung des dynamischen Isolierprinzips gemäß der vorliegenden Erfindung ist es vorteilhaft, zumindest den Schalter S1 mit einem Metall-Gate-NMOS-Transistor zu versehen, und mit einem Kanalbereich, der durch selektives Ätzen einer dicken Oxydschicht erreicht wird, die auf der Oberfläche der Scheibe gewachsen ist, gefolgt durch ein nachfolgendes Wachsen des Gate-Oxyds. Weitere Vorteile werden erreicht, indem beide Schalter S1 und S2 mit Metall-Gate- NMOS-Transistoren des "Doppeldiffusions"-Typs realisiert werden, d. h., in denen sowohl die Source-Zone als auch die Kanalzone Diffusionszonen sind (wobei die Kanalzone ein ungleichförmiges Dotierungs-Konzentrationsprofil entlang der Oberfläche hat).
Diese Art und Weise der Verwirklichung der Schalter S1 und S2 ist vorteilhaft auf der Grundlage der nachfolgenden Betrachtungen:
- die NMOS-Transistoren schalten schneller als die parasitären bipolaren Transistoren der Isolierstruktur und folglich ist eine Leitung des letzteren Transistors während des Schaltens nicht möglich,
- die Kanallänge eines Doppeldiffusions-NMOS-Transistors wird bestimmt durch die Differenz in den lateralen Diffusionen der Source- und Körperbereiche (body regions) im Gegensatz zu einem Transistor mit einem Kanalbereich mit gleichförmiger Konzentration, bei dem die Kanallänge durch einen photolithographischen Prozeß definiert wird,
- der Doppeldiffusions-NMOS-Transistor ist in der Lage, hohen Spannungen zu wiederstehen.
In Fig. 7 ist ein Beispiel einer Struktur dargestellt, bei der die Schalter S1 und S2 von Fig. 4a und Fig. 4b mit Metall-Gate-NMOS-Transistoren des "Doppeldiffusions"-Typs verwirklicht sind, und mit einem Kanalbereich, der neben einer dünnen Oxydschicht ausgeführt ist. In dieser Figur stellen So1, G1 und D1 die Source-, Gate- und Drainanschlüsse des Transistors dar, der den Schalter S1 bildet, während So2, G2 und D2 die gleich bezeichneten Anschlüsse des Transistors darstellen, der den Schalter S2 bildet.
Fig. 8 bis 11 zeigen den Verfahrensablauf, der aus den folgenden Phasen besteht:
1) Wachsen einer n-Epitaxialschicht 2 auf einem monokristallinen Substrat 1 des selben Leitfähigkeitstyps und mit geringem Widerstand,
2) Bildung des horizontalen Bereichs 3 zur Isolierung der integrierten Steuerschaltung (überdeckte p-Schicht) des p Typs, und des niederohmigen Kollektorbereichs 4 eines npn-Transistors der integrierten Steuerschaltung (überdeckte n-Schicht) des n Typs (dieser Bereich wirkt als der Drainbereich mit geringem Widerstand des MMOS- Transistors, der S1 bildet),
3) Wachsen einer zweiten epitaxialen Schicht 5 des Typs n-,
4) Definieren der Isolierbereiche 6 des Typs p+ und der Senke 7 des Typs n+, die notwendig sind um den horizontalen Isolierbereich bzw. den niederohmigen Kollektorbereich eines npn-Transistors der integrierten Steuerschaltung mit der Oberfläche der Anordnung zu verbinden,
5) Bildung des tiefen Körper- bzw. Hauptbereichs 8 des NMOS- Transistors ( der mit dem Basisbereich des npn- Transistors der integrierten Steuerschaltung übereinstimmt),
6) Bildung des Körperbereichs 9 des NMOS-Transistors (Fig. 9),
7) Bildung des Source-Bereichs 10 des NMOS-Transistors, der mit dem Emitter-Bereich des npn-Transistors der integrierten Steuerschaltung übereinstimmmt (Fig. 10),
8) Definieren der Kanalbereiche durch selektives Ätzen des dicken Oxyds 11 und nachfolgendes Wachsen des Gate-Oxyds 12 (Fig.11),
9) Öffnen der Kontakte, Schaffung der Metallisierungswege (mit Gate-Elektrodenfunktion für die NMOS-Transistoren zusätzlich zur gegenseitigen Verbindung der Vorrichtungskomponenten), und schließlich Metallisierung der Rückseite davon (Fig. 7).
Es ist zu beobachten, daß, da nur der Schalter S2 hohen Spannungen ausgesetzt ist, der Schalter S1 (wie beispielsweise in Fig.12 dargestellt) selbst durch einen NMOS-Transistor mit einem Kanalbereich gleichförmiger Konzentration geschaffen werden kann.
Das oben beschriebene Verfahren für die Struktur von Fig. 7 kann auch in diesem Fall verwendet werden, wenn eine unterschiedliche Gestaltung der Tiefkörper-, Körper- und Source- Photomaskierung für den NMOS-Transistor vorgesehen wird, der S1 bildet (Source und Drain des NNOS-Transistors werden erreicht unter Verwendung derselben Emitterdiffusion des npn-Transistors der integrierten Steuerschaltung und die überdeckte n-Schicht ist mit dem Kanalbereich kurzgeschlossen). Diese Variante der Struktur gemäß der vorliegenden Erfindung erlaubt eine separate Optimierung der Kanalbereiche der beiden NMOS-FETS (es ist z.B. möglich zwei verschiedene Schwellenspannungen vorzusehen).
Ein möglicher Mangel der NMOS-Strukturen könnte der Rein des Hochspannungstransistors sein (Schalter S2). Tatsächlich ist es bekannt, daß unipolare Bauelemente nicht das Phänomen einer Leitfähigkeitsmodulation aufweisen, und deshalb kann der Spannungsabfall zwischen Source und Drain dieses Transistors hoch sein.
Unter diesen Bedingungen ist es möglich, daß, wenn die Spannung Vout des Anschlusses CP negativ ist (und somit S2 geschlossen ist) zwischen ihm und der Isolierung eine Potentialdifferenz aufgebaut wird, die größer ist, als es zum Einschalten des parasitären bipolaren Transistors notwendig ist, die gleich ist ungefähr 0,5 V bei 27º C. Das Einschalten des parasitären Transistors wird durch die vorliegende Erfindung verhindert und in Fig. 13 ist die Verwirklichung des Schalters S2 (der Schaltung von Fig. 5) mit einem bipolaren Transistor und die Verwirklichung von S1 mit einem Metall-Gate-NMOS-Transistor mit einem Kanalbereich mit gleichförmiger Konzentration gezeigt.
Die Spannung, die an den Isolierbereich angelegt wird, unterscheidet sich von Vout (wenn Vout negativ ist) durch ein Vcesat, d. h., eine Größe, die geringer ist als die, die notwendig ist, um den parasitären bipolaren Transistor, der zum Isolierbereich gehört, einzuschalten.
In Fig. 14 ist eine mögliche Struktur dargestellt, die in Übereinstimmung mit den obigen Kriterien einige Komponenten des Schaltkreises von Fig. 6 und insbesondere das Schalterpaar S1A und S2A und den Schalter QA, sowie den Isolierbereich ISOA bildet (die Struktur der entsprechenden Komponenten S1B, S2B, QB und des Bereichs ISOB ist dieselbe).
In den Figuren ist die Bedeutung der verschiedenen Symbole wie folgt:
CH: Kanalunterbrechungszonen-Anschluß
A: Anode von DA,
während die anderen Abkürzungen G( ), 3( ), D( ) jeweils Gate, Source und Drain des Transistors darstellen, der den in den Klammern bezeichneten Schalter bildet.
Der Drain-Anschluß D(S1A) ist geerdet und der MOS-Transistor, der den Schalter S1A darstellt, dessen Sourcebereich im Leistungszustand positiver ist als sein Drainbereich, kann auf diese Weise die negativen Transistoren in einem Sperr- Zustand unterstützen, ohne daß die Drain-Substrat-Diode des Transistors zu leiten beginnt.
Eine Variante betrifft die Schaltungen von Fig. 4a und 4b, da der Schalter S3 und die Schaltung CP/CPI mit einem anderen Bereich des Steuerschaltungstransistors verbunden werden können, anstatt mit dem Kollektor C&sub1; des Steuerschaltungstransistors.

Claims

1. Elektronische Halbleiteranordnung mit dynamischer Isolierschaltung, die zumindest einen Leistungstransistor und zumindest eine Steuerschaltung umfaßt, die monolitisch in demselben Chip integriert sind, wobei:

- die einzelnen Komponenten der Steuerschaltung voneinander und von dem Leistungstransistor durch einen Isolierbereich isoliert sind,

- der Isolierbereich mit einem Erdungsknoten durch einen ersten Schalter (S1) verbunden ist,

- der Isolierbereich mit dem Kollektor oder Drain (Cp) des Leistungstransistors durch einen zweiten Schalter (S2) verbunden ist,

- eine Pilotschaltung (CP) mit dem Kollektor oder Drain (Cp) des Leistungstransistors, mit dem Erdungsknoten und mit dem ersten und zweiten Schalter verbunden ist, wobei die Pilotschaltung dazu dient, den ersten Schalter (S1) und den zweiten Schalter (S2) so zu steuern, daß der zweite Schalter geschlossen ist und der erste Schalter offen ist, wenn der Kollektor oder Drain (Cp) ein geringeres Potential als Erde hat, und daß der zweite Schalter offen ist und der erste Schalter geschlossen ist, wenn der Kollektor oder Drain (Cp) ein höheres Potential als Erde hat,

dadurch gekennzeichnet, daß:

- der Isolierbereich mit einem Bereich eines Steuerschaltungstransistors durch einen dritten Schalter (S3) verbunden ist,

- die Pilotschaltung mit dem dritten Schalter (S3) und mit dem Bereich des Steuerschaltungstransistors verbunden ist, wobei die Pilotschaltung dazu dient, den ersten Schalter (S1) und den dritten Schalter (S3) so zu steuern, daß der dritte Schalter geschlossen ist und der erste Schalter offen ist, wenn der Bereich ein geringeres Potential als Erde hat, und daß der dritte Schalter offen ist und der erste Schalter geschlossen ist, wenn der Bereich ein höheres Potential als Erde hat.

2. Elektronische Halbleiteranordnung mit dynamischer Isolierschaltung, die zumindest einen Leistungstransistor und zumindest eine Steuerschaltung umfaßt, die monolitisch in demselben Chip integriert sind, wobei:

- eine Pilotschaltung (CPI) mit dem Kollektor oder Drain (Cp) des Leistungstransistors, mit dem Erdungsknoten und mit dem ersten und zweiten Schalter verbunden ist, wobei die Pilotschaltung dazu dient, den ersten Schalter (S1) und den zweiten Schalter (S2) so zu steuern, daß der zweite Schalter geschlossen ist und der erste Schalter offen ist, wenn der Kollektor oder Drain (Cp) ein geringeres Potential hat als das des Isolierbereichs, und daß der zweite Schalter offen ist und der erste Schalter geschlossen ist, wenn der Kollektor oder Drain (Cp) ein höheres Potential hat als das des Isolierbereichs,

dadurch gekennzeichnet, daß

- die Pilotschaltung mit dem dritten Schalter (S3), mit dem Bereich des Steuerschaltungsstransistors und mit dem Isolierbereich verbunden ist, wobei die Pilotschaltung dazu dient, den ersten Schalter (S1) und den dritten Schalter (S3) so zu steuern, daß der dritte Schalter geschlossen ist und der erste Schalter offen ist, wenn der Bereich ein geringeres Potential hat als das des Isolierbereichs, und daß der dritte Schalter offen ist und der erste Schalter geschlossen ist, wenn der Bereich ein höheres Potential hat als das des Isolierbereichs.

3. Elektronische Halbleiteranordnung mit dynamischer Isolierschaltung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Schalter (S1) durch einen Metall-Gate-NMOS-Transistor gebildet wird, wobei der Kanalbereich neben einer dünnen Schicht (12) aus Oxyd ausgeführt ist, das auf der Oberfläche der Scheibe gewachsen ist.

4. Elektronische Halbleiteranordnung mit dynamischer Isolierschaltung gemäß Anspruch 3, dadurch gekennzeichnet, daß der den ersten Schalter (S1) bildende NMOS-Transistor ein Doppeldiffusionstransistor ist.

5. Elektronische Halbleiteranordnung mit dynamischer Isolierschaltung gemäß Anspruch 4, dadurch gekennzeichnet, daß der zweite Schalter (S2) ebenfalls durch einen Metall-Gate-NMOS-Transistor vom Doppeldiffusionstyp gebildet wird, wobei der Kanalbereich unter einer dünner Schicht (12) aus Oxyd ausgeführt ist, das auf der Oberfläche der Scheibe gewachsen ist.

6. Elektronische Halbleiteranordnung mit dynamischer Isolierschaltung gemäß Anspruch 4, dadurch gekennzeichnet, daß der erste Schalter (S1) durch einen Metall-Gate-NMOS-Transistor gebildet wird mit einem Kanalbereich gleichförmiger Konzentration, der unter einer dünnen Schicht (12) aus Oxyd ausgeführt ist, das auf der Oberfläche der Scheibe gewachsen ist.

7. Elektronische Halbleiteranordnung mit dynamischer Isolierschaltung gemäß Anspruch 3, dadurch gekennzeichnet, daß der den ersten Schalter (S1) bildende NMOS-Transistor ein Typ mit einem Kanal mit gleichförmiger Konzentration ist, und der zweite Schalter (S2) durch einen bipolaren Transistor gebildet wird.

8. Elektronische Halbleiteranordnung mit dynamischer Isolierschaltung gemäß Anspruch 3, dadurch gekennzeichnet, daß in der Pilotschaltung (CPI) in Kombination vorhanden sind:

- eine NOR-Logikschaltung (N), deren Ausgang (D1) den ersten Schalter (S1) steuert,

- einen ersten und einen zweiten Spannungsvergleicher (A1, A2), deren invertierende Eingänge (-) mit dem Bereich des Steuerschaltungstransistors bzw. des Leistungstransistors verbunden sind, deren nicht invertierende Eingänge (+) mit dem Erdungs- oder Isolierknoten (ISO) verbunden sind, und deren Ausgänge jeweils einen dritten Schalter (S3) und einen ersten Eingang der NOR-Schaltung (N) und einen zweiten Schalter (S2) und einen zweiten Eingang der NOR- Schaltung (N) steuern.

9. Elektronische Halbleiteranordnung mit dynamischer Isolierschaltung gemäß Anspruch 3, die im Rahmen einer Struktur vorliegt, die zwei Leistungsschalter (QA, QB) umfaßt, die durch Vertikaltransistoren, deren Source- oder Emitteranschluß (SA, SB) gemeinsam mit der Erde (GNDA, GNDB) der jeweiligen Pilotschaltung verbunden sind, verwirklicht sind, die einen in beiden Richtungen leitfähigen Schalter bilden und von denen jeder mit einer jeweiligen Steuerschaltung (A,B) mit nicht miteinander verbundenen Isolierbereichen ausgestattet ist, die dazu verwendet werden, den Anschluß (ISOA, ISOB) des Isolierbereichs jeder Steuerschaltung mit dem Source- oder Emitteranschluß (SA, SB) oder mit dem Kollektor- oder Drainanschluß (DA, DB) des jeweiligen Leistungsschalters (QA, QB) zu verbinden, in Abhängigkeit davon, ob der Source- oder Emitteranschluß (SA,SB) ein geringeres oder ein größeres Potential hat als jeweils der Kollektor- oder Drainanschluß (DA, DB).

10. Elektronische Halbleiteranordnung mit dynamischer Isolierschaltung gemäß Anspruch 9, gekennzeichnet durch das Vorhandensein zweier zusätzlicher Schalter (S3A, S3B), die in der Lage sind, den Anschluß der Isolierbereiche jeder Steuerschaltung mit dem Kollektor- oder Drainanschluß eines Transistors der jeweiligen Steuerschaltung zu verbinden, wenn der letztere negativer ist als der gemeinsame Kollektor/Drain- (D) oder die Source- oder Emitteranschlüsse (SA, SB).