JPS6231503B2 - - Google Patents
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- JPS6231503B2 JPS6231503B2 JP5831679A JP5831679A JPS6231503B2 JP S6231503 B2 JPS6231503 B2 JP S6231503B2 JP 5831679 A JP5831679 A JP 5831679A JP 5831679 A JP5831679 A JP 5831679A JP S6231503 B2 JPS6231503 B2 JP S6231503B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- Microelectronics & Electronic Packaging (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、正立型静電誘導トランジスタを用い
た半導体集積回路の構造に関する。
た半導体集積回路の構造に関する。
半導体基板の一主表面にソース領域が設けら
れ、ドレインが埋込み領域としてもしくは反対側
主表面に設けられる正立型静電誘導トランジスタ
（以下SITと称す。）を用いた半導体集積回路が、
小さな消費電力で優れたスピード特性を示すこと
はすでに、特開昭55―46548号「静電誘導集積回
路装置」、特開昭55―103756号「静電誘導トラン
ジスタ集積回路」、特開昭55―105360号「半導体
集積回路」において指摘している。その一例の断
面図と等価回路を第１図ａ，ｂに示す。回路形式
はバイポーラトランジスタで開発されたI2Lに類
似している。負荷トランジスタは絶縁ゲート型電
界効果トランジスタ（以下MOSFETと称す。）
T1、ドライバトランジスタが正立型SIT T2であ
る。MOSFETのゲートは、SITのソースと直結
されている。第１図ａで各領域を説明する。Ｐ基
板１１の上に、n+領域１２、n-領域１３が設け
られ、所定の個所にp+領域１６，１７、n+領域
１４，１５が設けられている。P+領域１７は、
MOSFETのソース領域、P+領域１６は
MOSFETのドレイン領域であり同時に、SITの
ゲート領域である。n+領域１４はSITのソース領
域、n+領域１２はSITの埋込みドレイン領域であ
り、n+領域１５は、ドレイン取り出し領域であ
る。１９は、各インバータユニツトの分離用の絶
縁領域であり、半導体がSiであればSiO2等、また
GaAsであればプロトン照射による半絶縁性領域
である。もちろん、エツチングで切り込んで、表
面不活性化した後に、ポリイミド等の絶縁性樹脂
を設けたものでもよい。１１′は基板電極であ
る。１５′，１６′，１７′はそれぞれ、SITのド
レイン電極、ゲート電極、MOSFETのソース電
極である。１４′はSITのソース電極であると同
時にMOSFETのゲート電極になつている。１
４′は同一導電物質からできているように書かれ
ているが、MOSFETの上はたとえばP+ポリシリ
コンで形成してソース電極と接続してもよい。１
８は表面不活性化用の絶縁膜である。Siであれ
ば、SiO2もしくはSi3N4あるいはこの両者の組み
合せであり、GaAsであればGaOXNYやAl2O3ある
いはSiO2やSi3N4である。半導体がGaAsである場
合のMOSFETのゲート絶縁膜はGaOXNYが望ま
しい。それもGaAs表面に近ずくにつれて
GaOXNYのＸ／Ｙ比が0.05〜0.3程度の小さな値に
なるように構成することが望ましい。表面準位が
少なくて、かつ丈夫な膜が実現される。ＶEEは電
源電圧であり、Ｖio、Ｖputはそれぞれ信号の入力
電圧、出力電圧である。SITのソースは接地され
ている。ＶEEに与える電圧は、Siであれば1.0V程
度以下、GaAsであれば1.4V程度以下に設定され
る。MOSFETは、電流供給用の定電流トランジ
スタとして動作する。ドライバSITのゲート入力
電圧Ｖioが高レベルになれば、SITは導通し、Ｖp
ｕｔは低レベルに変る。Ｖioが低レベルならSITは
遮断状態にあり、Ｖputは高レベルになる。SITの
ゲートは順方向電圧が印加されるから、ゲートか
らホールがn-領域に注入される。ホールはチヤ
ンネルにだけ注入されれば十分であるから、絶縁
領域２０が設けられている。SITはノーマリオフ
デバイスとなるように設計されている。すなわ
ち、ゲート間隔Ｗとチヤンネル１３の不純物密度
Ｎとが、Na2＜２×108cm-1（Ｎ：cm-3、ａ：
cm）を満足するようになされ、かつｌ／Ｗ＞0.7
となるように寸法が選ばれている。ｌはソース・
ドレイン方向のゲート領域の長さである。
れ、ドレインが埋込み領域としてもしくは反対側
主表面に設けられる正立型静電誘導トランジスタ
（以下SITと称す。）を用いた半導体集積回路が、
小さな消費電力で優れたスピード特性を示すこと
はすでに、特開昭55―46548号「静電誘導集積回
路装置」、特開昭55―103756号「静電誘導トラン
ジスタ集積回路」、特開昭55―105360号「半導体
集積回路」において指摘している。その一例の断
面図と等価回路を第１図ａ，ｂに示す。回路形式
はバイポーラトランジスタで開発されたI2Lに類
似している。負荷トランジスタは絶縁ゲート型電
界効果トランジスタ（以下MOSFETと称す。）
T1、ドライバトランジスタが正立型SIT T2であ
る。MOSFETのゲートは、SITのソースと直結
されている。第１図ａで各領域を説明する。Ｐ基
板１１の上に、n+領域１２、n-領域１３が設け
られ、所定の個所にp+領域１６，１７、n+領域
１４，１５が設けられている。P+領域１７は、
MOSFETのソース領域、P+領域１６は
MOSFETのドレイン領域であり同時に、SITの
ゲート領域である。n+領域１４はSITのソース領
域、n+領域１２はSITの埋込みドレイン領域であ
り、n+領域１５は、ドレイン取り出し領域であ
る。１９は、各インバータユニツトの分離用の絶
縁領域であり、半導体がSiであればSiO2等、また
GaAsであればプロトン照射による半絶縁性領域
である。もちろん、エツチングで切り込んで、表
面不活性化した後に、ポリイミド等の絶縁性樹脂
を設けたものでもよい。１１′は基板電極であ
る。１５′，１６′，１７′はそれぞれ、SITのド
レイン電極、ゲート電極、MOSFETのソース電
極である。１４′はSITのソース電極であると同
時にMOSFETのゲート電極になつている。１
４′は同一導電物質からできているように書かれ
ているが、MOSFETの上はたとえばP+ポリシリ
コンで形成してソース電極と接続してもよい。１
８は表面不活性化用の絶縁膜である。Siであれ
ば、SiO2もしくはSi3N4あるいはこの両者の組み
合せであり、GaAsであればGaOXNYやAl2O3ある
いはSiO2やSi3N4である。半導体がGaAsである場
合のMOSFETのゲート絶縁膜はGaOXNYが望ま
しい。それもGaAs表面に近ずくにつれて
GaOXNYのＸ／Ｙ比が0.05〜0.3程度の小さな値に
なるように構成することが望ましい。表面準位が
少なくて、かつ丈夫な膜が実現される。ＶEEは電
源電圧であり、Ｖio、Ｖputはそれぞれ信号の入力
電圧、出力電圧である。SITのソースは接地され
ている。ＶEEに与える電圧は、Siであれば1.0V程
度以下、GaAsであれば1.4V程度以下に設定され
る。MOSFETは、電流供給用の定電流トランジ
スタとして動作する。ドライバSITのゲート入力
電圧Ｖioが高レベルになれば、SITは導通し、Ｖp
ｕｔは低レベルに変る。Ｖioが低レベルならSITは
遮断状態にあり、Ｖputは高レベルになる。SITの
ゲートは順方向電圧が印加されるから、ゲートか
らホールがn-領域に注入される。ホールはチヤ
ンネルにだけ注入されれば十分であるから、絶縁
領域２０が設けられている。SITはノーマリオフ
デバイスとなるように設計されている。すなわ
ち、ゲート間隔Ｗとチヤンネル１３の不純物密度
Ｎとが、Na2＜２×108cm-1（Ｎ：cm-3、ａ：
cm）を満足するようになされ、かつｌ／Ｗ＞0.7
となるように寸法が選ばれている。ｌはソース・
ドレイン方向のゲート領域の長さである。
ＶEEとして加えられる電圧は、通常1Vとか
1.4V程度と小さい。したがつて、負荷トランジ
スタであるＰチヤンネルMOSFETが、ゲート・
ソース間電圧1V程度では、十分な導通状態が得
られないことが多い。そうなると、このインバー
タは動作しない。ＰチヤンネルMOSFETの閾値
電圧は少なくとも1Vより低くなければならな
い。通常絶縁層と半導体界面には正電荷が生じ易
く、MOSFETのＰチヤンネルは閾値電圧が高く
なり易く、1V程度の電圧印加では導通状態にな
らないという欠点を生じる。
1.4V程度と小さい。したがつて、負荷トランジ
スタであるＰチヤンネルMOSFETが、ゲート・
ソース間電圧1V程度では、十分な導通状態が得
られないことが多い。そうなると、このインバー
タは動作しない。ＰチヤンネルMOSFETの閾値
電圧は少なくとも1Vより低くなければならな
い。通常絶縁層と半導体界面には正電荷が生じ易
く、MOSFETのＰチヤンネルは閾値電圧が高く
なり易く、1V程度の電圧印加では導通状態にな
らないという欠点を生じる。
本発明は叙上の従来の欠点を除去するものであ
り、その目的は1V以下の十分低い電源電圧で動
作する正立型SITを含む半導体集積回路を実現す
るための新規な構造を提供することにある。
り、その目的は1V以下の十分低い電源電圧で動
作する正立型SITを含む半導体集積回路を実現す
るための新規な構造を提供することにある。
以下図面を参照して本発明を詳細に説明する。
第２図は、１入力１出力の本発明の実施例であ
る。ａは平面図、ｂはＡ―A′線に沿う断面図、
ｃは等価回路である。第１図の構成に加えて、負
荷トランジスタであるMOSFETのゲート絶縁膜
直下に比較的不純物密度の低いP-領域２２が設
けられている。P-領域２２の不純物密度ＮAと深
さｄは、次のように決める。半導体と絶縁層の界
面に存在する正電荷の面密度ＱSSとすると、ＮA
ｄ＞ＱSSを満足するようにする。ＮAｄがＱSSよ
り小さくても、ある程度MOSFETのゲート・ソ
ース間に負電圧が加われば、MOSFETは導通す
るようになる。負荷トランジスタである
MOSFETを流れる電流を大きくするときには、
ＮAｄを大きくすればよいし、小さくしたいとき
にはＮAｄを小さくすればよい。ＮAｄを十分大き
くすればデイプレシヨンモードで動作するように
なる。第２図ｂで、電極１１′の電圧は、もちろ
ん接地電位でもよいし、さらにn+領域１２の静
電容量を減少させたければ、負電圧を印加すれば
よい。SITのチヤンネルの不純物密度及び寸法
は、ノーマリオフ動作ができるように選べばよ
い。
る。ａは平面図、ｂはＡ―A′線に沿う断面図、
ｃは等価回路である。第１図の構成に加えて、負
荷トランジスタであるMOSFETのゲート絶縁膜
直下に比較的不純物密度の低いP-領域２２が設
けられている。P-領域２２の不純物密度ＮAと深
さｄは、次のように決める。半導体と絶縁層の界
面に存在する正電荷の面密度ＱSSとすると、ＮA
ｄ＞ＱSSを満足するようにする。ＮAｄがＱSSよ
り小さくても、ある程度MOSFETのゲート・ソ
ース間に負電圧が加われば、MOSFETは導通す
るようになる。負荷トランジスタである
MOSFETを流れる電流を大きくするときには、
ＮAｄを大きくすればよいし、小さくしたいとき
にはＮAｄを小さくすればよい。ＮAｄを十分大き
くすればデイプレシヨンモードで動作するように
なる。第２図ｂで、電極１１′の電圧は、もちろ
ん接地電位でもよいし、さらにn+領域１２の静
電容量を減少させたければ、負電圧を印加すれば
よい。SITのチヤンネルの不純物密度及び寸法
は、ノーマリオフ動作ができるように選べばよ
い。
n+埋込み領域１２は、比較的面積が大きくな
つて、基板との間の静電容量が大きくなり易い
し、また高速動作になると基板との間に伝導電流
が流れて損失を生じる。この欠点を除去するため
には、基板をP+基板２４にしてn+領域１２との
間に高抵抗領域２３を挿入すればよい。領域２３
の厚さ及び不純物密度は、拡散電位で空乏層にな
るような値程度に選んでおけばよい。基板電圧
は、接地電位でももちろんよいし、所望の負電圧
にしてもよい。
つて、基板との間の静電容量が大きくなり易い
し、また高速動作になると基板との間に伝導電流
が流れて損失を生じる。この欠点を除去するため
には、基板をP+基板２４にしてn+領域１２との
間に高抵抗領域２３を挿入すればよい。領域２３
の厚さ及び不純物密度は、拡散電位で空乏層にな
るような値程度に選んでおけばよい。基板電圧
は、接地電位でももちろんよいし、所望の負電圧
にしてもよい。
SiSITのゲート・ドレイン間の順方向電圧が
0.4V程度以上になると、SITの周波数特性は急激
に劣化する。したがつて、高速度動作を行なわせ
るときにはSiSITのゲート・ドレイン間順方向電
圧を、導通時に0.4V程度以下に抑える必要があ
る。そのためには、ゲート・ドレイン間にシヨツ
トキダイオードを挿入すればよい。その例を第４
図に示す。シヨツトキダイオードは、第２図ａの
ドレイン取り出し領域１５の一部にシヨツトキ金
属を設けて、P+ゲート領域１６の間を配線すれ
ばよい。n+領域１５の上に直接シヨツトキ金属
を設けてもよいし、あるいはシヨツトキ金属を設
ける所は、n+領域を設けないで表面までn-領域
にしておいてもよい。
0.4V程度以上になると、SITの周波数特性は急激
に劣化する。したがつて、高速度動作を行なわせ
るときにはSiSITのゲート・ドレイン間順方向電
圧を、導通時に0.4V程度以下に抑える必要があ
る。そのためには、ゲート・ドレイン間にシヨツ
トキダイオードを挿入すればよい。その例を第４
図に示す。シヨツトキダイオードは、第２図ａの
ドレイン取り出し領域１５の一部にシヨツトキ金
属を設けて、P+ゲート領域１６の間を配線すれ
ばよい。n+領域１５の上に直接シヨツトキ金属
を設けてもよいし、あるいはシヨツトキ金属を設
ける所は、n+領域を設けないで表面までn-領域
にしておいてもよい。
１入力多出力のインバータを構成するために
は、ドレイン出力端子をシヨツトキダイオードを
介して取り出せばよい。こうすることによつて、
出力端子間の分離が行なわれる。その例を、第５
図に示す。１入力３出力の例が、第５図には示さ
れている。出力シヨツトキダイオードの順方向降
下電圧をＶfp、ゲート・ドレイン間に入るシヨツ
トキダイオードの順方向降下電圧をＶfgdとする
と、このインバータの高レベルＶHと低レベルＶL
の電圧差は、Ｖfgd−Ｖfpで与えられる。たとえ
ば、Ｖfgd≒0.4V、Ｖfp≒0.2VとすればＶH−ＶL≒
0.2Vである。
は、ドレイン出力端子をシヨツトキダイオードを
介して取り出せばよい。こうすることによつて、
出力端子間の分離が行なわれる。その例を、第５
図に示す。１入力３出力の例が、第５図には示さ
れている。出力シヨツトキダイオードの順方向降
下電圧をＶfp、ゲート・ドレイン間に入るシヨツ
トキダイオードの順方向降下電圧をＶfgdとする
と、このインバータの高レベルＶHと低レベルＶL
の電圧差は、Ｖfgd−Ｖfpで与えられる。たとえ
ば、Ｖfgd≒0.4V、Ｖfp≒0.2VとすればＶH−ＶL≒
0.2Vである。
GaAsでは、もう少し高いゲート・ドレイン間
順方向電圧まで周波数特性の劣化は現われない。
たとえば、0.6〜0.7V程度である。したがつて、
そのようにＶfgdやＶfpを与えるようにシヨツトキ
ダイオードを構成すればよい。また、GaAsの場
合、基板に半絶縁性基板を使用すれば、n+領域
１２と基板との静電容量が大巾に低下する。
順方向電圧まで周波数特性の劣化は現われない。
たとえば、0.6〜0.7V程度である。したがつて、
そのようにＶfgdやＶfpを与えるようにシヨツトキ
ダイオードを構成すればよい。また、GaAsの場
合、基板に半絶縁性基板を使用すれば、n+領域
１２と基板との静電容量が大巾に低下する。
本発明の構造が、ここに挙げた実施例に限らな
いことは、もちろんである。要するに正立型SIT
をドライバトランジスタにして、MOSFETを負
荷トランジスタとする構成において、負荷トラン
ジスタとなるＰチヤンネルMOSFETのゲート絶
縁膜の下にP-領域を設けて、ゲートの閾値電圧
を十分小さくした構造ですればよい。実施例で
は、MOSFETのゲートと正立型SITのソースが
直結された例が示されているが、必ずしもこうす
る必要はない。MOSFETのゲート絶縁膜の下に
入るP-領域の不純物密度がある程度大きいか、
あるいは深さがある程度あるときには、
MOSFETがデイプレツシヨンモードで動作する
からゲートはソースに直結しても十分MOSFET
に電流が流れて負荷トランジスタの役割を果す。
レイアウトが繁雑にはなるが、MOSFETのゲー
トに所定の電源をつなぐことももちろんできる。
P-領域２２は、絶縁膜を通してのイオン注入に
より容易に制御できる。P+ゲート領域１６は、
n+領域１２に到達していても、また到達してい
なくてもよい。また、第２図ｂや第３図から明ら
かなように、SITのチヤンネルを囲むP+ゲート領
域１６の左側からは電極を取り出さないから、そ
の横巾は右側のものにくらべて狭くしてもよい。
不要なゲート容量が減少して望ましい。ドレイン
取り出しも、平面で取り出すのではなくエツチン
グして切り込んで直接n+領域１２から取り出し
てもよい。もちろん途中からでもよい。また、絶
縁領域２０は、必ずしも無くてもよい。
いことは、もちろんである。要するに正立型SIT
をドライバトランジスタにして、MOSFETを負
荷トランジスタとする構成において、負荷トラン
ジスタとなるＰチヤンネルMOSFETのゲート絶
縁膜の下にP-領域を設けて、ゲートの閾値電圧
を十分小さくした構造ですればよい。実施例で
は、MOSFETのゲートと正立型SITのソースが
直結された例が示されているが、必ずしもこうす
る必要はない。MOSFETのゲート絶縁膜の下に
入るP-領域の不純物密度がある程度大きいか、
あるいは深さがある程度あるときには、
MOSFETがデイプレツシヨンモードで動作する
からゲートはソースに直結しても十分MOSFET
に電流が流れて負荷トランジスタの役割を果す。
レイアウトが繁雑にはなるが、MOSFETのゲー
トに所定の電源をつなぐことももちろんできる。
P-領域２２は、絶縁膜を通してのイオン注入に
より容易に制御できる。P+ゲート領域１６は、
n+領域１２に到達していても、また到達してい
なくてもよい。また、第２図ｂや第３図から明ら
かなように、SITのチヤンネルを囲むP+ゲート領
域１６の左側からは電極を取り出さないから、そ
の横巾は右側のものにくらべて狭くしてもよい。
不要なゲート容量が減少して望ましい。ドレイン
取り出しも、平面で取り出すのではなくエツチン
グして切り込んで直接n+領域１２から取り出し
てもよい。もちろん途中からでもよい。また、絶
縁領域２０は、必ずしも無くてもよい。
SITの電流利得が減少し、不要な少数キヤリア
が注入されることが起ることにはなるが。また、
絶縁領域２０は、必ずしもn+領域１２に到達し
ている必要はない。また、第３図で、低抵抗基板
との間に高抵抗領域を介在させた例で、分離領域
１９は必ずしも、P+基板２４に到達している必
要はない。高抵抗領域の途中まででもよい。要す
るに、各インバータが分離されればよいのであ
る。また、P+領域１７の底面はn-領域やn+領域
と隣接しているが、その必要はまつたくない。不
要な電流が流れるだけである。酸素のイオン注入
などによりP+領域１７の底面近傍を絶縁物化で
きれば、不要な電流が流れなくなつて、消費電力
が減少する。SITのソース領域とゲート領域は離
れていてもよい。電極配線も図示されたものに限
らないことは、もちろんである。
が注入されることが起ることにはなるが。また、
絶縁領域２０は、必ずしもn+領域１２に到達し
ている必要はない。また、第３図で、低抵抗基板
との間に高抵抗領域を介在させた例で、分離領域
１９は必ずしも、P+基板２４に到達している必
要はない。高抵抗領域の途中まででもよい。要す
るに、各インバータが分離されればよいのであ
る。また、P+領域１７の底面はn-領域やn+領域
と隣接しているが、その必要はまつたくない。不
要な電流が流れるだけである。酸素のイオン注入
などによりP+領域１７の底面近傍を絶縁物化で
きれば、不要な電流が流れなくなつて、消費電力
が減少する。SITのソース領域とゲート領域は離
れていてもよい。電極配線も図示されたものに限
らないことは、もちろんである。
正立型SITの電流利得は高い。したがつて、負
荷トランジスタから供給される電流のうちゲート
からチヤンネルに流れ込む電流はわずかでよい。
ゲートを所定の動作電圧に上昇させたあとは、チ
ヤンネルに流れ込まないことが望ましい。ゲー
ト・ドレイン間に接続されているシヨツトキダイ
オードを通つて、SITのソースに流れるようにな
るが、それだけでは不十分なときには、所定の順
方向降下電圧を持つシヨツトキダイオードをSIT
のゲート・ソース間に設ければよい。SITのゲー
ト領域１６は殆んど垂直に設けられたものを簡単
のために示したが、もちろんこれに限らない。拡
散で作れば、内部ほど細くなるようになる。ある
いは、内部で一部チヤンネル側に突出する部分を
設けるのもよい。第２図ｂでは、Ｐ基板１１上
に、SITやMOSFETが構成されているが、必ず
しも半導体基板を使用する必要はない。基板は、
サフアイヤやスピネル等の絶縁物でもよい。その
上に比較的良質な結晶が成長する絶縁物であれば
何んでもよい。絶縁物と成長層の界面近傍を動作
に使用するわけではないから、こうしたSOS構成
でも本発明の集積回路は十分に動作する。
荷トランジスタから供給される電流のうちゲート
からチヤンネルに流れ込む電流はわずかでよい。
ゲートを所定の動作電圧に上昇させたあとは、チ
ヤンネルに流れ込まないことが望ましい。ゲー
ト・ドレイン間に接続されているシヨツトキダイ
オードを通つて、SITのソースに流れるようにな
るが、それだけでは不十分なときには、所定の順
方向降下電圧を持つシヨツトキダイオードをSIT
のゲート・ソース間に設ければよい。SITのゲー
ト領域１６は殆んど垂直に設けられたものを簡単
のために示したが、もちろんこれに限らない。拡
散で作れば、内部ほど細くなるようになる。ある
いは、内部で一部チヤンネル側に突出する部分を
設けるのもよい。第２図ｂでは、Ｐ基板１１上
に、SITやMOSFETが構成されているが、必ず
しも半導体基板を使用する必要はない。基板は、
サフアイヤやスピネル等の絶縁物でもよい。その
上に比較的良質な結晶が成長する絶縁物であれば
何んでもよい。絶縁物と成長層の界面近傍を動作
に使用するわけではないから、こうしたSOS構成
でも本発明の集積回路は十分に動作する。
本発明のインバータはワイヤド論理により、
NORゲート、ORゲートを構成できる。したがつ
て所望の論理回路はすべて構成できるわけであ
る。
NORゲート、ORゲートを構成できる。したがつ
て所望の論理回路はすべて構成できるわけであ
る。
本発明の半導体集積回路は、従来公知の結晶技
術、拡散、イオン注入技術、熱酸化技術、CVD
技術、リソグラフイ技術、蒸着配線技術等で容易
に構成できる。
術、拡散、イオン注入技術、熱酸化技術、CVD
技術、リソグラフイ技術、蒸着配線技術等で容易
に構成できる。
第１図は従来の半導体集積回路の一例で、ａは
断面図、ｂは等価回路、第２図は本発明の一実施
例でａは平面図、ｂはａ図中Ａ―A′線に沿つた
断面図、ｃは等価回路、第３図は本発明の他の実
施例、第４図及び第５図は本発明の実施例の等価
回路である。
断面図、ｂは等価回路、第２図は本発明の一実施
例でａは平面図、ｂはａ図中Ａ―A′線に沿つた
断面図、ｃは等価回路、第３図は本発明の他の実
施例、第４図及び第５図は本発明の実施例の等価
回路である。
Claims (1)
- １ 第１導電型高不純物密度の第１の半導体領域
と、前記第１の半導体領域の上部に互いに分離し
て形成された第１導電型低不純物密度の第２およ
び第３の半導体領域と、前記第２の半導体領域の
表面に形成された第１導電型高不純物密度の第４
の半導体領域と、前記第４の半導体領域の周囲を
囲むように前記第２の半導体領域の表面に形成さ
れた第２導電型高不純物密度の第５の半導体領域
と、前記第５の半導体領域に隣接して、前記第２
の半導体領域の表面に形成された第２導電型の第
６の半導体領域と、前記第６の半導体領域に隣接
し、前記第２の半導体領域の表面に形成された第
２導電型高不純物密度の第７の半導体領域と、前
記第３の半導体領域の上部に形成された第１導電
型高不純物密度の第８の半導体領域と、前記第６
の半導体領域の表面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜の上部に形成されたゲート
電極と、前記ゲート電極と前記第４の半導体領域
とを電気的に接続する配線層とで構成し、前記第
７の半導体領域と前記配線層との間に電源電圧を
印加し、前記第５の半導体領域に入力信号を印加
し、前記第８の半導体領域から出力信号を取り出
すことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5831679A JPS55150269A (en) | 1979-05-11 | 1979-05-11 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5831679A JPS55150269A (en) | 1979-05-11 | 1979-05-11 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55150269A JPS55150269A (en) | 1980-11-22 |
| JPS6231503B2 true JPS6231503B2 (ja) | 1987-07-08 |
Family
ID=13080849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5831679A Granted JPS55150269A (en) | 1979-05-11 | 1979-05-11 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55150269A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478909A (en) * | 1987-09-19 | 1989-03-24 | Mazda Motor | Suspension device for vehicle |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592346A (ja) * | 1982-06-28 | 1984-01-07 | Semiconductor Res Found | 半導体集積回路 |
-
1979
- 1979-05-11 JP JP5831679A patent/JPS55150269A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478909A (en) * | 1987-09-19 | 1989-03-24 | Mazda Motor | Suspension device for vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55150269A (en) | 1980-11-22 |
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