JPS5919476B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5919476B2 JPS5919476B2 JP53057184A JP5718478A JPS5919476B2 JP S5919476 B2 JPS5919476 B2 JP S5919476B2 JP 53057184 A JP53057184 A JP 53057184A JP 5718478 A JP5718478 A JP 5718478A JP S5919476 B2 JPS5919476 B2 JP S5919476B2
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- Japan
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- conductivity type
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、静電誘導トランジスタあるいは電界効果トラ
ンジスタを駆動用トランジスタとして有する低電力、高
速度で動作し、エピタキシヤルウエフアを使用しなくて
も構成できる半導体集積回路に関する。
ンジスタを駆動用トランジスタとして有する低電力、高
速度で動作し、エピタキシヤルウエフアを使用しなくて
も構成できる半導体集積回路に関する。
高入力インピーダンスであつて次段との直結が行え、駆
動電力をほとんど必要とせず、消費電力が少く、しかも
高密度化が容易で、不飽和型電流、電圧特性を示して変
換コンダクタンスが大きく、ファン・アウト数が多くと
れ、高速度で動作する静電誘導トランジスタは、集積回
路にきわめて適している。
動電力をほとんど必要とせず、消費電力が少く、しかも
高密度化が容易で、不飽和型電流、電圧特性を示して変
換コンダクタンスが大きく、ファン・アウト数が多くと
れ、高速度で動作する静電誘導トランジスタは、集積回
路にきわめて適している。
倒立型静電誘導トランジスタを含むＩ２Ｌ相当の回路形
式に構成された静電誘導トランジスタ集積回路は、本願
発明者の１人により、たとえば特願昭５０−１４６５８
８号及び特願昭５１−９２４６７号において提案され、
基本回路部の等価回路は第１図ａのように示され、その
構造の一例は第１図ｂの如くなる。第１図は１入力、２
出力の場合である。ｐｆ領域１、２がインジェクタとし
て動作するラテラル・バイポーラトランジスタのエミッ
タ、コレクタである。
式に構成された静電誘導トランジスタ集積回路は、本願
発明者の１人により、たとえば特願昭５０−１４６５８
８号及び特願昭５１−９２４６７号において提案され、
基本回路部の等価回路は第１図ａのように示され、その
構造の一例は第１図ｂの如くなる。第１図は１入力、２
出力の場合である。ｐｆ領域１、２がインジェクタとし
て動作するラテラル・バイポーラトランジスタのエミッ
タ、コレクタである。
ｐｆ領域２は同時に倒立型静電誘導トランジスタのゲー
トでもある。３は静電誘導トランジスタのソースでｎ＋
基板もしくはｎ＋埋め込み領域である。
トでもある。３は静電誘導トランジスタのソースでｎ＋
基板もしくはｎ＋埋め込み領域である。
ｎ＋領域５，５′が静電誘導トランジスタのドレインで
ある。第１図ｂのようなマスク４枚、拡散の標準プロセ
スで低電流領域では０．００２ＰＪの電力遅延積及び消
費電力１００μＷ程度で最小遅延時間４〜５ｎＳＣが得
られている。標準プロセスによる静電誘導トランジスタ
の集積回路の最小遅延時間は、変形１２Ｌの代表でもあ
るＶＩＬ（ＶｅｒｔｉｃａｌＩｎｊｅｃｔｉＯｎＬｅｇ
一Ｉｃ）やＳＳＬ（Ｓｅｌｆ−ＡｌｉｇｎｅｄＳｕｐｕ
ｒＩｎ一ＪｅｃｔｉＯｎＬＯｇｉｃ）を超える値を与え
ており、電力遅延積ではＩＬで０．０７ＰＪ，．ＳＳＬ
刊．０６ＰＪであることから、１／３０以下になつてい
る。ラテラル・バイポーラトランジスタの電流輸送率が
比較的大きくできること、ゲート抵抗を増加させずにゲ
ート容量を小さくできること、ソースよりドレインの面
積の大きい倒立型構造においても、静電誘導トランジス
タはキヤリア流を集束する効果を備えていて変換コンダ
クタンスが大きいことなどが、こうした良好な性能の原
因である。しかし、これでも従来の静電誘導トランジス
タ集積回路速度限界があり、この原因は、インバータ動
作する静電誘導トランジスタのゲートからチヤンネルお
よびゲートの外周の基板表面へ注入された過剰少数キヤ
リアの蓄積効果である。静電誘導トランジスタまたは電
界効果トランジスタは本来電圧制御型テバイスであるか
ら、ゲートからのキヤリア注入が存在しなくても導通状
態に変化する。もちろん、ゲートからの適度な少数キヤ
リア注入が、ソースからのキヤリア注入を促進して、導
通状態での抵抗値を小さくして、小さな面積のチヤンネ
ルでも大電流を流して、スイツチング速度を向上させる
ことはあるが、過度に少数キヤリアが注入されるとその
ＩＣ構造に帰因するゲートの外周での少数キヤリアの蓄
積効果により、動作速度は低下する。チヤンネル内での
少数キヤリアの蓄積はトランジスタの導通状態での抵抗
値を下げる効果もあり、しかも量は少なく理論的に最適
設計も可能であるが、第１図の平面図においてゲート２
の外側および、断面図においてゲート２とｎ＋領域３と
の間にはチヤンネル内よりも更に多量の少数キヤリアが
蓄積されている。
ある。第１図ｂのようなマスク４枚、拡散の標準プロセ
スで低電流領域では０．００２ＰＪの電力遅延積及び消
費電力１００μＷ程度で最小遅延時間４〜５ｎＳＣが得
られている。標準プロセスによる静電誘導トランジスタ
の集積回路の最小遅延時間は、変形１２Ｌの代表でもあ
るＶＩＬ（ＶｅｒｔｉｃａｌＩｎｊｅｃｔｉＯｎＬｅｇ
一Ｉｃ）やＳＳＬ（Ｓｅｌｆ−ＡｌｉｇｎｅｄＳｕｐｕ
ｒＩｎ一ＪｅｃｔｉＯｎＬＯｇｉｃ）を超える値を与え
ており、電力遅延積ではＩＬで０．０７ＰＪ，．ＳＳＬ
刊．０６ＰＪであることから、１／３０以下になつてい
る。ラテラル・バイポーラトランジスタの電流輸送率が
比較的大きくできること、ゲート抵抗を増加させずにゲ
ート容量を小さくできること、ソースよりドレインの面
積の大きい倒立型構造においても、静電誘導トランジス
タはキヤリア流を集束する効果を備えていて変換コンダ
クタンスが大きいことなどが、こうした良好な性能の原
因である。しかし、これでも従来の静電誘導トランジス
タ集積回路速度限界があり、この原因は、インバータ動
作する静電誘導トランジスタのゲートからチヤンネルお
よびゲートの外周の基板表面へ注入された過剰少数キヤ
リアの蓄積効果である。静電誘導トランジスタまたは電
界効果トランジスタは本来電圧制御型テバイスであるか
ら、ゲートからのキヤリア注入が存在しなくても導通状
態に変化する。もちろん、ゲートからの適度な少数キヤ
リア注入が、ソースからのキヤリア注入を促進して、導
通状態での抵抗値を小さくして、小さな面積のチヤンネ
ルでも大電流を流して、スイツチング速度を向上させる
ことはあるが、過度に少数キヤリアが注入されるとその
ＩＣ構造に帰因するゲートの外周での少数キヤリアの蓄
積効果により、動作速度は低下する。チヤンネル内での
少数キヤリアの蓄積はトランジスタの導通状態での抵抗
値を下げる効果もあり、しかも量は少なく理論的に最適
設計も可能であるが、第１図の平面図においてゲート２
の外側および、断面図においてゲート２とｎ＋領域３と
の間にはチヤンネル内よりも更に多量の少数キヤリアが
蓄積されている。
このため導通状態となつている静電誘導トランジスタを
遮断状態へもう１つの静電誘導トランジスタで駆動する
ときにはこのチヤンネル外に蓄積された多量の少数キヤ
リアを引き出すために動作速度は大幅に低下する。従来
の１２Ｌでは駆動用トランジスタもバイポーラトランジ
スタであつたためこのゲートに相当するベースの外側又
は下側での少数キヤリアの蓄積も動作上最少限度の量は
生じても止むを得ないものとされていたが、駆動用トラ
ンジスタが、静電誘導トランジスタかあるいは電界効果
トランジスタである場合は、このいわば２次的と言える
少数キヤリアの蓄積は除去されても動作原理上差しつか
えないものであり、却つてその除去は高速化して大きく
寄与するものである。更に高速化を阻害するもう一つの
原因として、ラテラルバイポーラトランジスタのベース
幅がホトエツチングの寸法で決められているために、ベ
ース幅の値は一定の限界値以下にはできず、たとえ上記
の少数キヤリアの蓄積による速度の低下が回避されたと
しても、入力端子から見た回路の入力容量は大きく、更
に駆動用トランジスタのゲートへの充電々流のラテラル
バイポーラトランジスタによる供給速度は遅い。一方、
バイポーラ集積回路がＭＯＳ集積回路に較べて収率の悪
い原因として、工程数の多いことと共にエピタキシヤル
ウエフアの使用が挙げられているが、第１図の構造もエ
ピタキシヤルウエフアを使用せざるを得ない。従つて、
この回路の収率も高収率ＭＯＳ集積回路から見れば、不
利であるといえる。本発明の目的は、叙上の欠点を除去
した静電誘導トランジスタあるいは電界効果トランジス
タを有し、低電力でしかも高速度で動作しエピタキシヤ
ルウエフアを使用せずに構成可能な半導体集積回路を提
供することにある。
遮断状態へもう１つの静電誘導トランジスタで駆動する
ときにはこのチヤンネル外に蓄積された多量の少数キヤ
リアを引き出すために動作速度は大幅に低下する。従来
の１２Ｌでは駆動用トランジスタもバイポーラトランジ
スタであつたためこのゲートに相当するベースの外側又
は下側での少数キヤリアの蓄積も動作上最少限度の量は
生じても止むを得ないものとされていたが、駆動用トラ
ンジスタが、静電誘導トランジスタかあるいは電界効果
トランジスタである場合は、このいわば２次的と言える
少数キヤリアの蓄積は除去されても動作原理上差しつか
えないものであり、却つてその除去は高速化して大きく
寄与するものである。更に高速化を阻害するもう一つの
原因として、ラテラルバイポーラトランジスタのベース
幅がホトエツチングの寸法で決められているために、ベ
ース幅の値は一定の限界値以下にはできず、たとえ上記
の少数キヤリアの蓄積による速度の低下が回避されたと
しても、入力端子から見た回路の入力容量は大きく、更
に駆動用トランジスタのゲートへの充電々流のラテラル
バイポーラトランジスタによる供給速度は遅い。一方、
バイポーラ集積回路がＭＯＳ集積回路に較べて収率の悪
い原因として、工程数の多いことと共にエピタキシヤル
ウエフアの使用が挙げられているが、第１図の構造もエ
ピタキシヤルウエフアを使用せざるを得ない。従つて、
この回路の収率も高収率ＭＯＳ集積回路から見れば、不
利であるといえる。本発明の目的は、叙上の欠点を除去
した静電誘導トランジスタあるいは電界効果トランジス
タを有し、低電力でしかも高速度で動作しエピタキシヤ
ルウエフアを使用せずに構成可能な半導体集積回路を提
供することにある。
この目的を実現するために本発明では、第１導電形の半
導体基板と該基板表面に設けられた逆導電形のゲート領
域と、前記ゲート領域内に設けられた第１導電形のチヤ
ンネル領域と、前記ゲート領域表面に前記チヤンネル領
域と接して設けられた第１導電形のドレイン領域と、前
記チヤンネル領域に接し、前記ゲート領域表面に少なく
とも一部設けられた第１導電形のソース領域と、前記ゲ
ート領域表面に少なくとも一部設けられた第１導電形の
ベース領域と、前記ベース領域表面に設けられた逆導電
形のエミツタ領域とから成る静電誘導トランジスタ乃至
電界幼果トランジスタおよびバイポーラトランジスタを
含む基本回路により、従来のラテラルトランジスタを二
重拡散型化して高周波特性を改善し、少数キヤリアのゲ
ート領域外側への蓄積を最小限に抑えた構造を提供する
。
導体基板と該基板表面に設けられた逆導電形のゲート領
域と、前記ゲート領域内に設けられた第１導電形のチヤ
ンネル領域と、前記ゲート領域表面に前記チヤンネル領
域と接して設けられた第１導電形のドレイン領域と、前
記チヤンネル領域に接し、前記ゲート領域表面に少なく
とも一部設けられた第１導電形のソース領域と、前記ゲ
ート領域表面に少なくとも一部設けられた第１導電形の
ベース領域と、前記ベース領域表面に設けられた逆導電
形のエミツタ領域とから成る静電誘導トランジスタ乃至
電界幼果トランジスタおよびバイポーラトランジスタを
含む基本回路により、従来のラテラルトランジスタを二
重拡散型化して高周波特性を改善し、少数キヤリアのゲ
ート領域外側への蓄積を最小限に抑えた構造を提供する
。
第２図は本発明の実施例を示し、チヤンネル１２ｃはゲ
ート１４とソース１１ａとが同電位の場合に空乏状態に
あるような不純物濃度および厚みに設計される。例えば
不純物の平均濃度が１０１６ｃｍ−３の場合、チヤンネ
ルの厚さは約０．３μ以下であればこの条件が満足され
る。この厚さおよび不純物濃度はイオン注入および二重
拡散技術で充分制御よく実現可能である。図示された各
領域の説明を行うと１１は第１の導電形を有する半導体
基板、１４ｂは逆導電形のゲート領域であり、静電誘導
トランジスタ乃至電界効果トランジスタＱＤｌ，ＱＤ２
に共通である。領域１４ｂは更にバイポーラトランジス
タＱｐのコレクタ領域にも共用されている。領域１４ａ
は二重拡散によつてチヤンネル１２ｃを形成するために
設けられた逆導電形の高濃度領域であり、この集積回路
の入力端子とオーム性接続を設けるためと、表面反転に
よる漏洩電流を避けるためにも設けられている。
ート１４とソース１１ａとが同電位の場合に空乏状態に
あるような不純物濃度および厚みに設計される。例えば
不純物の平均濃度が１０１６ｃｍ−３の場合、チヤンネ
ルの厚さは約０．３μ以下であればこの条件が満足され
る。この厚さおよび不純物濃度はイオン注入および二重
拡散技術で充分制御よく実現可能である。図示された各
領域の説明を行うと１１は第１の導電形を有する半導体
基板、１４ｂは逆導電形のゲート領域であり、静電誘導
トランジスタ乃至電界効果トランジスタＱＤｌ，ＱＤ２
に共通である。領域１４ｂは更にバイポーラトランジス
タＱｐのコレクタ領域にも共用されている。領域１４ａ
は二重拡散によつてチヤンネル１２ｃを形成するために
設けられた逆導電形の高濃度領域であり、この集積回路
の入力端子とオーム性接続を設けるためと、表面反転に
よる漏洩電流を避けるためにも設けられている。
この逆導電形高濃度不純物領域はこれと同時にバイポー
ラトランジスタＱｐのエミツタを形成するのにも有用で
ある。バイポーラトランジスタＱｐのベース１２ｂは半
導体主面からのイオン注入又は不純物拡散によつて形成
することができるためベースに組み込み電界を形成する
ことができ、しかも厚さを薄く形成することができるの
で、バイポーラトランジスタの高周波特性を向上させる
ことができる。これは従来型のＩ２Ｌの速度が前記の少
数キヤリアの過剰蓄積電荷と負荷に用いているラテラル
トランジスタの周波数限界によつて制限されていたのに
対して有用なる解決となる。さて、この構造において更
に少数キヤリアの過剰蓄積電荷を除去して高速化し、更
に領域１５，１２ｂ，１４ｂ，１１（基板）との間のＳ
ＣＲ効果によるラツチアツプ現象をなくすためにシヨツ
トキダイオードを設けるときはトランジスタＱｐのベー
ス上にゲート１４ａから連続して金属薄膜１４を接着し
、ベース領域との間にシヨツトキ接合を形成する。
ラトランジスタＱｐのエミツタを形成するのにも有用で
ある。バイポーラトランジスタＱｐのベース１２ｂは半
導体主面からのイオン注入又は不純物拡散によつて形成
することができるためベースに組み込み電界を形成する
ことができ、しかも厚さを薄く形成することができるの
で、バイポーラトランジスタの高周波特性を向上させる
ことができる。これは従来型のＩ２Ｌの速度が前記の少
数キヤリアの過剰蓄積電荷と負荷に用いているラテラル
トランジスタの周波数限界によつて制限されていたのに
対して有用なる解決となる。さて、この構造において更
に少数キヤリアの過剰蓄積電荷を除去して高速化し、更
に領域１５，１２ｂ，１４ｂ，１１（基板）との間のＳ
ＣＲ効果によるラツチアツプ現象をなくすためにシヨツ
トキダイオードを設けるときはトランジスタＱｐのベー
ス上にゲート１４ａから連続して金属薄膜１４を接着し
、ベース領域との間にシヨツトキ接合を形成する。
この場合、トランジスタＱＤｌ，ＱＤ２のソースとバイ
ポーラトランジスタＱｐのベースは同一導電形領域を連
続させることによつて接続することができ、このような
平面配置により電界効果トランジスタのゲートとソース
間にシヨツトキダイオードを接続することができるので
、バイポーラトランジスタＱｐの飽和と電界効果トラン
ジスタのゲート外周での少数キヤリアの過剰蓄積電荷の
両方を除去する為に有効なシヨツトキダイオードの配置
である。図において１１ｂはエミツタ１５から不必要な
方向への少数キヤリアの注入を避けるために設けられた
第１導電形の高不純物濃度領域である。領域１３は接合
形電界効果トランジスタの高不純物濃度領域である。第
３図は、バイポーラトランジスタのベース領域１２ｂ、
ソース領域１１ａが基板１１と連続した場合の平面図が
例示されているが、例えば第２図の破線１４ｃ，１２ｄ
で示されたようにバイポーラトランジスタＱｐのベース
領域を、領域１４ｂの内部に作り込んでしまい、しかも
接合形電界効果トランジスタＱＤのソース領域も領域１
４ｂ内に作り込めば基板の電位とは異なつた基準電位を
有するＩＣとして動作させることができるので、基準電
位の異なる複数の回路系を１チツプ内に設けることがで
きる。
ポーラトランジスタＱｐのベースは同一導電形領域を連
続させることによつて接続することができ、このような
平面配置により電界効果トランジスタのゲートとソース
間にシヨツトキダイオードを接続することができるので
、バイポーラトランジスタＱｐの飽和と電界効果トラン
ジスタのゲート外周での少数キヤリアの過剰蓄積電荷の
両方を除去する為に有効なシヨツトキダイオードの配置
である。図において１１ｂはエミツタ１５から不必要な
方向への少数キヤリアの注入を避けるために設けられた
第１導電形の高不純物濃度領域である。領域１３は接合
形電界効果トランジスタの高不純物濃度領域である。第
３図は、バイポーラトランジスタのベース領域１２ｂ、
ソース領域１１ａが基板１１と連続した場合の平面図が
例示されているが、例えば第２図の破線１４ｃ，１２ｄ
で示されたようにバイポーラトランジスタＱｐのベース
領域を、領域１４ｂの内部に作り込んでしまい、しかも
接合形電界効果トランジスタＱＤのソース領域も領域１
４ｂ内に作り込めば基板の電位とは異なつた基準電位を
有するＩＣとして動作させることができるので、基準電
位の異なる複数の回路系を１チツプ内に設けることがで
きる。
このため、現在用いられている５系の電源で数個の基準
電位を有する数段の論理列を設けることができるので、
電源を有効に使用することが可能となる。更にゲート領
域１４ｂの外側の領域１１内への少数キヤリアの蓄積も
なくすことができ、高速化が可能である。すなわち、第
１導電形の基板表面に設けられた逆導電形のゲート領域
と、前記ゲート領域内に設けられた第１導電形のチヤン
ネル領域と、前記ゲート領域表面に前記チヤンネル領域
と接して設けられた第１導電形のドレイン領域と、前記
チヤンネル領域に接し、前記ゲート領域表面に少なくと
も一部設けられた第１導電形のソース領域と、前記ゲー
ト領域表面に少なくとも一部設けられた第１導電形のベ
ース領域と、前記ベース領域表面に設けられた逆導電形
のエミツタ領域と、要すれば前記ベース領域表面とシヨ
ツトキ接合を形成するとともに前記ゲート領域表面に連
続して設けられた金属薄膜とから成るバイポーラトラン
ジスタ、要すればシヨツトキダイオードおよび、静電誘
導トランジスタ又は電界効果トランジスタを含む基本回
路は低電力かつ少数キヤリアの蓄積を有しないために高
速でしかも複数の基準電位を有する高電源効率の集積回
路をエピタキシヤルウエフアを用いないで収率よく実現
することができる。本発明の基本回路を用いれば、全て
の論理回路は構成できる。
電位を有する数段の論理列を設けることができるので、
電源を有効に使用することが可能となる。更にゲート領
域１４ｂの外側の領域１１内への少数キヤリアの蓄積も
なくすことができ、高速化が可能である。すなわち、第
１導電形の基板表面に設けられた逆導電形のゲート領域
と、前記ゲート領域内に設けられた第１導電形のチヤン
ネル領域と、前記ゲート領域表面に前記チヤンネル領域
と接して設けられた第１導電形のドレイン領域と、前記
チヤンネル領域に接し、前記ゲート領域表面に少なくと
も一部設けられた第１導電形のソース領域と、前記ゲー
ト領域表面に少なくとも一部設けられた第１導電形のベ
ース領域と、前記ベース領域表面に設けられた逆導電形
のエミツタ領域と、要すれば前記ベース領域表面とシヨ
ツトキ接合を形成するとともに前記ゲート領域表面に連
続して設けられた金属薄膜とから成るバイポーラトラン
ジスタ、要すればシヨツトキダイオードおよび、静電誘
導トランジスタ又は電界効果トランジスタを含む基本回
路は低電力かつ少数キヤリアの蓄積を有しないために高
速でしかも複数の基準電位を有する高電源効率の集積回
路をエピタキシヤルウエフアを用いないで収率よく実現
することができる。本発明の基本回路を用いれば、全て
の論理回路は構成できる。
１入力、２出力の基本回路を２つと１入力、１出力の基
本回路を１つ組み合わせたワイヤドロジツクによるＮＯ
Ｒゲート、０Ｒゲートの例を第４図に示す。
本回路を１つ組み合わせたワイヤドロジツクによるＮＯ
Ｒゲート、０Ｒゲートの例を第４図に示す。
Ａ，Ｂは入力信号、Ｓｓは電源電圧である。このように
、本発明の基本回路を用いれば、低電力で高速動作する
集積回路が構成できる。本発明の構造は、これまで公知
の拡散技術、イオン打ち込み技術、微細加工技術、選択
拡散、選択エツチング、選択酸化技術により製造できる
。
、本発明の基本回路を用いれば、低電力で高速動作する
集積回路が構成できる。本発明の構造は、これまで公知
の拡散技術、イオン打ち込み技術、微細加工技術、選択
拡散、選択エツチング、選択酸化技術により製造できる
。
本発明の基本回路構成を用いた半導体集積回路は、チヤ
ンネルおよびゲートの外周への過度の少数キヤリア注入
が起らす、これまでチヤンネル内、外に注入された過剰
少数キヤリアの蓄積効果によつて制限されていた速度限
界が一挙に克服され、駆動用トランジスタの高速性、低
電力性がそのまま現われて、きわめて低消費電力で高速
度の動作が、・集積度の低下を招かずに実現され、更に
多段の論理レベルを従来の電源電圧内で実現できるので
機能密度は著しく上昇し、その工業的価値はきわめて高
い。
ンネルおよびゲートの外周への過度の少数キヤリア注入
が起らす、これまでチヤンネル内、外に注入された過剰
少数キヤリアの蓄積効果によつて制限されていた速度限
界が一挙に克服され、駆動用トランジスタの高速性、低
電力性がそのまま現われて、きわめて低消費電力で高速
度の動作が、・集積度の低下を招かずに実現され、更に
多段の論理レベルを従来の電源電圧内で実現できるので
機能密度は著しく上昇し、その工業的価値はきわめて高
い。
第１図Ａ，ｂはＩ２Ｌ型静電誘導トランジスタ集積回路
の基本構成例、第２図は本発明の一実施例の断面構造例
、第３図は本発明の他の実施例の平面構造例、第４図は
本発明の論理構成例である。
の基本構成例、第２図は本発明の一実施例の断面構造例
、第３図は本発明の他の実施例の平面構造例、第４図は
本発明の論理構成例である。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の半導体基板と該基板表面に設けられた
逆導電形のゲート領域と、前記ゲート領域内に設けられ
た第１導電形のチャンネル領域と、前記ゲート領域表面
に前記チャンネル領域と接して設けられた第１導電形の
ドレイン領域と、前記チャンネル領域に接し、前記ゲー
ト領域表面に少なくとも一部設けられた第１導電形のソ
ース領域と、前記ゲート領域表面に少なくとも一部設け
られた第１導電形のベース領域と、前記ベース領域表面
に設けられた逆導電形のエミッタ領域とから成る静電誘
導トランジスタあるいは電界効果トランジスタおよびバ
イポーラトランジスタを含む基本回路を少なくとも一部
に含むことを特徴とする半導体集積回路。 ２ 第１導電形の半導体基板と該基板表面に設けられた
逆導電形のゲート領域と、前記ゲート領域内に設けられ
た第１導電形のチャンネル領域と、前記ゲート領域表面
に前記チャンネル領域と接して設けられた第１導電形の
ドレイン領域と、前記チャンネル領域に接し、前記ゲー
ト領域表面に少なくとも一部設けられた第１導電形のソ
ース領域と、前記ゲート領域表面に少なくとも一部設け
られた第１導電形のベース領域と、前記ベース領域表面
に設けられた逆導電形のエミッタ領域と、前記ベース領
域表面とショットキ接合を形成するとともに前記ゲート
領域表面に連続して設けられた金属薄膜とから成る静電
誘導トランジスタあるいは電界効果トランジスタ、バイ
ポーラトランジスタ、およびショットキダイオードを含
む基本回路を少なくとも一部に含むことを特徴とする前
記特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53057184A JPS5919476B2 (ja) | 1978-05-16 | 1978-05-16 | 半導体集積回路 |
| US06/039,437 US4340827A (en) | 1978-05-16 | 1979-05-15 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53057184A JPS5919476B2 (ja) | 1978-05-16 | 1978-05-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54149484A JPS54149484A (en) | 1979-11-22 |
| JPS5919476B2 true JPS5919476B2 (ja) | 1984-05-07 |
Family
ID=13048408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53057184A Expired JPS5919476B2 (ja) | 1978-05-16 | 1978-05-16 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4340827A (ja) |
| JP (1) | JPS5919476B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10515969B2 (en) | 2016-11-17 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3699362A (en) * | 1971-05-27 | 1972-10-17 | Ibm | Transistor logic circuit |
| NL7414273A (nl) * | 1974-11-01 | 1976-05-04 | Philips Nv | Logische schakeling. |
| FR2342589A1 (fr) * | 1976-02-27 | 1977-09-23 | Thomson Csf | Composant pour circuits logiques et circuits logiques equipes de ce composant |
| US4064405A (en) * | 1976-11-09 | 1977-12-20 | Westinghouse Electric Corporation | Complementary MOS logic circuit |
| JPS5368178A (en) * | 1976-11-30 | 1978-06-17 | Handotai Kenkyu Shinkokai | Fet transistor |
| SU619066A1 (ru) * | 1977-01-06 | 1979-03-15 | Предприятие П/Я В-2892 | Интегральный логический элемент |
| JPS5917859B2 (ja) * | 1977-02-15 | 1984-04-24 | 財団法人半導体研究振興会 | 半導体装置 |
| JPS5918870B2 (ja) * | 1977-05-15 | 1984-05-01 | 財団法人半導体研究振興会 | 半導体集積回路 |
| US4243895A (en) * | 1978-01-04 | 1981-01-06 | Nazarian Artashes R | Integrated injection circuit |
-
1978
- 1978-05-16 JP JP53057184A patent/JPS5919476B2/ja not_active Expired
-
1979
- 1979-05-15 US US06/039,437 patent/US4340827A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4340827A (en) | 1982-07-20 |
| JPS54149484A (en) | 1979-11-22 |
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