CN1319255A - 单个多晶硅快闪电可擦除只读存储器及其制造方法 - Google Patents

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Abstract

因此,本发明的示例性实施例涉及一种单多晶硅快闪EEPROM单元,能避免常规两个叠置栅极单元的不足,并容易与高性能逻辑技术结合。示例性的两个晶体管快闪EEPROM存储器单元阵列包括多个这样的快闪EEPROM单元,每个具有带位线(BL)和字线(WL)的选择晶体管,其中选择晶体管与浮栅晶体管(B)串联。浮栅晶体管具有形成在有纹理的单晶衬底(P)上的薄隧道氧化物。浮栅(A)也形成在衬底中的重掺杂区(n+)上,形成与浮栅容性耦合的耦合线,执行隧穿功能。

Description

单个多晶硅快闪电可擦除只读存储器及其制造方法
本申请与同时申请的待审申请相关，题目为：提供嵌入快闪EEPROM技术的方法和装置(代理案号No.029300-438)，在这里作为参考引入。
本申请一般涉及半导体存储器，特别涉及能容易地与高性能逻辑技术结合的存储单元的开发。
本领域中的技术人员应理解将嵌入存储器技术，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)以及快闪EEPROM，与高性能逻辑技术结合的要求。然而，目前仅有如SRAM和ROM的技术能直接与高性能逻辑技术结合。如EEPROM和DRAM的技术主要致力于它们的具体要求，并且很复杂，致使它们不适合直接容易地与高性能逻辑技术结合。
由于存在将快闪EEPROM技术与高性能互补金属氧化物半导体(CMOS)逻辑器件(例如，微处理器)结合的大量应用，因此非常需要开发这种技术。例如，这种集成技术的应用包括软件升级、存储识别码、现场系统重组、查表、制造码、非易失数据存储、使用快闪嵌入存储器的智能卡、样机研究和各种可编程器件以及现场可编程门阵列。
已知的工艺技术不会使商品的快闪EEPROM单元与如高性能CMOS器件的逻辑器件容易地结合。假定EEPROM技术的广泛应用，需要避免关于将典型的单元设计与常规的逻辑器件结合的工艺不兼容问题。例如，通常使用四个基本单元类型中的一种施行EEPROM技术：(1)一个晶体管叠置栅极快闪EEPROM单元；(2)一个和半个晶体管分裂栅极快闪EEPROM单元；(3)双栅极两个晶体管EEPROM单元；以及(4)使用边缘用于控制或选择栅极的单元。现已提出有关在部分形成的叠置栅极结构的边缘形成自对准沟槽的快闪存储器单元。然而，这些技术的每一个都存在妨碍它们直接容易地与高性能逻辑技术结合的缺点。
除了工艺兼容问题之外，将EEPROM技术按比例缩小到0.25μm状态以下，正如典型的高性能逻辑工艺所使用的，还没有实现。本领域中的技术人员指出比例缩小EEPROM器件已达到了妨碍减小单元尺寸的物理极限(参见，例如，“Nonvolatile Semiconductor MemoryTechnology”,William D.Brown和Joe E.Brewer,IEEE,Press1998,130页)。虽然一个晶体管叠置栅极双多晶硅技术制造出了较小的单元，但该工艺相当复杂。
图1A示出了使用近20个光刻步骤和约5个互连级的0.18μm现有技术高性能逻辑工艺的结构。需要确定适合于嵌入应用的快闪EEPROM单元和技术，需要尽可能降低高性能逻辑技术的干扰，并且不会影响逻辑功能性能。EEPROM单元应与深亚微米尺寸和技术兼容。常规高性能逻辑技术的特点包括使用浅沟槽隔离(STI)、使用化学机械抛光(CMP)、晶体管长度L=0.18到0.25μm的值、硅化物(通常基于Ti)、栅极氧化物45-55,Vd=1.8-2.5V、带Ti/TiN衬里的钨栓塞、带Ti/TiN阻挡层和TiNARC的铝合金互连、低至约1/4V的VT值、轻掺杂漏区的氮化硅间隔层、以及双多晶硅栅电极(p+用于p沟道，n+用于n沟道)。通常可以在该技术水平的DRAM和SRAM中看到自对准接触(SAC)或无边界接触。
随着栅极氧化物的厚度和有效源-漏扩散分离长度(Leff)按比例缩小，晶体管的性能显著增强。例如，采用热电子沟道注入(HECI),从1μm到0.25μm技术，编程时间已减少了约两个数量级。参见，例如，K.Yoshikawa等人的“Aflash EEPROM cell scaling includingtunnel oxide limitations(包括沟道氧化物限制的快闪EEPROM)”,ESSDERC1990 Tech.Dig.,1990,169页，以及Stephen Keeney等人的“Complete Transient Simulation of Flash EEPROMDevices(快闪EEPROM器件的完全瞬时仿真)，”IEEE Tran.onElectron Dev.,39,No.12,1992年12月,2750页。
对于使用0.5μm以下技术的商品快闪存储器，约10-5秒的编程时间是可能的。参见，例如，R.Bez等人的“The channel hot electronprogramming of a floating gate MOSFET：An analytical study(对悬浮栅MOSFET的通道电子编程，分析研究)”，12th NonvolatileSemiconductor Memory Workshop,Monterey,CA,Aug.1992，以及Paolo Pavan等人的“Flash Memory Cells-An Overview”(快闪存储器单元：综述)，Proc.IEEE,85,No.8,1997年8月,1248页。对于该速度，一兆位的编程需要约10秒钟。
然而，在某种程度上按比例缩小用于高性能逻辑的MOSFET比快闪EEPROM更积极(aggressive)。对于逻辑电路，与快闪技术相比，电压电平和栅极氧化物厚度都较小。由此，需要进一步按比例缩小快闪EEPROM技术，以使它与高性能逻辑技术更兼容。
此外，需要提供一种仅需要一级多晶硅的简单快闪EEPROM单元，并且不存在与例如多个多晶硅单元(例如，两个多晶硅叠置栅极快闪EEPROM单元)有关的过擦除问题。需要约40f2的最大单元尺寸，其中参数f为最小特征尺寸。例如，使用0.25μm技术，2兆位的快闪存储器的单元尺寸仅占据1cm2芯片的约5％(仅指核心区域)。
虽然单多晶硅快闪EEPROM单元已公知，但它们较大，并且不容易与高性能技术结合。例如，在Cuppens R.,的“An EEPROM forMicroprocessor and Custom Logic(微处理器和定制逻辑电路的EEPROM)”中公开的单多晶硅快闪EEPROM单元，IEEE J.of Solidstate Circuits,Vol.SC-20,No.2,1985年4月，603页。如图1B所示，该单元将衬底中的n+区耦合到浮栅的腿(leg)。将13V施加到n+，通过金属接触，从薄氧化物“注入”区“D”抽取出电子。然而，单元面积很大(即，约140f2)。
公开在U.S.专利5,132,239中的另一单多晶硅EEPROM单元具有选择晶体管和容性耦合到n+区的浮栅。该单元具有用于隧穿电子的薄氧化物区。通过使位线接地和使控制栅高电平擦除单元。电子流到浮栅，将与选择晶体管串联连接的第二晶体管关断。通过在位线上加高电平脉冲同时保持控制栅地电平编程单元。电子从浮栅流出，降低了阈值电压并接通了第二晶体管。然而，在专利中画出的单元，面积约100f2，较大。
已知的单多晶硅单元使用选择晶体管(形成两个晶体管单元)，由此使器件摆脱两个多晶硅叠置栅极单元常见的过擦除问题。然而，已知的单多晶硅单元都通过薄隧道氧化物编程和擦除。此外，这些单元在选择晶体管的源和漏之间的都具有“注入”和浮栅区，这将增大单元面积。
因此，本发明的示例性实施例涉及一种单多晶硅快闪EEPROM单元，能避免常规两个叠置栅极单元的不足，并容易与高性能逻辑技术结合。示例性的两个晶体管快闪EEPROM存储器单元阵列包括多个这样的快闪EEPROM单元，每个具有带位线和字线的选择晶体管，其中选择晶体管与浮栅晶体管串联。浮栅晶体管具有形成在有纹理的(textured)单晶衬底上的薄隧道氧化物。浮栅也形成在衬底中的重掺杂区上，形成与浮栅容性耦合的耦合线，执行遂穿功能。
示例性实施例仅使用源和漏之间的一个浮栅电极，得到简单和较小的单元。示例性实施例也使用有纹理衬底隧道氧化物技术以显著地降低编程和擦除电压，由此增加了快闪EEPROM技术与深亚微米较高性能逻辑工艺的兼容性。
形成单多晶硅有纹理衬底两个晶体管快闪EEPROM存储器单元阵列的示例性方法包括在衬底上形成带位线和字线的选择晶体管，在所述衬底上形成与所述选择晶体管串联的浮栅晶体管，在有纹理单晶衬底上形成薄隧道氧化物，浮栅晶体管位于衬底中重掺杂区上，用重掺杂区形成与所述浮栅容性耦合的耦合线，执行遂穿功能。
一般来说，本发明的示例性实施例涉及快闪EEPROM存储器单元，以及制造这种存储器单元的工艺，其中存储器单元包括：由第一多晶硅层形成的带位线和字线的选择晶体管；由所述第一多晶硅层形成并与所述选择晶体管串联的浮栅晶体管，所述浮栅晶体管具有形成在有纹理单晶衬底上的隧道氧化物；以及形成在所述衬底中的重掺杂区，所述浮栅形成在所述重掺杂区上，所述重掺杂区形成与所述浮栅容性耦合的耦合线。所述单元包含在包括多个这种单元的存储单元阵列中。
当结合附图阅读时，从下面对优选实施例的详细介绍中，本发明的以上和其它目的和特点将变得很显然，其中：
图1A-1B示出了常规的高性能逻辑技术，和常规的单多晶硅快闪EEPROM单元；
图2示出了根据本发明形成的示例性单多晶硅快闪EEPROM单元；
图3示出了根据本发明的一个示例性实施例具有较宽字线和较高耦合率的示例性单多晶硅快闪EEPROM单元；
图4A-4C示出了根据本发明的一个示例性实施例形成的单多晶硅快闪EEPROM单元的示例性擦除、编程和读功能。
本发明的示例性实施例使用福勒-诺德海姆定则遂穿代替热电子沟道注入，获得每单元约5×10-4到约10-5秒的示例性编程时间。在本发明的示例性实施例中，快闪EEPROM单元与接近0.18μm的高性能逻辑技术兼容。选择栅极氧化物厚度和施加的电压，以使所得电场不超过介质击穿或时间衰减极限。
在Chenming Hu“Gate Oxide Scaling Limits and Projection(栅氧化物尺寸限制和预测)”的论文中，1996IEDM319页，给出了在125摄氏度十年寿命的条件下，最小的MOSFET栅极氧化物厚度与最大施加电压的关系。该数据有助于确定根据本发明实现的单元中的最大电场。
和Kow-Ming Chang等人在“A New Simple and Reliable Methodto Form a Textured Si Surface for the Fabrication of a TunnelOxide Film(为制作隧道氧化物膜而形成纹理硅表面的新的简单而可靠的方法)”，IEEE electron Dev.Letters,19,No.5 1998年5月145页中讨论的一样，本发明的示例性单元使用有纹理的衬底隧道氧化物。在该方法中，通过完全氧化直接位于单晶硅衬底上的薄多晶硅膜形成隧道氧化物。这样在单晶衬底上形成有纹理的表面。剥离氧化物之后，在所述粗糙硅上形成的氧化物显示出隧道电流增加。此外，对于有纹理多晶硅上形成的氧化物(多晶硅氧化物)，介质强度显著提高。
对于有纹理衬底氧化物，来自荷正电电极的电流密度很高。即，当在衬底发出电子的方向中遂穿时，电流较高。该效应在这里用于较低电压下的擦除。
图2示出了根据本发明快闪单元的一个实施例的俯视图和两个截面图。工艺的特点为自对准钨栓塞接触、双层金属以及浅沟槽隔离。单元具有约18f2的面积。
在所显示的单元中，耦合到多晶硅1浮栅(标记A)的n+衬底面积等于浮栅隧道氧化物晶体管(标记B)的面积。如果B处的隧道氧化物为50,A处的耦合氧化物为110,那么耦合率为约[1/110]/[1/110+1/50]=0.31。例如，如果将8V施加到n+控制线，那么浮栅将达到约2.5V。对于50的氧化物，这会在B处的源线上产生约5.0×106V/cm的电场，约5×10-4A/cm2的隧道电流。
该值可用于计算擦除时间。由于VCo=Jt，其中V为电容器上的电压，Co为单位面积上的电容值，J为电流密度，t为时间，插入2V(即，VT增加2V),Co用于使用50SiO2的电容器，那么t的值仅为0.01秒。但由于未对准下面的n+源区仅为总的浮栅薄氧化物面积的约一半，所述简单的计算结果将少约2倍。进入到p型衬底沟道区内的遂道电流会减少，是由于约1V的平带电压减小了那里的电场。
对于8V的擦除电压，在110氧化物上存在约7.3×106V/cm的电场。这将得到约10-7A/cm2的遂道电流，比0.31耦合率单元时的有纹理衬底的遂道电流小于约5000X倍。在Hiroshi Nozawa等人的“An EEPROM Cell Using a Low Barrier Height Tunnel Oxide(使用低垒高度隧道化物的EEPROM)”，IEEE Tran.on Electron Dev.,ED-33,No.2,1986年2月275页中，说明如果氧化物生长在n+衬底上，由于氧化物/硅导带的势垒高度减少，遂道电流增加。该数据表明对于110的氧化物8V下n+到浮栅耦合区的泄漏可以在10到50倍以上的级别。
n+控制线区应具有足够的掺杂浓度，在8V下表面不反型。约1020atom/cm3的磷或砷浓度远大于足够量以防止反型。
要编程单元，通过使晶体管导通并使n+控制和源线接地，在浮栅(区域B)下形成荷正电的反型层。由于这是在遂道电流的难磁化方向中，因此约5V要施加到位线，比这稍大的电压施加到字线。对于0.18μm技术，该电压接近于穿通和结击穿条件。由于该原因，对于0.18μm栅极长度技术的图2比一些工艺可实行的更密集。例如，字线宽度仅调大到2f，单元面积将增大到约22.5f2。
本发明的另一实施例提供了较高的耦合，是由于这样可降低n+耦合线上的电压。具有较高耦合系数的单元显示在图3中。该单元具有2f宽字线，对于33f2的单元面积，具有约0.48的耦合率。采用较大的耦合率，擦除电压将降低到约6V。
栅极长度的调节当然随精确的晶体管结构和根据高性能逻辑的需要选择的工艺而变。公知的热电子问题需要0.5μm以上的栅极长度，以确保十年寿命的可靠性，例如T.Y.Chan和H.Gaw在“Performance and Hot-Carrier Reliability of Deep-Submicrometer CMOS(深亚微米CMOS的性能和热载流子可靠性)”，IEDM’89,89页中介绍的，也参见Yuan Taur和Edward J.Nowak的“CMOS Devices below0.1μm:How High Will Performance Go？(低于0.1微米的CMOS器体性能将如何)”，IEDM’97,215页，与之无关是由于在选择晶体管上使用的5V VD仅为了编程施加。
图4A-4C示出了根据本发明构成结构的部分截面图，以帮助介绍施加到单个多晶硅单元用于擦除、编程和读功能的电压。图4A的擦除功能同时适用于整个阵列，并通过将高电压施加到n+控制线(CL)实现。根据耦合率，该电压从约6V到约8V不同。电子从有纹理的衬底遂穿，将VT升高约1或2伏。擦除功能在电子流流动的易磁化方向，但堆积在浮栅上的总电荷的损失在难磁化方向中，由此提高了寿命。在示例性的实施例中，浮栅上的3V电位提供了至少10-4A/cm2的隧道电流。对于阈值中的2V偏移，使用50的隧道氧化物，这需要约0.01秒。
通过在约5V的电位下在浮栅下形成n型反型层实现图4B的编程功能。这样形成了约107V/cm的电场，得到约10-2A/cm2的隧道电流。对于VT中的2V偏移，需要约10-4秒。编程使浮栅晶体管的VT增加约+1/4V。薄氧化物厚度用埃()表示。
图4C中显示的读功能可以在低压下进行，以确保小的读干扰或热电子问题。
根据本发明制造，例如图2的嵌入快闪EEPROM单元(即，0.18-0.25μm CMOS具有单个多晶硅嵌入快闪EEPROM)的示例性工艺流程(选择的主要步骤)如下：
开始于4-9欧姆-厘米的p型硅，形成氮化膜，然后腐蚀浅沟槽用于浅沟槽氧化。氧化露出的表面(例如，约200)，使用化学汽相淀积用SiO2填充。化学机械抛光(CMP)表面到氮化层，然后剥离氮化层。生长牺牲氧化物，形成n阱掩模，然后使用高能量和1013cm-2范围的剂量将磷注入到n阱内。接下来形成p阱掩模，以高能量和1013cm-2范围的剂量离子注入硼。此时也可以进行如n-MOS穿通和阈值(VT)调节等的其它注入。接下来形成快闪控制电容器区域的掩模，以约=1015cm-2的剂量将磷离子注入到控制电容器内。
要形成有纹理的衬底，剥离牺牲氧化物，淀积薄多晶硅层(例如，约120)。形成浮栅晶体管区域中多晶硅膜的光致抗蚀剂掩模，用于腐蚀polyl层。露出的表面可以热氧化(例如，约300)，剥离氧化物，生长栅极氧化物(例如，约40)；(例如，干O2中约35分钟@800℃)。然后形成栅极氧化物剥离掩模。(露出大部分逻辑晶体管区域)。
要得到两个氧化物厚度，除了高电压晶体管之外，在所有的逻辑晶体管栅极区域中剥离栅极氧化物。氧化物保留在存储器选择栅区域和控制栅区域中。在隧道浮栅区域中剥离氧化物。然后重新生长栅极氧化物(例如，约50，需要约50分钟)。在高电压晶体管区域、快闪EEPROM选择栅区域中形成约70，在n+快闪控制栅区域中形成约110。已知的技术，例如T.I.Kamis,的“Oxidizing Poly andSingle Crystal Silicon(氧化多晶硅和单晶硅)”J.Electrochem.Soc.,1979年5月804页；U.S.专利No.4,877,751和U.S.专利No.5,132,239中介绍的，在这里作为参考引入，可用于促进n+区域上的氧化物生长。
接下来淀积多晶硅，用适当的掩模将多晶硅掺杂成n+和p+。然后淀积帽盖氧化物，用间隔层形成n和p沟道LDD晶体管，这是本领域中公知的(例如间隔层可以氮化以便于自对准接触(SAC))。使用晕轮(Halo)注入以抑制穿通，这是本领域中公知的。使用离子辅助等离子体腐蚀和适当的掩模在逻辑区域中剥离帽盖氧化物。(除了在快闪区域中使用氧化物掩模)在逻辑区域中施加硅化工艺。然后淀积和平面化介质膜。开出接触，淀积钨栓塞，然后使用化学机械抛光平面化器件。然后用公知的方式形成多级互连。
表3比较了本发明的示例性单个多晶硅单元，以尝试在嵌入的应用中使用标准的叠置栅极快闪单元。可以看出单个多晶硅减少了四个主要的工艺模块。
表3
    叠置栅极     单个多晶硅
商品快闪器件通常使用三阱结构     可以有标准的双阱
深源区掩模和注入(可以在形成多晶硅1之前进行) 相应的步骤为CL n+掩蔽和注入
多晶硅2dep.,掩模、腐蚀、掺杂     不需要
    形成ONO 形成有纹理的衬底隧道氧化物，大致类似
多晶硅1和2自对准掩模和腐蚀     不需要
    自对准源掩模和腐蚀除去场氧化物     不需要
本领域中的技术人员应该理解本发明可以其它具体的方式实现，同时不脱离本发明的精神或基本特性。因此目前公开的实施例无论从哪个方面来看都认为是说明性的而不是限定性的。本发明的范围由附带的权利要求书而不是以上的说明表示，在其内涵和范围以及等效内的所有变化都包含其内。

Claims (8)

1．一种快闪EEPROM存储器单元，包括：
由第一多晶硅层形成的带位线和字线的选择晶体管；
由所述第一多晶硅层形成并与所述选择晶体管串联的浮栅晶体管，所述浮栅晶体管具有形成在有纹理单晶衬底上的隧道氧化物；以及
形成在所述衬底中的重掺杂区，所述浮栅形成在所述重掺杂区上，所述重掺杂区形成与所述浮栅容性耦合的耦合线。
2．根据权利要求1的快闪EEPROM存储器单元，其中通过向所述浮栅晶体管的控制线施加电压并将所述浮栅晶体管的源区接地，设置所述存储器单元以擦除存储器中的电荷。
3．根据权利要求1的快闪EEPROM存储器单元，其中通过向所述位线和所述字线施加正电压并将所述浮栅晶体管的源区接地，设置所述存储器单元以将电荷存储其内。
4．根据权利要求1的快闪EEPROM存储器单元，其中所述存储单元具有单层多晶硅。
5．根据权利要求4的快闪EEPROM存储器单元，包括：
控制线和源线，其中所述位线、控制线以及源线都叠置在导电互连上。
6．一种形成晶体管快闪EEPROM存储器单元的方法，包括以下步骤：
在衬底上由第一多晶硅层形成带位线和字线的选择晶体管；
在所述衬底上由所述第一多晶硅层形成并与所述选择晶体管串联的浮栅晶体管；
在有纹理单晶衬底上形成薄隧道氧化物，所述浮栅晶体管位于衬底中的重掺杂区上；
用所述重掺杂区形成与所述浮栅容性耦合的耦合线，执行隧穿功能。
7．根据权利要求6的方法，其中所述存储器单元具有单层多晶硅。
8．根据权利要求7的方法，包括以下步骤：
形成控制线和源线，所述位线、控制线以及源线都叠置在导电互连上。
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