JP2007142033A - 半導体装置の製造装置及び製造方法 - Google Patents
半導体装置の製造装置及び製造方法 Download PDFInfo
- Publication number
- JP2007142033A JP2007142033A JP2005331657A JP2005331657A JP2007142033A JP 2007142033 A JP2007142033 A JP 2007142033A JP 2005331657 A JP2005331657 A JP 2005331657A JP 2005331657 A JP2005331657 A JP 2005331657A JP 2007142033 A JP2007142033 A JP 2007142033A
- Authority
- JP
- Japan
- Prior art keywords
- chamber
- processing chamber
- pressure
- processing
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】製造工程における処理の効果を高めた半導体装置の製造装置及び製造方法を提供する。
【解決手段】半導体装置の製造装置は、第1の気圧下で半導体基板に対して第1の処理を行う第1の処理室(10,12,14)と、前記第1の気圧よりも高い第2の気圧下で前記半導体基板に対して前記第1の処理の後処理を行う第2の処理室(20)と、外気から遮断され前記第1の処理室(10,12,14)と前記第2の処理室(20)との間に配置され前記第1の気圧又は前記第2の気圧に室内の圧力を調整可能な圧力調整室(30)と、前記第1の処理室(10,12,14)と前記圧力調整室(30)とを隔てる第1の開閉扉(40)と、前記第2の処理室(20)と前記圧力調整室(30)とを隔てる第2の開閉扉(50)と、前記第1の処理室、前記圧力調整室及び前記第2の処理室との間を前記半導体基板を搬送する搬送装置(60)とを備える。
【選択図】 図1
【解決手段】半導体装置の製造装置は、第1の気圧下で半導体基板に対して第1の処理を行う第1の処理室(10,12,14)と、前記第1の気圧よりも高い第2の気圧下で前記半導体基板に対して前記第1の処理の後処理を行う第2の処理室(20)と、外気から遮断され前記第1の処理室(10,12,14)と前記第2の処理室(20)との間に配置され前記第1の気圧又は前記第2の気圧に室内の圧力を調整可能な圧力調整室(30)と、前記第1の処理室(10,12,14)と前記圧力調整室(30)とを隔てる第1の開閉扉(40)と、前記第2の処理室(20)と前記圧力調整室(30)とを隔てる第2の開閉扉(50)と、前記第1の処理室、前記圧力調整室及び前記第2の処理室との間を前記半導体基板を搬送する搬送装置(60)とを備える。
【選択図】 図1
Description
本発明は、半導体装置の製造装置及び製造方法に係るものであり、特に、複数のプロセスを連続して行う半導体装置の製造装置及び製造方法に関する。
半導体装置の製造工程においてデュアルダマシン(Dual Damascene)形状を生成するためには、RIE(Reactive Ion Etching:反応性イオンエッチング)プロセスやアッシング(Ashing)プロセスが一般に用いられる。このとき、加工された層間絶縁膜の表面にはフッ素を含むエッチング副生成物やエッチャント成分が付着してしまう。
これらをそのまま付着させた状態ではデュアルダマシンの形状が悪くなるばかりでなく、望まない脱ガスがおこりビア(Via)底に露出したCuを腐食させてしまうことがある。また、脱ガスが起こらない場合でも、外気に晒してしまうと空気中の水分が吸着してしまう。その水分はデュアルダマシン側壁に含まれているフッ素と結合してHF(フッ酸)をつくる。そして、ビア底に露出したCuを腐食させることになる。
従って、このようなCuの腐食を避けるために、デュアルダマシンの加工工程の後に、加工面に付着したこれらのエッチング副生成物やエッチャント成分からなる堆積物を除去する清浄化処理の工程が更に追加される。この清浄化処理は液相エッチングまたはドライエッチングなどの手法で行われる。しかし、加工工程の後にこのような清浄化処理の工程を追加する場合、加工工程の終了後から清浄化処理工程の開始までの待機時間が長いと以下のような問題が生じる。
即ち、清浄化処理の工程を待っている間に空気中の水分を吸着して、上述したようなCuの腐食現象を起こしてしまうことになる。従ってこれを避けるためには、デュアルダマシンの加工プロセスの後に上記清浄化処理を追加することに加えて、加工終了から前記清浄化プロセスが行われるまでの時間を一定時間以内に収めるように管理する“工程間時間管理”を行う必要がある。
しかしながら、工程間の待ち時間を制限することはしばしば不都合を生ずる。例えば、複数の工程が連続化されている状況で、ある工程の装置がトラブルを起こして作業が突然中止になった場合、その前の工程と現在の工程との間で装置間のタイミングを合わせることが必要になってくる。これを避けるために、ドライプロセスによる脱F(フッ素)処理、堆積物除去処理の場合は、RIE装置やアッシング装置の中で連続的に処理される場合もある。
ところで、k(誘電率)<2.7の低誘電率(Low−k:Low-dielectric constant)絶縁膜(以下、単に低誘電率絶縁膜と呼ぶ)を層間絶縁膜として用いる多層配線プロセスでは、以上に述べたCuの腐食以外にも問題が生ずる。
層間絶縁膜として用いられる低誘電率絶縁膜は、RIE等による加工時に、膜にダメージが入ってしまう。即ち、低誘電率絶縁膜にドライエッチングやアッシングなどの工程によるデュアルダマシン加工を行うと、低誘電率絶縁膜が本来有すべき分子構造の結合が破壊されて本来の分子状態にない部分が形成される。
このように分子結合が切れた低誘電率絶縁膜のダメージ層は、雰囲気中の水分や、エッチング中のガスと新しい結合を作り、通常はOHやNHで終端された状態になっている。本来低誘電率絶縁膜はCを含み疎水性の性質を持つ。しかし、ダメージ層がOHやNH等の極性を持つ終端子で覆われることにより水分(H2O)を吸着しやすい親水性になってしまう。
低誘電率絶縁膜中に水分が多く吸着されると、その後のバリヤメタル堆積工程で水分の脱ガスが起こり、バリヤメタルを酸化させたりそのモフォロジを劣化させたりしてしまう事態が生じる。また、これら低誘電率絶縁膜中の水分は、製造工程中に加わる熱にも助けられビア底に露出したCuを酸化させることがある。さらに、低誘電率絶縁膜のダメージ層への水の吸着は雰囲気中の不純物を巻き込んで腐食を発生させることもある。
以上述べたことから、低誘電率絶縁膜への水分の吸着は回避することが望ましい。従って、その原因となるダメージ層を無くすことが望まれている。一般に、誘電率が下がるほど絶縁膜材料はダメージに弱くなる傾向があるが、k<2.7あたりからダメージの修復が問題となってくる。
ダメージ層を修復する技術はいくつか提案されており(例えば、特許文献1参照)、これらはダメージ層をCH3やCを含む終端子で修飾する手法であって、液相で薬液を反応させる手法や気相で処理する手法がある。これらの修復処理はOHやNHの終端子をCを含む終端子に置き換えることによって低誘電率絶縁膜に疎水性を取り戻す。これらの処理は、修復を意識せずに単に水を吸着させないための疎水処理として施されている場合もある(たとえば特許文献1参照)。
従来、修復・疎水処理の工程は、加工工程及び清浄化処理の工程とは独立した工程として行われている。しかし、その場合以下のような問題点がある。
デュアルダマシンの加工工程(及び清浄化処理の工程)を終えると、ダメージ層を有する低誘電率絶縁膜はその後のダメージ修復・疎水化処理の工程を待つことになる。このとき、加工された低誘電率絶縁膜は加工装置から出された瞬間に雰囲気の水分を吸着してしまう。表面が清浄化されている場合は、すぐにHFを作ってCuの腐食を起こすことはないが、例え加工工程及び清浄化処理の工程を連続化したとしても、大量の水分がここでダメージ層に吸着してしまうことになる。
この後、修復・疎水化処理の工程が行われるが、このときに修復薬液がダメージ層に浸透する作用が膜の内部から出てくる水分によって妨害されることが起こる。そのため、十分な修復・疎水化が困難となる。このことは、気相や蒸気(Vapor)相で修復・疎水化処理が施されるプロセスの場合はさらに深刻な問題となる。
特開2002−353308号公報
本発明は、製造工程における処理の効果を高めた半導体装置の製造装置及び製造方法を提供する。
本発明の半導体装置の製造装置の一態様は、第1の気圧下で半導体基板に対して第1の処理を行う第1の処理室と、前記第1の気圧よりも高い第2の気圧下で前記半導体基板に対して前記第1の処理の後処理を行う第2の処理室と、外気から遮断され、前記第1の処理室と前記第2の処理室との間に配置され、前記第1の気圧又は前記第2の気圧に室内の圧力を調整可能な圧力調整室と、前記第1の処理室と前記圧力調整室とを隔てる第1の開閉扉と、前記第2の処理室と前記圧力調整室とを隔てる第2の開閉扉と、前記第1の処理室、前記圧力調整室及び前記第2の処理室との間を前記半導体基板を搬送する搬送装置とを備えることを特徴としている。
本発明の半導体装置の製造方法の一態様は、第1の処理室において減圧下で半導体基板をドライ処理し、外気から遮断した状態で前記半導体基板を前記第1の処理室から搬送し、第2の処理室において大気圧以下、第1の処理室の圧力以上の圧力で前記半導体基板に対して液相処理または蒸気処理または気相処理することを特徴としている。
本発明によれば、製造工程における処理の効果を高めた半導体装置の製造装置及び製造方法を提供できる。
以下図面を参照して本発明の実施の形態を詳細に説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体装置の製造装置100の構成を示している。半導体装置の製造装置100は、中央真空室10、エッチング処理室12、アッシング処理室14、修復処理室20、圧力調整室30、中央真空室10と圧力調整室30との間の第1の開閉扉40、修復処理室20と圧力調整室30との間の第2の開閉扉50、及び搬送装置60を備えている。
図1は、本発明の第1の実施形態に係る半導体装置の製造装置100の構成を示している。半導体装置の製造装置100は、中央真空室10、エッチング処理室12、アッシング処理室14、修復処理室20、圧力調整室30、中央真空室10と圧力調整室30との間の第1の開閉扉40、修復処理室20と圧力調整室30との間の第2の開閉扉50、及び搬送装置60を備えている。
中央真空室10、エッチング処理室12、及びアッシング処理室14の気圧はドライ処理を行うために真空状態に減圧されており、この3室が第1の処理室を構成している。エッチング処理室12では、例えばk<2.7の低誘電率絶縁膜を層間絶縁膜として用いる多層配線プロセスにおけるデュアルダマシン形状であるビア及び配線溝を生成するためのRIE(反応性イオンエッチング)処理が行われる。アッシング処理室14では、例えばRIE加工後にレジスト及び反射防止膜などの灰化処理及び除去が行われる。アッシング処理室14では、さらに側壁保護膜を除去するための処理やRIE処理によって加工面に堆積したエッチング副生成物を除去する清浄化処理が行われてもよい。逆に、アッシング処理室14を備えずに、アッシング処理及び清浄化処理を省略してもよい。
第1の処理室で行われたドライ処理の後処理である修復処理を行う修復処理室20(第2の処理室)の気圧は液相処理を行うために大気圧になっている。修復処理室20では、例えばRIE処理によって低誘電率絶縁膜の加工面に形成されたダメージ層を修復する修復処理或いは疎水化処理が行われる。また、第2の処理室で行われる修復処理或いは疎水化処理は蒸気雰囲気中における処理(即ちVapor処理)または気相処理であってもよい。その場合は第2の処理室の圧力は大気圧ではなく減圧される。これはVaporや気体の輸送を効率よく行うためである。Vaporや気相の反応種が第2の処理室に入れられたとき、第2の処理室の圧力は第1の処理室の圧力よりも高く設定される。つまり第2の処理室の圧力は大気圧以下、第1の処理室以上の圧力で適当な圧力が選ばれる。処理中の第2の処理室の圧力を第1の処理室の圧力より高く設定するのは、修復処理或いは疎水化処理などの反応種の濃度を高め修復処理や疎水化処理の効率を高めるためである。
搬送装置60は半導体基板を中央真空室10、エッチング処理室12、アッシング処理室14、修復処理室20、圧力調整室30の間を後で説明する半導体装置の製造方法に従って移動させることが可能である。
エッチング処理室12及びアッシング処理室14での処理が終了し、半導体基板を中央真空室10から圧力調整室30へと搬送させる場合は、圧力調整室30の気圧は中央真空室10の気圧と同じになるように調節される。その後第1の開閉扉40が開いて半導体基板が搬送装置60によって搬送される。
半導体基板を圧力調整室30から修復処理室20へと搬送させる場合は、圧力調整室30の気圧は修復処理室20の気圧と同じになるように調節される。その後第2の開閉扉50が開いて半導体基板が搬送装置60によって修復処理室20へと搬送される。そして修復処理室20での処理が行われる。従って、半導体基板は、中央真空室10から修復処理室20まで外気から完全に遮断された状態で搬送される。
上記、エッチング処理、アッシング処理、修復処理、洗浄処理を行うために必要なガス及び薬液は図示しない供給パイプ及びバルブ等を介して適宜供給される。
以上のエッチング処理室12、アッシング処理室14及び修復処理室20での処理、圧力調整室30の気圧調節、第1の開閉扉40及び第2の開閉扉50の開閉動作、そして搬送装置60の動作、等は、後で説明する半導体装置の製造方法に基づいて記述されたプログラムに従って全て制御される。
このプログラムは、半導体装置の製造装置100に設置された図示せぬ記憶装置の中に、例えば、ハードディスクに記録されている。記憶装置はこれに限らず、例えばCD、DVD等の光学式記録媒体、FD、MD、テープ等の磁気記録媒体等を用いることも可能である。
図2は、第1の実施形態の変形例を示している。修復処理が減圧下での気相処理である場合、半導体装置の製造装置は図2に示したような、圧力調整室30、第1の開閉扉40及び第2の開閉扉50を省略し、修復処理室22を追加した構成でよい。
本発明の第1の実施形態に係る半導体装置の製造装置によれば、例えばデュアルダマシン形成のためのドライエッチングプロセス(RIE処理)、アッシング処理および清浄化処理と、その後の修復・疎水化処理までにおいて半導体基板を外気に触れさせないで単一の装置内で連続工程化することが可能になる。それによって、ドライプロセス終了後から修復・疎水化処理前までの間の加工面への水分吸着を回避でき、修復・疎水化処理をより確実に実行することが可能になる。また、常圧下・通常湿度雰囲気中に出される前に修復疎水処理を施すことでその後のバリヤメタルの堆積工程を待つ間に膜中に吸着する水分を抑制することができる。このことによって、バリヤメタルの堆積工程におけるバリヤメタルの酸化やモフォロジの劣化、Cu腐食を最低限に抑えることが可能になる。また、加工面への水分吸着を心配する必要がないので、バリヤメタルの堆積工程までの時間をより長く設定することができ製造工程の自由度を高める効果も期待できる。
また、半導体装置の製造装置100の構成で、例えば、Cu表面の液相洗浄による清浄化処理からその後のスパッタリングによるバリヤメタルの堆積までをインラインで行うことも可能である。これによって、Cu表面の液相洗浄の後、スパッタリングによるバリヤメタルの堆積の前までの間に半導体基板を外気に晒さないで済むので、洗浄後のCu表面が外気で汚染されるのを防ぐことが可能になる。
この場合、先に説明したのとは逆に、液相系の処理の後にドライ系の処理を行うことになる。即ち、大気圧になっている第2の処理室でCu表面の液相洗浄が行われた後、上記実施例と逆の気圧調節を圧力調整室30で行い、半導体基板を圧力調整室30を介して第1の処理室まで搬送する。そして、真空に減圧されている第1の処理室においてスパッタリングによるバリヤメタルの堆積を実行する。
(第2の実施形態)
第2の実施形態は、上記の第1の実施形態に係る製造装置を用いた半導体装置の製造方法を具体的に説明する。
第2の実施形態は、上記の第1の実施形態に係る製造装置を用いた半導体装置の製造方法を具体的に説明する。
図3乃至8は本実施形態に係る半導体装置の製造工程を示している。ここでは、デュアルダマシンプロセスにおけるビアの加工工程の例を説明する。
図3は、半導体基板上に形成された、第1の層間絶縁膜300、第1の層間絶縁膜300で側壁及び底面を覆われたCu配線320(バリヤメタルは図示せず)、Cu拡散防止膜340、第2の層間絶縁膜360、第3の層間絶縁膜370、マスク380からなる。第2及び第3の層間絶縁膜360、370はそれぞれ一層に限らず、二層以上の積層構造であってもよい。第1の層間絶縁膜300より下の半導体基板を含んだ部分は図示されていない。
Cu拡散防止膜340は、例えばSiCN、SiC或いはこれらの積層構造の膜である。第2の層間絶縁膜360は、例えばSiOCからなるk(誘電率)<2.7を満たす低誘電率絶縁膜であるが、中間ストッパーを含んでいてもよく、また複数の低誘電率絶縁膜が積層されていてもよい。第3の層間絶縁膜370は、例えばキャップ(Cap)膜であり、ハードマスクを兼ねていてもよく、複数の積層構造を有してもよい。マスク380は、例えばレジスト、ハードマスク、反射防止膜であってよい。
まず、図3に示すように、マスク380にリソグラフィーによってビアの形状をパターニングする。そして、図4に示すように、RIE法によって第2の層間絶縁膜360及び第3の層間絶縁膜370の中にビアホール400を形成する。このRIE処理は図1のエッチング処理室12で行われる。このとき加工面にエッチング副生成物及びエッチャント420が付着する。
同時に、第2の層間絶縁膜360の加工面にはSiOCが本来有すべき分子構造が破壊されC濃度の低下したダメージ層が形成されるが、図面の複雑化を避けるため図4では記述を省略してある。
ビアホール400の形成後、半導体基板は図1のエッチング処理室12からアッシング処理室14へと搬送装置60によって搬送される。ここで、レジストや反射防止膜などのマスク380を除去するためにアッシングが行われる。このときビア加工された第2の層間絶縁膜360の側面には再びダメージが入る。この後、反応性ガスを作用させて加工面に堆積したエッチング副生成物420を除去する清浄化処理が行われる。清浄化処理はアッシング処理室14の中で行われるが、真空系の処理室では行わないで液相で行われる場合もある。清浄化処理の後の状態が図5である。図5には、アッシングによって再びダメージが加えられたダメージ層500が示されている。
アッシング工程と副生成物の除去を行う清浄化工程は、アッシング処理室14の中で連続的に処理される。ガスフェーズで行う副生成物除去処理をRIEにつづいて連続的に行うことは従来も行われる場合があった。しかし、本実施形態においては、副生成物除去処理を液相処理する場合も、搬送装置60によって搬送される範囲に清浄化処理室を備えて、半導体基板を外気に晒さないで連続処理する。その場合清浄化処理室は、例えば図1の修復処理室20のように、圧力調整室30を介して開閉扉で仕切られていて、内部の気圧が大気圧になっている処理室であってよい。
アッシング処理室14で清浄化処理が行われた後、圧力調整室30の気圧は、中央真空室10、エッチング処理室12、及びアッシング処理室14の気圧と同様の真空度まで減圧される。その後、第1の開閉扉40が開かれて、半導体基板は搬送装置60によって、中央真空室10を介して圧力調整室30に入る。
次いで、ただちに第1の開閉扉40は閉じられ、圧力調整室30の気圧は修復処理室20の気圧と同様に大気圧にまで上昇させられる。そこで、第2の開閉扉50が開き、半導体基板は搬送装置60によって修復処理室20へと搬送される。
修復処理室20において、図6に示すようにダメージ層の修復処理の工程を行う。修復処理はOHやNHの終端子をCを含む終端子に置き換える既知の手法でよく、疎水化処理でもあるが、液相処理、気相処理、ミスト及び蒸気相など処理形態はさまざまである。なお、ダメージ層に対する処理として、フッ酸(HF)やフッ化アンモニウム(NH4F)を含む液を用いてダメージ領域を除去するアプローチもある。図6は、液相処理を想定して修復処理用の薬液600を反応させた状況を示している。
図1の装置は、修復処理を液相処理で行うことを想定している。しかし、ガスフェーズの修復処理を行う場合は、図2に示した構成の製造装置の中で、アッシング処理および副生成物除去の処理(清浄化処理)と同一の装置200の中で連続的に処理される。
その後、半導体基板は図7に示されるように修復処理された後、装置100或いは200の外に搬出される。ここで基板は外気に晒されるが、修復処理によって低誘電率絶縁膜のダメージを受けた部分は疎水性を取り戻しているため、水分吸着は抑えられることになる。この後、図8に示されるように配線溝形成のためにマスク800、例えばレジスト、ハードマスク、或いは反射防止膜を堆積する。
以上述べたように、本実施形態においては、ビア加工から修復処理の工程までを1つの装置、即ち1つの搬送装置60が搬送可能な範囲にある装置の中で連続的に処理することを特徴としている。これによって、低誘電率絶縁膜360の加工面付近に形成されたダメージ層500に水分が付着して、その後の修復処理工程の効率が悪化することを回避できる。従って、不完全な修復処理によるその後の水分吸着を防ぐことが出来る。この結果、その後の配線溝の形成工程、さらにその後のバリヤメタルの堆積工程での水分の脱ガスを防止してそれらの処理への悪影響を減らすことができる。
図9乃至図13は、上記実施形態の変形例を示すものであり、図3乃至図8と同一部分には同一符号を付してある。上記実施形態においては、ビアの底は、例えばSiCNからなるCu拡散防止膜340になっていて、Cu拡散防止膜340は開口していない。これに対して、ビアの加工時にCu拡散防止膜を開口して、Cu表面を露出させてしまうことも可能であり、図9乃至図13はその場合の製造工程を示している。
この場合、図9に示すようにビアホール900の加工時にCu配線320の表面が露出してしまうため、汚染或いはハロゲンの付着によってCuの腐食が懸念される。従って、図11に示される修復処理の前に修復処理室20において、Cu表面の清浄化処理及びCu表面のコーティング処理からなるCuの表面処理が行われる(図示せず)。或いは、液相処理を行う第2の処理室が、修復処理室20とは別に更に表面処理室を備えていて(図示せず)、そこでCu表面処理が行われてもよい。しかし、その後の配線溝の形成工程、さらにはバリヤメタルの堆積工程での水分の脱ガスを防止してそれらの処理への悪影響を減らす効果が得られる点は、上記実施形態と同様である。
(第3の実施形態)
次に、図14乃至図18を参照して本発明の第3の実施形態に係る半導体装置の製造方法を説明する。
次に、図14乃至図18を参照して本発明の第3の実施形態に係る半導体装置の製造方法を説明する。
本実施形態は、デュアルダマシンプロセスにおける配線溝の加工工程の例を示している。
本実施形態は、配線溝の加工の前のビアの加工時にCu拡散防止膜が開口されているとする。そして、例えば図13に示すように、ビア内配線溝形成のためのマスク1300、例えばレジスト、ハードマスク、或いは反射防止膜が堆積されているものとする。
図14に示すように、先ずRIE処理によって配線溝1400がエッチングされる。このRIE処理は図1のエッチング処理室12で行われる。ここでも、RIE処理による加工面にエッチング副生成物及びエッチャント1410が付着する。
同時に、第2の層間絶縁膜360の加工面には低誘電率絶縁膜であるSiOCが本来有すべき分子構造が破壊され、C濃度の低下したダメージ層が形成される。しかし、図面の複雑化を避けるため図14では記述を省略している。
配線溝1400の形成後、半導体基板は図1のエッチング処理室12からアッシング処理室14へと搬送装置60によって搬送される。ここで、レジストや反射防止膜などのマスク1300を除去するためにアッシングが行われる。このとき配線溝加工された第2の層間絶縁膜360の側面には再びダメージが入る。この後、反応性ガスを作用させて加工面に堆積したエッチング副生成物1410を除去する清浄化処理が行われる。清浄化処理はアッシング処理室14の中で行われるが、真空系の処理室では行わないで液相で行われる場合もある。
図15は清浄化処理の後の状態を示している。図15には、アッシングによって再びダメージが加えられたダメージ層1500が示されている。
この後、半導体基板が修復処理室20へと搬送されるまでの半導体装置の製造装置100の動作は、第2の実施形態と同様である。
本実施形態においては、ビアの加工時にCuの表面が露出しているため、修復処理の前に修復処理室20において、Cu表面の清浄化処理及びCu表面のコーティング処理からなるCuの表面処理が行われる。その後、図16に示されるようにダメージ層の修復処理の工程を行う。この工程も第2の実施形態と同様である。
図17に示されるように、半導体基板は修復処理された後、装置100或いは200の外に搬出される。ここで基板は外気に晒されるが、修復処理によって低誘電率絶縁膜のダメージを受けた部分は疎水性を取り戻しているため、水分吸着は抑えられることになる。次いで、開口したビア底のクリーニング処理を洗浄装置で行った後、図18に示されるようにバリヤメタル1800の堆積工程へ進む。水分の脱ガスが抑制されているので、良好にバリヤメタル1800の堆積が行われる。ビア底のクリーニング処理とバリヤメタルの堆積装置はそれぞれ独立した装置である。
以上、本実施形態で説明した半導体装置の製造プロセスの流れを表現したものが図19である。本実施形態においては、溝配線加工から修復処理の工程までを1つの装置である図1の製造装置100、即ち1つの搬送装置60が搬送可能な範囲にある装置の中で連続的に処理することを特徴としている。これによって、図15に示す低誘電率絶縁膜360の加工面付近に形成されたダメージ層1500に水分が付着して、その後の修復処理工程の効率が悪化することを回避できる。従って、不完全な修復処理によるその後の水分吸着を防ぐことが出来る。この結果、その後のバリヤメタルの堆積工程での水分の脱ガスを防止してそれらの処理への悪影響を減らすことができる。
(第4の実施形態)
図20は、本発明の第4の実施形態に係る半導体装置の製造装置2000の構成を示している。
図20は、本発明の第4の実施形態に係る半導体装置の製造装置2000の構成を示している。
例えば、エッチング処理室、アッシング処理室が中央真空室を介して一体化された真空系の装置2010の中でデュアルダマシン形成プロセスおよび清浄化処理が連続処理される。その後半導体基板は、装置2010から修復・疎水化処理を行う大気圧系の装置2020に搬送されるまでの間に一旦通常環境を通過する。
本実施形態において、装置2010及び2020内でのプロセス、半導体基板を搬送する第1の搬送装置2100及び第2の搬送装置2200の動作等は、製造装置2000内の図示せぬ部分の動作も含んだ全ての動作を記述した1つのプログラムの指示に従って協調的に行われる。
このプログラムは、半導体装置の製造装置2000に設置された記憶装置、例えば、ハードディスク内に記録されている。記憶装置はこれに限定されるものではなく、例えばCD、DVD等の光学式記録媒体、FD、MD、テープ等の磁気記録媒体等を用いることも可能である。
ここで、上記プログラムに従って動作する第1の搬送装置2100及び第2の搬送装置2200は、半導体基板が通常環境を通過する時間が極めて短くなるように動作する。これによって、常圧下・通常湿度雰囲気中での加工面への水分吸着を抑制することが可能になり、修復疎水処理をより確実なものとすることができる。結果的に第1の実施形態と同様な効果を得ることが可能である。
なお、本願発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々に変形して実施することが可能である。
100、200、2000…半導体装置の製造装置、 2010、2020…装置、
10…中央真空室、 12…エッチング処理室、 14…アッシング処理室、
20、22…修復処理室、 30…圧力調整室、 40…第1の開閉扉、
50…第2の開閉扉、 60、2100、2200…搬送装置、
300…第1の層間絶縁膜、 320…Cu配線、 340、940…Cu拡散防止膜、
360…第2の層間絶縁膜、 370…第3の層間絶縁膜、
380、800、1300…マスク、 400、900…ビアホール、
500、1000、1500…ダメージ層、 600…修復処理用薬液、
420、920、1410…エッチング副生成物及びエッチャント、
1400…配線溝、1800…バリヤメタル。
10…中央真空室、 12…エッチング処理室、 14…アッシング処理室、
20、22…修復処理室、 30…圧力調整室、 40…第1の開閉扉、
50…第2の開閉扉、 60、2100、2200…搬送装置、
300…第1の層間絶縁膜、 320…Cu配線、 340、940…Cu拡散防止膜、
360…第2の層間絶縁膜、 370…第3の層間絶縁膜、
380、800、1300…マスク、 400、900…ビアホール、
500、1000、1500…ダメージ層、 600…修復処理用薬液、
420、920、1410…エッチング副生成物及びエッチャント、
1400…配線溝、1800…バリヤメタル。
Claims (5)
- 第1の気圧下で半導体基板に対して第1の処理を行う第1の処理室と、
前記第1の気圧よりも高い第2の気圧下で前記半導体基板に対して前記第1の処理の後処理を行う第2の処理室と、
外気から遮断され、前記第1の処理室と前記第2の処理室との間に配置され、前記第1の気圧又は前記第2の気圧に室内の圧力を調整可能な圧力調整室と、
前記第1の処理室と前記圧力調整室とを隔てる第1の開閉扉と、
前記第2の処理室と前記圧力調整室とを隔てる第2の開閉扉と、
前記第1の処理室、前記圧力調整室及び前記第2の処理室との間を前記半導体基板
を搬送する搬送装置とを備える
ことを特徴とする半導体装置の製造装置。 - 前記第1の処理室は、前記半導体基板を少なくともドライエッチング処理するドライエッチング処理室を備え、
前記第2の処理室は、前記半導体基板に形成されたダメージ層を修復処理する修復処理室を備える
ことを特徴とする請求項1記載の半導体装置の製造装置。 - 前記修復処理室は、前記修復処理に先立って金属配線の表面処理を更に行う、
或いは前記第2の処理室は金属配線の前記表面処理を行う表面処理室を更に備える
ことを特徴とする請求項2記載の半導体装置の製造装置。 - 前記第2の気圧は、前記第1の気圧より高く大気圧以下であることを特徴とする請求項1乃至3のいずれか1項であることを特徴とする半導体装置の製造装置。
- 第1の処理室において減圧下で半導体基板をドライ処理し、
外気から遮断した状態で前記半導体基板を前記第1の処理室から搬送し、
第2の処理室において大気圧以下、第1の処理室の圧力以上の圧力で前記半導体基板に対して液相処理または蒸気処理、気相処理する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005331657A JP2007142033A (ja) | 2005-11-16 | 2005-11-16 | 半導体装置の製造装置及び製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005331657A JP2007142033A (ja) | 2005-11-16 | 2005-11-16 | 半導体装置の製造装置及び製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007142033A true JP2007142033A (ja) | 2007-06-07 |
Family
ID=38204572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005331657A Pending JP2007142033A (ja) | 2005-11-16 | 2005-11-16 | 半導体装置の製造装置及び製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007142033A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009302501A (ja) * | 2008-06-16 | 2009-12-24 | Internatl Business Mach Corp <Ibm> | 相互接続構造体およびその形成方法(エレクトロマイグレーション耐性強化のための相互接続構造体) |
-
2005
- 2005-11-16 JP JP2005331657A patent/JP2007142033A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009302501A (ja) * | 2008-06-16 | 2009-12-24 | Internatl Business Mach Corp <Ibm> | 相互接続構造体およびその形成方法(エレクトロマイグレーション耐性強化のための相互接続構造体) |
US8354751B2 (en) | 2008-06-16 | 2013-01-15 | International Business Machines Corporation | Interconnect structure for electromigration enhancement |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7462565B2 (en) | Method of manufacturing semiconductor device | |
US8525139B2 (en) | Method and apparatus of halogen removal | |
US7452806B2 (en) | Method of forming inductor in semiconductor device | |
KR20150018592A (ko) | 하드마스크 개구 및 하드마스크 개구에 의한 에칭 프로파일 제어 | |
JP2009010043A (ja) | 基板処理方法,基板処理装置,記録媒体 | |
JP4825911B2 (ja) | 介在チャンバでの脱フッ素化及びウェハ脱フッ素化ステップによるプラズマエッチング及びフォトレジストストリッププロセス | |
JP6726610B2 (ja) | エッチング方法及び基板処理システム | |
JP5544893B2 (ja) | 基板処理方法及び記憶媒体 | |
JP4940722B2 (ja) | 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体 | |
JP5011782B2 (ja) | 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。 | |
JP5072531B2 (ja) | プラズマエッチング方法及び記憶媒体 | |
US7312151B2 (en) | System for ultraviolet atmospheric seed layer remediation | |
JP2007142033A (ja) | 半導体装置の製造装置及び製造方法 | |
TWI539523B (zh) | Semiconductor device manufacturing method and recording medium | |
JP2006303422A (ja) | プラズマ処理方法および半導体装置の製造方法 | |
JP2861785B2 (ja) | 半導体装置の配線の形成方法 | |
JP4559565B2 (ja) | 金属配線の形成方法 | |
JP4948278B2 (ja) | 半導体装置の製造方法 | |
US20050101110A1 (en) | Novel method to reduce the fluorine contamination on the Al/Al-Cu pad by a post high cathod temperature plasma treatment | |
JP2003224185A (ja) | 半導体装置の製造方法 | |
JP2002158213A (ja) | 半導体装置の製造方法 | |
JP3104840B2 (ja) | 試料の後処理方法 | |
JP3886854B2 (ja) | 半導体装置の製造方法 | |
JP3403595B2 (ja) | 配線材料の加工方法 | |
JPH10125661A (ja) | 半導体装置の製造方法 |