TWI463632B - 應用於電子熔絲之高效能內連線結構 - Google Patents

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Description

應用於電子熔絲之高效能內連線結構
本發明係有關於一半導體結構以及其製造方法。尤其是，本發明有關於一半導體結構，其中該半導體結構包含電遷移阻抗(electromigration resistance)低於一內連接結構(interconnect structure)電遷移之高效能熔絲結構(efficient fuse structure)(譬如熔絲元件(fuse element))，而此兩種結構都位於相同之內連接層級(interconnect level)內。本發明亦提供一種製造上述半導體結構之方法，其中一表面氧化物層(surface oxide layer)係在熔絲結構之導電材料(conductive material)上形成。內連接結構之導電材料上沒有表面氧化物層。
通常，半導體裝置包含之複數個電路係於半導體基座上形成積體電路(IC)。一般會安排訊號路徑之複雜網絡以連接散佈於基座表面之電路元件。跨越裝置之訊號有效路由需要多等級或多層機制之資訊，如單一或雙重金屬鑲嵌線路結構。線路結構通常包含銅(Cu)，係由於以銅為基礎之內連線較以鋁(Al)為基礎之內連線提供複雜半導體晶片上眾多電晶體間之較高訊號傳輸速度。
在一般內連線結構中，金屬介層係垂直於半導體基座而金屬線(line)係平行於半導體基座。現今之積體電路晶片藉由將金屬線及金屬介層(例導電特徵)嵌入介質常數小於4.0之介質材料內，以進一步增強訊號速度及減少相鄰金屬線之訊號(已知為「串擾(crosstalk)」。
電遷移半導體內連線結構中，已將電遷移(electromigration，EM)認定為金屬失效機制。電遷移係超大型積體(VLSI)電路之最壞可靠性考量之一。不僅需於製程發展期間克服本問題以確保製程品質，更需於持續於晶片使用期間。因高密度電流流量導致之金屬離子移動，而於內連線結構之金屬傳導器中產生空隙(void)。
雖然金屬內連線之快速擴散路徑隨整體整合機制及用於晶片製造之材料而變化，已觀察到沿金屬/柱平面介質帽蓋界面之金屬離子如銅離子對電遷移(EM)使用期間之保護扮演重要角色。首先電遷移初始空隙在金屬/介質帽蓋界面成核，然後在內連線之底部方向成長，最終電路完全斷開(circuit dead opening)。
圖1A至1D之圖式係位於不同階段電遷移(EM)失效之先前技術內連線結構。於圖式中，參照號碼12標記介質帽蓋，且參照號碼10標記通常包含銅(Cu)或某些其他導電金屬之導電特徵；未標示先前技術內連線結構之所有其他組件以避免模糊電遷移問題。圖1A係初始壓力階段。圖1B之時間點係於導電特徵10/介質帽蓋12表面開始之空隙14晶核生成(nucleation)。圖1C之時間點係空隙14朝向導電特徵10之底部生成，且圖1D之時間點係空隙14跨越導電特徵10而生成，導致電路完全斷開。
雖然EM會導致電路完全斷開並且在內連接結構中是不應存在的，但是電性可燒斷熔絲(electrically blowable fuses)會利用上述EM效應以便斷開(opening)一電性連接；熔絲係為一個可以藉由一合適之電流而停止作用或燒斷的結構，而該電流係通過該熔絲以提供一斷路條件(open circuit condition)。在積體電路記憶體元件(integrated circuitry memory devices)之中，熔絲可用於多餘記憶體列(redundant rows of memory)內程式化。熔絲於其它積體電路應用中亦有用途。
在熔絲結構之程式化的過程中，由於高電流密度所以熔絲元件中心會形成空隙，並且最後會導致導電材料積累並在熔絲元件之陽極端(anode end)(最正電)形成小丘(hillock)。小丘之形成係為一不想要之效應，其於習知技藝中已經沒有用於任何有用之目的。
儘管內連接結構與熔絲結構各自發展，但仍然有將這兩者結構整合至一單一結構內的需要，使得內連接結構具有較熔絲結構高之電遷移(EM)阻抗。再者，對於一半導體結構而言也是需要的，其中該較高EM阻抗內連接結構與較低EM阻抗結構係在相同之內連接層級(interconnect)內形成。
本發明提供一半導體結構，其包含位於不同區域內之一內連接結構以及一熔絲結構，但在相同之內連接層級內。該內連接結構具有高電遷移阻抗，而該熔絲結構相較於該內連接結構而言具有一較低之電遷移阻抗。本發明之熔絲結構包含一導電材料，而此導電材料例如是一導電特徵，其嵌入一內連接介電質內，其中該導電材料之上方表面置有一表面氧化物層(surface oxide layer)。一介電質帽蓋層係位於該介電質材料與該導電材料之頂部上。在該導電材料與該介電質帽蓋層間之介面處存在的表面氧化物層會降低該導電材料與該介電質帽蓋層間之黏著性。因此，當供給電流至熔絲結構時，導電材料之電遷移便會發生，且超過時間時，該導電材料裡會形成一開口，而”燒斷(blowing)”該熔絲元件。
在本發明之一個方面中，係提供一可程式化(programmable)熔絲結構，其包括：一導電特徵，嵌入一內連接介電質材料內，該導電特徵上置有一表面氧化物層；一介電質帽蓋層，位於該表面氧化物層上，且在該內連接介電質材料上延伸，該介電質帽蓋層與該表面氧化物層形成一介面；以及一裝置，用於使電流通過該導電特徵，以便導致該導電特徵內之一導電材料發生電遷移故障一段時間，而在該導電特徵內造成一開口。
在本發明之一個實施例中，該用於使電流通過該導電特徵之裝置包含該導電特徵內之一電子流
在本發明之另一個方面裡，係提供一半導體結構，其包括：一內連接層級，包含一介電質材料，該介電質材料具有一內連接區域與一熔絲區域之；至少一個導電特徵以及至少一個其它導電特徵，其中該至少一個導電特徵嵌入該內連接區域之該介電質材料內，而該至少一個其它導電特徵嵌入該熔絲區域之該介電質材料內；一表面氧化物層，置於每一該至少一個其它導電特徵之上方外露表面上，其中該至少一個其它導電特徵嵌入該熔絲區域之該介電質材料內；一介電質帽蓋層，位於該表面氧化物層上，且在該熔絲區域內之該介電質材料上延伸，該介電質帽蓋層亦位於該內連接區域之該介電質材料及該至少一個導電特徵上。
除了上面之外，本發明亦提供一種形成半導體結構的方法，其中，此半導體結構包含位於同一內連接層級之一高電遷移阻抗內連接結構以及一較低電遷移阻抗熔絲結構。本發明之發明方法包含：在一較低內連接層級上提供一上方內連接層級，該上方內連接層級包含一介電質材料，而該介電質材料具有一內連接區域及一熔絲區域；形成至少一個導電特徵以及至少一個其它導電特徵，其中至少一個導電特徵位在該內連接區域之該介電質材料裡面而該至少一個其它導電特徵位在該熔絲區域之該介電質材料裡面；選擇性地在嵌入該熔絲區域之該介電質材料裡面之每一個該至少一個其它導電特徵之一上方暴露表面上形成一表面氧化物層；以及在該表面氧化物層上形成一介電質帽蓋層並且在該熔絲區域之該介電質材料上延伸，該介電質帽蓋層亦位於該內連接區域之該介電質材料與該至少一個導電特徵上。
在本發明中，該選擇地形成該表面氧化物層包含了化學氧化(chemical oxidation)、物理氧化(physical oxidation)以及熱氧化(thermal oxidation)之其中一種。較佳地，採用一熱氧化製程以便選擇地在位於該發明結構之熔絲區域內之該至少一個其它導電特徵上方表面上提供該表面氧化物層。在該較佳實施例中，熱氧化係在一含氧環境下執行，例如在空氣中，以及在介於約100°至約500℃之溫度下，其中，通常在介於約150°至約450℃間之溫度下。該較佳熱氧化之持續期間可能隨該發明結構之該熔絲區域內之該至少一個其它導電特徵裡面的導電材料種類而變化。一般而言，該熱氧化之該持續期間係介於約1至約20分鐘之間，其中，持續期間通常介於約2至約5分鐘。
本發明，其提供包含一內連接結構與位在相同內連接層級內之一有效熔絲元件之半導體結構及其製造方法，現在將藉由參考下列討論與伴隨本應用之圖式而能更詳細地被描述。要注意的是本應用之圖式係僅提供來做為展示之目的，故此圖式並沒有依比例繪製。
在下列之描述中，眾多特定細節係被提出，譬如特定結構、成分、材料、尺寸、處理步驟與技術，以便提供本發明之一徹底瞭解。然而，熟知此技藝之人士當可瞭解，前述以及其他在形式上、以及不背離本發明精神的細節上的修正，均屬於本發明之範疇。在其它例子中，未避免模糊此發明，廣為人知之結構或處理步驟並未被詳細地描述。
將被瞭解的是，當一元件(element)，如一層、區域或基板被稱為在另一個元件之”上面(on)”或”上方over”時，其可以直接在其它元件上或者介於中間之元件(intervening elements)亦可能存在。相反的，當一元件被稱為在另一個元件之”直接上面(directly on)”或”直接上方(directly over)”時，則沒有存在介於中間之元件。其亦將被瞭解的是，當一元件被稱為”連接(connected)”或”耦合(coupled)”至另一個元件時，其可以直接地連接或耦合至其它元件或是介於中間之元件亦可能存在。相反的，當一元件被稱為”直接地連接(directly connected)”或”直接地耦合(directly coupled)”至另一個元件時，則不存在介於中間之元件。
如上所述，一半導體結構係被提供，其包含位於不同區域之一內連接結構以及一熔絲結構，但在相同之內連接層級裡面。該內連接結構具有高電遷移阻抗，然而該熔絲結構具有一較該內連接結構低之電遷移阻抗。本發明之熔絲結構包含一導電材料，譬如導電特徵，其嵌入一內連接介電質內，其中該導電材料之上方表面上具有一表面氧化層。一介電質帽蓋層位於介電質材料與導電材料之上。存在於導電材料與介電質帽蓋層間之介面處的表面氧化物層會降低導電材料與介電質帽蓋層間之黏著性。因此，當電流供應至該熔絲結構時，導電材料之電遷移便會發生，且超過時間時，導電材料裡會形成一開，而”燒斷(blowing)”該熔絲元件。
現在參考圖2A-7A與圖2B-7B，其說明依據本發明一實施例之基礎處理步驟。在圖式之實施例中，說明一封閉介層底部結構(closed via bottom structure)。而觀察到的是，圖2A-7A顯示了本發明結構之一內連接區域，而圖2B-7B則顯示了本發明結構之一熔絲區域。另外，進一步觀察到的是，該內連接區域與該熔絲區域係位於相同之內連接層級內；亦即，不同區域係橫向地被置放在相同之內連接層級之內。
圖2A及2B顯示了同時在內連接區域與熔絲區域裡之初始結構(initial structure)50。在此實施例中，兩個區域裡之初始結構50係為相等，且其包含一較低內連接層級(lower interconnect level)52，其中此較低內連接層級52包含至少一個嵌入一第一介電質材料(first dielectric material)54裡面之導電特徵(conductive feature)58；僅有一個導電特徵係經由例子之方式而顯示於圖式中。每個導電特徵58係藉由一U形擴散阻障層(U-shaped diffusion barrier layer)56而與該第一介電質材料54隔開。此初始結構50亦包含位於該較低內連接層級52上之一上方內連接層級(upper interconnect level)62。一介電質帽蓋層(dielectric capping layer)60將該較低內連接層級與該上方內連接層級62隔開，其中介電質帽蓋層60包含一開口，暴露位在該較低內連接層級52內之導電特徵54之一表面部分。在此實施例中，該上方內連接層級62包含一第二介電質材料(second dielectric material)64，而第二介電質材料64內具有複數個開口。內連接區域與熔絲區域內之初始結構50亦包含位於該第二介電質材料64上之一圖案化硬罩膜(patterned hard mask)68。要注意的是，在圖式中，標定為66A之開口係表示由一雙重鑲嵌製程(dual damascene process)所形成之線路(line)與介層開口的組合，而標定為66B之開口則表示由一單一鑲嵌製程所形成之線路開口(line opening)。雖然圖式同時顯示了兩種開口類型，即該線路與介層開口66A之組合以及該線路開口66B，但是本發明亦考慮僅有其中一種前述開口類型之結構。
圖2A-2B所示之初始結構50係利用熟習此技藝之人士熟知之傳統方法來而形成，且由習知之材料所構成。
舉例來說，此初始結構50之較低內連接層級52之形成係藉由先將該第一介電質材料54提供於一基板(未顯示於本應用之圖式中)之上。圖未顯示之基板可能包括一半導體材料、一絕緣材料、一導電材料或是其任何之組合。當基板係由一半導體材料所構成時，可能使用任何半導體，像是矽(Si)、矽鍺(SiGe)、碳化矽鍺(SiGeC)、碳化矽(SiC)、鍺合金(Ge alloys)、砷化鎵(GaAs)、砷化銦(InAs)、磷化銦(InP)以及其它三五族(III/V)或二六族(II/VI)成分半導體。除了這些列出之半導體材料類型之外，本發明亦考慮半導體基板為一層狀半導體(layered semiconductor)之例子，譬如像是矽(Si)/矽鍺(SiGe)、Si(矽)/SiC(碳化矽)、絕緣體上矽(SOIs,silicon-on-insulators)或是絕緣體上矽鍺(SGOIs,silicon germanium-on-insulators)。
當基板係為一絕緣材料時，此絕緣材料可以是一有機絕緣體(organic insulator)、一無機絕緣體(inorganic insulator)或是其多層(multilayers)之組合。當基板係為一導電材料時，舉例來說，該基板可能包含多晶矽(polySi)、一元素金屬(elemental metal)、元素金屬之合金、一金屬矽化物(metal silicide)、一金屬氮化物(metal nitride)或是其多層之組合。當基板包括一半導體材料時，可於其上製造一個或多個例如互補式金屬氧化物半導體(CMOS,complementary metal oxide)元件的半導體元件。當基板包括一絕緣材料與一導體材料之組合時，基板可代表一多層內連接結構之一第一內連接層級。
該較低內連接層級52之第一介電質材料54包含任何包含無機介電質或有機介電質之層級間(interlevel)或層級內(intralevel)介電質。該第一介電質材料54可為多孔(porous)或非多孔的(non-porous)。可以用來當作第一介電質材料54之合適介電質之某些例子包含但不僅限於二氧化矽(SiO2)、倍半矽氧烷(silsesquioxane)、包含矽(Si)、碳(C)、氧(O)與氫(H)之碳摻雜氧化物(C-doped oxides)(譬如有機矽酸鹽(organosilicates))、熱固性聚亞芳香醚(thermosetting polyarylene ethers)或是其之多層。名詞”聚亞芳香(polyarylene)”係在此應用中用來表示芳香族羥基基團(aryl moieties)或是鈍性取代之芳香族羥基基團，其係由鍵(bonds)、熔接環(fused rings)或是鈍性連接基(inert linking groups)所連接，該族組係為氧(oxygen)、硫(sulfur)、碸(sulfone)、亞碸(sulfoxide)、羰基(carbonyl)以及相似之物。
第一介電質材料54一般而言具有一約4.0或更低之介電常數(dielectric constant)，具有一約2.8或更低之介電常數係甚至更加典型。所有在此提及之介電常數係相對於一真空，除非另外說明。這些介電質比起具有一高於4.0之介電常數之介電質材料而言，通常具有一較低之寄生串擾(parasitic cross talk)。該第一介電質材料54之厚度係隨著所使用之介電質材料以及在該第一介電質材料54裡面之介電質層之精確數目而變化。一般而言，且針對正常之內連接結構而言，該第一介電質材料54具有一介於約50至約1000nm間之厚度。
該第一介電質材料54係在基板(圖未顯示)之表面上沉積，其利用任何傳統之沉積製程，包含但不僅限於化學氣相沉積(CVD,chemical vapor deposition)、電漿輔助化學氣相沉積(PECVD,plasma enhanced chemical vapor deposition)、旋轉塗佈(spin-on coating)、蒸鍍(evaporation)以及化學溶液沉積(chemical solution deposition)。
在形成該第一介電質材料54之後，複數個開口(其將接續地容納位於較低內連接層級52內之導電特徵)係使用微影(lithography)與蝕刻(etching)而於介電質材料54裡形成。此微影製程包含了在該第一介電質材料54上形成一光阻(photoresist)(圖未顯示)、使光阻曝光而形成一所需圖樣並且使用一傳統光阻顯影劑(resist developer)將該曝光之光阻顯影。該蝕刻製程包含一乾式蝕刻程序(dry etching process)(例如反應離子蝕刻(reactive ion etching)、離子束蝕刻(ion beam etching)、電漿蝕刻(plasma etching)或雷射消融(laser ablation))及/或一濕式化學蝕刻製程(wet chemical etching process)。一般來說，反應離子蝕刻係被用於提供該開口給該第一介電質材料54。
於該第一介電質材料54內形成之每個開口之深度(從介電質材料之上方表面量測至開口之底部牆壁(bottom wall))可變化，且其並非本發明之關鍵。在某些實施例中，每一個開口可能會完全地延伸通過該第一介電質材料54。在另一個實施例中，每一個開口會在該第一介電質材料54其本身內停止。在更進一步之實施例中，不同深度開口可以被形成。
其次，一擴散阻障層56，其代表一發明結構之第一擴散阻障層，係在所有結構之暴露表面上形成，包含在該第一介電質材料54之頂部以及在每一個開口裡面(譬如，在每一個開口之側壁(sidewalls)與底部牆壁)。擴散阻障層56包括鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、氮化釕(RuN)、釕鉭(RuTa)、氮化釕鉭(RuTaN)、鎢(W)、氮化鎢(WN)或是任何其它可以當作一阻障層以便防止一導電材料從那裡擴散經過之材料。該擴散阻障層56之厚度可隨著沉積製程以及使用之材料而變化。一般而言，該擴散阻障層56具有一介於約2至約50nm間之厚度，具有一介於約5至約20nm間之厚度係更加典型。
擴散阻障層56係藉由一沉積製程而形成，包含譬如化學氣相沉積(CVD,chemical vapor deposition)、電漿輔助化學氣相沉積(PECVD,plasma enhanced chemical vapor deposition)、原子層沉積(ALD,atom layer deposition)、物理氣相沉積(PVD,physical vapor deposition)、濺鍍(sputtering)、化學溶液沉積(chemical solution deposition)以及電鍍(plating)。
接著，至少一個導電特徵58係在每個現在至少襯以該擴散阻障層56之開口裡面形成，其中每個導電特徵58皆包含一導電材料。每個導電特徵58之導電材料可能包括多晶矽(polySi)、矽鍺(SiGe)、一導電金屬、一包括至少一個導電金屬之合金、一導電金屬矽化物或其組合。較佳地，每個導電特徵58之導電材料係為一導電金屬，譬如像是銅(Cu)、鎢(W)或鋁(Al)，而具有銅或一銅合金(像是鋁銅(AlCu))者在本發明中更佳。要注意的是每個導電特徵58共同地代表一發明結構之第一導電特徵。
可使用任何一個能從底部往上填滿開口之傳統沉積製程，以提供每個初始結構50之導電特徵58，其中，上述傳統沉積製程包含化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、濺鍍、化學溶液沉積或電鍍。較佳地，係使用一由下往上之電鍍製程(bottom-up plating)。
接著，執行一包含像是化學機械研磨(chemical mechanical polishing)及/或磨碎(grinding)之平坦化製程(planarization process)，以便完成該較低內連接層級52之製造。一般而言，其係使用化學機械研磨。
接著，代表本發明結構之第一介電質帽蓋層的介電質帽蓋層60係於較低內連接層級52之上形成。該介電質帽蓋層60包括任何適合之介電質覆蓋材料，像是譬如碳化矽(SiC)、氮氫化矽(Si4NH3)、二氧化矽(SiO2)、一碳摻雜氧化物(carbon doped oxide)、一氮與氫摻雜碳化矽SiC(N,H)或其多層。可使用譬如化學氣相沉積、電漿輔助化學氣相沉積、化學溶液沉積、蒸鍍以及原子層沉積等任何傳統沉積製程而形成該介電質帽蓋層60。該介電質帽蓋層60之厚度可隨著所使用之技術及其材料而變化。一般來說，該介電質帽蓋層60具有一介於約15至約100nm之厚度，尤其是具有一介於約25至約45nm之厚度。
接著，該上方內連接層級62係藉由將該第二介電質材料64塗佈至該介電質帽蓋層60之上方暴露表面而形成。該第二介電質材料64可能包括與較低內連接層級52之第一介電質材料54相同或不同(最好是相同)之內連接介電質材料。第一介電質材料54之處理技術與厚度範圍亦在此可應用在第二介電質材料64上。第二介電質材料64亦可包括兩種不同材料，譬如，先是一個介電質材料之沉積，緊接著一不同介電質材料之沉積。在本發明之一個實施例中，該第二介電質材料64包括兩種不同之低介電常數(low k)介電質材料，因此該上方內連接層級62具有一混合結構(hybrid structure)，其中此混合結構具有嵌入一多孔介電質材料之後續填充的導電填充線路、以及嵌入一密集(dense)(譬如非多孔性的)介電質材料內之後續填充之介層。在這樣一實施例中，該多孔低介電常數(low k)介電質具有一約2.8或更低之介電常數，並且該密集多孔低介電常數介電質具有一約4.0或更低之介電常數。
一硬罩膜材料之毯狀層(blanket layer)係接著在第二介電質材料64之上方表面上形成。該硬罩膜材料之毯狀層包含一氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)或任何其多層之組合。一般而言，該硬罩膜材料係為例如二氧化矽(SiO2)的氧化物或是例如氮化矽(Si3N4)的氮化物。該硬罩膜材料之毯狀層係藉由一傳統沉積製程而形成，譬如CVD、PECVD、化學溶液沉積或蒸鍍。該硬罩膜材料之初沉積層(as-deposited layer)厚度可隨著所形成之硬罩膜材料類型、構成硬罩膜材料之層數目以及所使用之沉積技術而變化。一般而言，此硬罩膜材料之初沉積層具有一介於約10至約80nm間之厚度，尤其是具有一介於約20至約60nm間之厚度。
在形成硬罩膜材料之毯狀層之後，使用一傳統沉積製程而於該硬罩膜材料上形成一光阻(未顯示於此)，其中此傳統沉積製程譬如是CVD、PECVD、旋轉塗佈、化學溶液沉積或蒸鍍。該光阻可為一正調材料(positive-tone material)、負調材料(negative-tone material)或一混合材料(hybrid material)，其每一個都為熟習此技藝之人士所熟知。接著此光阻接受一微影製程，其包含使光阻在一圖樣之照射下曝光並且利用一傳統光阻顯影劑而將該暴露之光阻顯影。此微影步驟在硬罩膜材料之毯狀層之上提供一圖案化光阻(patterned photoresist)。
在提供該圖案化光阻之後，接著執行一單一鑲嵌、雙重鑲嵌或單一與雙重鑲嵌之組合。單一與雙重鑲嵌製程係為熟習此技藝之人士所熟知，因此在此省略其相關細節。一般而言，在一單一或雙重鑲嵌製程裡，在圖案化光阻裡面之圖樣係先被傳遞至該硬罩膜材料，形成了圖案化硬罩膜68，接著經由一個或多個蝕刻製程而傳遞至該第二介電質材料64上。在該圖樣被傳遞至硬罩膜以形成圖案化硬罩膜68之後，此圖案化光阻可以藉由一傳統剝除製程(conventional stripping process)而立即地剝除。在其它實施例中，在圖樣被傳遞至該第二介電質材料64之後，可剝除該圖案化光阻。可用於傳遞該圖樣之蝕刻可能包括一乾式蝕刻製程、一濕式化學蝕刻製程或一其之組合。名詞”乾式蝕刻”係在此使用來表示一蝕刻技術，像是反應離子蝕刻、離子束蝕刻、電漿蝕刻或雷射消融。一雙重鑲嵌製程包含另一個圖案化與蝕刻之重複。
在圖中再一次注意到的是，指定為66A之開口代表由雙重鑲嵌製程所形成之線路與介層開口之組合，而指定為66B之開口代表由單一鑲嵌製程所形成之線路開口。雖然圖式顯示了此兩種開口類型之存在，亦即該線路與介層開口66A之組合以及線路開口66B，但是本發明亦考慮僅有使用其中一種前述開口類型之結構。
可觀察到的是，在第二介電質材料64內之開口形成的過程中，其中一個蝕刻步驟亦移除位於嵌入該第一介電質材料54內之導電特徵58上之一部份介電質帽蓋層60。
接著，如圖3A-3B所示，一擴散阻障層70以及一導電材料(其於平坦化後，緊接著在上方內連接層級內形成一導電特徵72)係在位於內連接區域與熔絲區域裡面之開口中形成，而且之後，此結構接受一傳統平坦化製程，譬如化學機械研磨及/或磨碎。另外，可觀察到的是，在平坦化製程的過程中，該圖案化硬罩膜68通常從結構裡移除，而提供了一結構；在此結構中，位於上方內連接層級內之擴散阻障層70與導電特徵72的上方表面係與該第二介電質材料64之上方表面共平面。
代表本發明中所用之第二擴散阻障層的擴散阻障層70係在形成於圖2A-2B所示之結構的所有暴露表面(水平與垂直)上。依據本發明，擴散阻障層70包括鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、氮化釕(RuN)、釕鉭(RuTa)、氮化釕鉭(RuTaN)、鎢(W)、氮化鎢(WN)或是任何其它可以當作一阻障層以防止一導電材料從那裡擴散經過之材料。這些材料之組合亦被考慮來形成一多層堆疊擴散阻障層(multilayered stacked diffusion barrier)。擴散阻障層70係利用一沉積製程而形成，譬如原子層沉積(ALD)、化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、物理氣相沉積(PVD)、濺鍍、化學溶液沉積或電鍍。
擴散阻障層70之厚度可隨著阻障層內之材料層數、所使用之技術以及阻障層本身之材料而變化。一般來說，擴散阻障層70具有一介於約4至約40nm之厚度，尤其是具有一介於7至約20nm之厚度。
在某些實施例中，一黏著/電鍍晶種層(adhesion/plating seed layer)(圖未特別顯示)亦於擴散阻障層70上形成；在使用黏著/電鍍晶種層之實施例中，參考數字70代表一同時包含擴散阻障層及可選擇之黏著/電鍍晶種層的材料堆疊(material stack)。當使用時，該可選擇之黏著/電鍍晶種層係由一來自元素週期表(Periodic Table of Elements)之VIIIA族內之金屬或金屬合金所構成。用於黏著/電鍍晶種層之適合VIIIA族元素之例子包含但不僅限於釕(Ru)、鉭釕(TaRu)、銥(Ir)、銠(Rh)、鉑(Pt)、鈀(Pd)以及其之合金。在某些實施例中，其傾向使用釕(Ru)、銥(Ir)或銠(Rh)來當作該可選擇之黏著/電鍍晶種層。該可選擇之黏著/電鍍晶種層係由一傳統沉積製程所形成，譬如化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、原子層沉積(ALD)、電鍍、濺鍍以及物理氣相沉積(PVD)。可選擇之黏著/電鍍晶種層之厚度可隨著許多因素而變化，譬如黏著/電鍍晶種層之組成材料以及所使用之技術。一般而言，該選擇之黏著/電鍍晶種層具有一介於約0.5至約10nm之厚度，尤其是具有一低於6nm之厚度。
代表本發明結構內之第二導電特徵的導電特徵72可包括與第一介電質材料54內之導電特徵58相同或不同之導電材料，而以相同(但書是導電材料並非多晶矽)者較佳。較佳地，係使用銅(Cu)、鋁(Al)、鎢(W)或其合金，而以銅(Cu)或鋁銅(AlCu)更佳。此導電材料係使用與上述用於在該第一介電質材料54內形成導電特徵58相同之沉積製程而形成。要注意的是，在內連接區域之導電特徵72係在申請專利範圍裡被稱為至少一個導電特徵，而在熔絲區域之導電特徵72係在申請專利範圍裡被稱為至少一個其它導電特徵。
在此發明製程之一實施例中，一第二介電質帽蓋層74係在圖3A-3B所示之上方內連接層級62之暴露表面上形成，提供了圖4A-4B所示之結構；要注意的是，該第二介電質帽蓋層74係同時存在於本發明結構之內連接區域與熔絲區域裡面。該第二介電質帽蓋層74可能包括與第一介電質帽蓋層60相同或不同之材料。再者，該第二介電質帽蓋層74可藉由其中一種用來形成該第一介電質帽蓋層60之沉積製程而形成，且該第二介電質帽蓋層74之厚度通常亦落在上述第一介電質帽蓋層60之厚度範圍內。
圖5A-5B顯示了一結構，其中此結構係在選擇性圖案化熔絲區域內之第二介電質帽蓋層74以在熔絲區域形成一圖案化介電質帽蓋層74’之步驟後形成。該選擇性圖案化步驟包含了在內連接區域與熔絲區域兩者內之第二介電質帽蓋層74上都提供一光阻(圖未顯示)、藉由傳統微影與蝕刻(包含乾式蝕刻或化學濕式蝕刻之其中一種)來圖案化該光阻。在蝕刻步驟提供了圖5A-5B所示之結構之後，該圖案化光阻係從結構中移除。要注意的是，在圖5B中，每個在熔絲區域中之導電特徵72之上方表面皆被暴露。
圖6A-6B顯示了在位於熔絲區域內之每個導電特徵72之暴露表面上形成一表面氧化物層76之後而形成之結構。該表面氧化物層76可使用任何氧化製程而形成，譬如化學氧化、物理氧化、熱氧化或其組合。
當使用化學氧化時，可以使用任何化學氧化試劑(chemical oxidizing agent)，包含像是O2、CO2與CO。化學氧化可以在正常室溫下執行，亦即一介於約20℃至約40℃間之溫度，或是在一高於正常室溫之溫度下執行(一般而言係在一介於約100℃至約500℃之範圍內，尤其是在約150℃至約450℃間)。化學氧化之持續期間可變化，且只要能夠形成表面氧化物層76即可，其對於本發明而言並不是很關鍵。一般來說，化學氧化之持續期間係介於約1至約20分鐘，尤其是介於約2至約5分鐘。
當使用一物理氧化時，其係提供包含一氧化物種(oxidizing species)之電漿，並對該導電特徵72之暴露表面進行電漿氧化(plasma oxidation)。氧化物種之展示例子包含O2。電漿氧化可以在室溫下執行，亦即一介於約20℃至約40℃間之溫度，或是在一高於正常室溫之溫度下執行(一般而言係在一介於約100℃至約500℃之範圍內，而在約150℃至約450℃間係甚至更加典型)。電漿氧化之持續期間可變化，且只要其能夠形成表面氧化物層76即可，其對於本發明而言並不是很關鍵。一般來說，電漿氧化之持續期間係介於約1至約20分鐘，而在一介於約2至約5分鐘之持續期間係甚至更為典型。
當使用熱氧化時，其係提供包含一含氧環境之氣體(gas)或蒸汽(vapor)，且對該導電特徵72之暴露表面進行熱氧化。含氧環境之展示例子包含O2、CO2與CO。熱氧化可以在一介於約100℃至約500℃之溫度下執行，而在約150℃至約450℃間係甚至更加典型。熱氧化之持續期間可變化，且只要其能夠形成表面氧化物層76即可，其對於本發明而言並不是很關鍵。一般來說，熱氧化之持續期間係介於約1至約20分鐘，而在一介於約2至約5分鐘之持續期間係甚至更為典型。
不論使用之氧化製程類型，該表面氧化物層76具有較下方導電特徵72高之氧含量。表面氧化物層之氧含量係通常介於約2至80原子百分比(atomic percent)，具有一介於約10至約50原子百分比之氧含量係甚至更加典型。此外，表面氧化物層76之厚度可隨著所使用之氧化製程之精確條件而變化。一般而言，於發明結構之熔絲區域內之導電特徵72上形成之表面氧化物層76具有一介於約2至約30間之厚度，而具有一介於約5至約10之厚度則更為典型。
在上面提及之許多氧化中，最好是使用一熱氧化製程，其中空氣係用來氧化熔絲區域內之導電特徵72之暴露表面。當使用一熱氧化時，該表面氧化物層可被稱做一熱氧化物。
圖7A-7B顯示了在內連接區域內之第二介電質帽蓋層74上以及在熔絲區域內之其餘第二介電質帽蓋層74與表面氧化物層76上形成一第三介電質帽蓋層之後之結構。該第三介電質帽蓋層78可由與第二介電質帽蓋層74相同或不同之介電質覆蓋材料所構成。一般而言，該第二與第三介電質帽蓋層係由相同之介電質覆蓋材料所構成。可觀察到，該第三介電質帽蓋層78可使用同於上述用於形成第一介電質帽蓋層60之製程而形成。該第三介電質帽蓋層78之厚度可變化，且其通常落在上述第一介電質帽蓋層60之範圍內。
圖8A-8B代表另一個本發明之實施例，其中該結構包含一開放介層底部(open via bottom)；上面描述之圖2A-7B代表一實施例，其中該結構具有封閉介層底部(closed via bottom)。在開放介層底部結構中，該第一介電質材料54內之導電特徵58係直接與第二介電質材料64內之導電特徵72直接實體接觸。該開放介層結構之形成係藉由將該第二擴散阻障層70與可選擇之電鍍晶種層自介層開口之底部移除，其使用離子轟炸(ion bombardment)或另一個相似之方向蝕刻製程(directional etching process)。此開放介層底部之形成會出現在形成該第二擴散阻障層70(以及可選擇之電鍍晶種層)之步驟以及以形成該第二導電特徵72之導電材料填充第二介電質材料64內之開口之步驟之間。在圖8A-8B中，參考數字90代表一第二與第三擴散阻障層之組合。
圖9A-9B代表本發明另一實施例，其中係形成一介層凹穴特徵(via gouging feature)80。在此實施例中，氬濺鍍(argon sputtering)係在開口內之第二擴散阻障層70之沉積前使用，其係於第二介電質材料64內提供以便清理介層開口內之底部水平表面並且於較低內連接層級52之第一導電特徵58內形成一凹穴特徵80，即錨狀區域(anchoring area)。此凹穴特徵80係被用來改善所顯示之不同內連接層級間之內連接強度(interconnect strength)。在形成凹穴特徵之後，接著形成該第二擴散阻障層70與該第二導電特徵72。之後，執行上面所提及之其餘處理步驟以提供圖9A-9B所示之結構。在圖9A-9B中，參考數字90代表一第二與第三擴散阻障層之組合。
可觀察到的是，雖然圖式描繪了具有相同類型之介層結構(即封閉介層底部、開放介層底部或介層凹穴特徵)之內連接區域與熔絲區域，但是本發明亦考慮內連接區域與熔絲區域具有不同介層結構(即一個係為一封閉介層底部並且另一個係為一開放介層底部等等)之實施例。形成這樣之結構係藉由在介層結構之形成過程中於其中一個區域上方形成一阻擋罩膜(block mask)。
可進一步觀察到，在每一個上面提及之不同實施例中，係提供一半導體結構(舉例來說，見圖7A-7B、8A-8B及9A-9B)，其包含一位於內連接區域之內連接結構以及一位於熔絲區域之熔絲結構。該內連接結構與熔絲結構係位於相同之內連接層級裡面，即上方內連接層級62。在內連接區域內之內連接結構具有高電遷移阻抗，而在熔絲區域內之熔絲結構則具有一相較於內連接結構而言較低之電遷移阻抗。本發明之熔絲結構包含嵌入一內連接介電質(即第二介電質材料64)內之導電材料(即第二導電特徵72)，其中該導電材料(及第二導電特徵72)之上方表面具有一存在於其上之表面氧化物層76。一介電質帽蓋層(即第三介電質帽蓋層78)係位於該第二介電質材料64與該第二導電特徵72之上。存在於第二導電特徵72與第三介電質帽蓋層78間之介面處的表面氧化物層76會降低導電特徵與介電質帽蓋層間之黏著性。因此，當電流係被供應至該熔絲結構時，第二導電特徵內之導電材料便會發生電遷移，且超過時間時，便會在第二導電材料裡形成一開口，而燒斷該熔絲元件。
在此亦觀察到圖7B、8B與9B顯示了本發明之可程式化熔絲結構。尤其是，此發明之可程式化熔絲結構包含鑲嵌在一內連接介電質材料(由第二介電質材料64表示)內之導電特徵(由參考數字72表示)。該導電特徵具有置放於其上之一表面氧化物層(由參考數字76表示)。本發明之可程式化熔絲結構亦包含位於表面氧化物層76上且在內連接介電質材料(即第二介電質層64)上延伸之一介電質帽蓋層(由第三介電質帽蓋層78表示)。該介電質帽蓋層(即第三介電質帽蓋層78)亦與表面氧化物層76形成一介面。用於使電流通過該導電特徵以便在一時間週期下導致在該導電特徵內之一導電材料產生電遷移故障以便在該導電特徵內引起一開口之方法係並未特定說明，且其描述對於瞭解本發明之範疇而言並非關鍵。用於使電流流動之方法包含了在一導電內連接結構內之一導電電子流。
雖然本發明已經在參照其之較佳實施例而被特定地顯示與描述，那些熟知技藝之人將會瞭解的是形式與細節內之前述及其它改變可以在不違背本發明之精神與範疇下被實行。其因此試圖說明本發明並未侷限於所描述及顯示之精確形式與細節，而是落於附加之申請專利範圍之範疇之內。
10．．．導電特徵
12．．．介電質覆蓋
14．．．空隙
50．．．初始結構
52．．．較低內連接層級
54．．．第一介電質材料
56．．．U形擴散阻障層
58．．．導電特徵
60．．．介電質帽蓋層
62．．．上方內連接層級
64．．．第二介電質材料
66A．．．介層開口
66B．．．線路開口
68．．．圖案化硬罩膜
70．．．擴散阻障層
72．．．導電特徵
74．．．第二介電質帽蓋層
74’．．．圖案化介電質帽蓋層
76．．．表面氧化物層
78．．．第三介電質帽蓋層
80．．．凹穴特徵
90．．．第二與第三擴散阻障層之組合
圖1A-1D係為一剖面圖，說明EM故障導致一習知內連接結構裡由形成一電路完全斷開。
圖2A-7A係為一剖面圖，說明本發明結構之一區域中的發明基礎處理步驟，其中本發明結構具有一內連線結構。
圖2B-7B係為一剖面圖，說明本發明結構之一區域中的發明基礎處理步驟，其中本發明結構具有一熔絲結構。
圖8A-8B係為一剖面圖，說明分別位在內連接區域與熔絲區域內之結構，其中此結構具有一開口介層底部(open via bottom)。
圖9A-9B係為一剖面圖，說明分別位在內連接區域與熔絲區域內之結構，其中此結構具有一介層凹穴特徵(via gouging feature)。
52．．．較低內連接層級
54．．．第一介電質材料
56．．．U形擴散阻障層
58．．．導電特徵
60．．．介電質帽蓋層
62．．．上方內連接層級
64．．．第二介電質材料
70．．．擴散阻障層
72．．．導電特徵
76．．．表面氧化物層
80．．．凹穴特徵
90．．．第二與第三擴散阻障層之組合

Claims (25)

  1. 一可程式化熔絲結構，包括：一導電特徵，嵌入一內連接介電質材料內，該導電特徵上置有一表面氧化物層；一介電質帽蓋層，位於該表面氧化物層上，且在該內連接介電質材料上延伸，該介電質帽蓋層與該表面氧化物層形成一介面；以及一用於使電流通過該導電特徵之裝置，以導致該導電特徵內之一導電材料發生電遷移故障一段時間，而在該導電特徵內造成一開口。
  2. 申請專利範圍第1項所述之該可程式化熔絲結構，其中該用於使電流通過該導電特徵之裝置包含該導電特徵內之一電子流。
  3. 申請專利範圍第1項所述之該可程式化熔絲結構，其中該導電特徵係包含一導電材料，選自由一導電金屬、一包括至少一個導電金屬之合金、一導電金屬矽化物及其組合所組成之群組。
  4. 申請專利範圍第3項所述之該可程式化熔絲結構，其中該導電材料係為一導電金屬，選自由銅(Cu)、鎢(W)、鋁(Al)及其合金所組成之群組。
  5. 申請專利範圍第1項所述之該可程式化熔絲結構，其中該內連接介電質材料之介電常數約4.0或更低，且其係選自由二氧化矽(SiO2)、倍半矽氧烷(silsesquioxane)、包含矽(Si)、碳(C)、氧(O)與氫(H)原子之碳摻雜氧化物(C-doped oxides)、熱固性聚亞芳香醚(thermosetting polyarylene ethers)及其多層所組成之群組。
  6. 申請專利範圍第1項所述之該可程式化熔絲結構，其中該表面氧化物層具有一比該導電特徵高之氧含量，並且該較高氧含量係介於約10至約50原子百分比之氧。
  7. 申請專利範圍第1項所述之該可程式化熔絲結構，其中該介電質帽蓋層係選自由碳化矽(SiC)、氮氫化矽(Si4NH3)、二氧化矽(SiO2)、碳摻雜氧化物(carbon doped oxide)、氮與氫摻雜之碳化矽SiC(N,H)及其多層所組成之群組。
  8. 一半導體結構，包括：一內連接層級，包含一介電質材料，該介電質材料具有一內連接區域與一熔絲區域；至少一個導電特徵以及至少一個其它導電特徵，其中該至少一個導電特徵嵌入該內連接區域之該介電質材料內，而該至少一個其它導電特徵嵌入該熔絲區域之該介電質材料內；一表面氧化物層，置於每一該至少一個其它導電特徵之上方外露表面上，其中該至少一個其它導電特徵嵌入該熔絲區域之該介電質材料內；一介電質帽蓋層，位於該表面氧化物層上，且在該熔絲區域內之該介電質材料上延伸，該介電質帽蓋層亦位於該內連接區域之該介電質材料及該至少一個導電特徵上。
  9. 申請專利範圍第8項所述之該半導體結構，其中該介電質材料之介電常數約4.0或更低，且係選自由二氧化矽(SiO2)、倍半矽氧烷(silsesquioxane)、包含矽(Si)、碳(C)、氧(O)與氫(H)之碳摻雜氧化物(C-doped oxides)、熱固性聚亞芳香醚(thermosetting polyarylene ethers)及其多層所組成之群組。
  10. 申請專利範圍第8項所述之該半導體結構，其中該至少一個導電特徵與該至少一個其它導電特徵係每一個皆包含一導電材料，其中該導電材料係選自由一導電金屬、一包括至少一個導電金屬之合金、一導電金屬矽化物及其組合所組成之群組。
  11. 申請專利範圍第10項所述之該半導體結構，其中該導電材料係為一導電金屬，選自由銅(Cu)、鎢(W)、鋁(Al)及其合金所組成之群組。
  12. 申請專利範圍第8項所述之該半導體結構，其中該表面氧化物層具有一比該至少一個其它導電特徵高之氧含量，且該較高氧含量係介於約10至約50原子百分比之氧。
  13. 申請專利範圍第8項所述之該半導體結構，其中該介電質帽蓋層係選自由碳化矽(SiC)、氮氫化矽(Si4NH3)、二氧化矽(SiO2)、碳摻雜氧化物(carbon doped oxide)、氮與氫摻雜之碳化矽SiC(N,H)及其多層所組成之群組。
  14. 申請專利範圍第8項所述之該半導體結構，其中該至少一個導電特徵與該至少一個其它導電特徵係嵌入該介電質材料內所形成之一開口裡面，而該開口係選自一線路開口、一介層開口或介層與線路開口之組合。
  15. 申請專利範圍第14項所述之該半導體結構，其中該開口延伸至位於一較低內連接層級中之另一個導電特徵。
  16. 申請專利範圍第15項所述之該半導體結構，其中該開口包含一封閉介層底部結構、一開放介層底部結構以及一介層凹穴特徵中至少一個。
  17. 申請專利範圍第8項所述之該半導體結構，其中該至少一個導電特徵與該至少一個其它導電特徵都藉由一擴散阻障層而與該介電質材料隔開，該擴散阻障層係選自由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、氮化釕(RuN)、釕鉭(RuTa)、氮化釕鉭(RuTaN)、鎢(W)及氮化鎢(WN)所組成之群組。
  18. 一種形成一半導體結構之方法，包含位於同一內連接層級內之一高電遷移阻抗內連接結構以及一較低電遷移阻抗熔絲結構，該方法包括：在一較低內連接層級上提供一上方內連接層級，該上方內連接層級包含一介電質材料，而該介電質材料具有一內連接區域及一熔絲區域；形成至少一個導電特徵以及至少一個其它導電特徵，其中至少一個導電特徵位在該內連接區域之該介電質材料裡面而該至少一個其它導電特徵位在該熔絲區域之該介電質材料裡面；選擇性地在嵌入該熔絲區域之該介電質材料裡面之每一個該至少一個其它導電特徵之一上方暴露表面上形成一表面氧化物層；以及在該表面氧化物層上形成一介電質帽蓋層並且在該熔絲區域之該介電質材料上延伸，該介電質帽蓋層亦位於該內連接區域之該介電質材料與該至少一個導電特徵上。
  19. 申請專利範圍第18項所述之該方法，其中該形成該至少一個導電特徵及該至少一個其它導電特徵包含一單一鑲嵌製程或一雙重鑲嵌製程。
  20. 申請專利範圍第18項所述之該方法，其中該選擇性地形成該表面氧化物層包含：塗布一圖案化光阻於該內連接區域，以便保護在該內連接區域之該介電質材料以及該至少一個導電特徵，並暴露每個該至少一個其它導電特徵之該上方表面，之後執行一化學氧化、一物理氧化與一熱氧化之其中一個步驟。
  21. 申請專利範圍第20項所述之該方法，其中執行一熱氧化步驟，且該熱氧化步驟係在溫度介於約100℃至約500℃之含氧環境下執行。
  22. 申請專利範圍第21項所述之該方法，其中該含氧環境係為空氣。
  23. 申請專利範圍第20項所述之該方法，其中執行一化學氧化步驟，且該化學氧化步驟係在一介於約室溫至約500℃之溫度下使用氧化物種而執行。
  24. 申請專利範圍第20項所述之該方法，其中執行一物理氧化步驟，且該物理氧化步驟係在一介於約100℃至約500℃之溫度下使用一包含氧化物種之電漿而執行。
  25. 申請專利範圍第20項所述之該方法，其中該表面氧化物層具有一比該至少一個其它導電特徵高之氧含量，且該較高氧含量係介於約10至約50原子百分比之氧。
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