TWI512823B - 金屬內連線之絕緣堆疊的選擇性蝕刻方法 - Google Patents

金屬內連線之絕緣堆疊的選擇性蝕刻方法 Download PDF

Info

Publication number
TWI512823B
TWI512823B TW100119599A TW100119599A TWI512823B TW I512823 B TWI512823 B TW I512823B TW 100119599 A TW100119599 A TW 100119599A TW 100119599 A TW100119599 A TW 100119599A TW I512823 B TWI512823 B TW I512823B
Authority
TW
Taiwan
Prior art keywords
substrate
temperature
layer
etching process
pattern
Prior art date
Application number
TW100119599A
Other languages
English (en)
Other versions
TW201218274A (en
Inventor
Kelvin Zin
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201218274A publication Critical patent/TW201218274A/zh
Application granted granted Critical
Publication of TWI512823B publication Critical patent/TWI512823B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67248—Temperature monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

金屬內連線之絕緣堆疊的選擇性蝕刻方法
本發明係關於一種在絕緣堆疊中選擇性蝕刻圖案的方法，尤其係關於一種在用於後續金屬化之低介電常數(low-k)絕緣堆疊中選擇性蝕刻溝渠-穿孔結構的方法。
吾人可瞭解在半導體裝置製造中，內連線延遲係改善積體電路(IC)之速度與性能之驅策力上的一個主要限制因素。一種將內連線延遲降至最小的方法係藉由在IC製造的後段製程(BEOL，back-end-of-line)操作期間，於金屬內連線中使用低介電常數(low-k)材料以及超low-k介電材料，以降低內連線電容。目前此種low-k材料係包含有機矽玻璃或含SiCOH材料。
因此，近年來，已發展出low-k材料來替代例如二氧化矽的相對高介電常數絕緣材料。尤其，low-k材料正被使用作為位於半導體裝置之金屬層之間的層間(inter-level)與層內(intra-level)介電層。此外，為了進一步降低絕緣材料的介電常數，將材料膜形成具有孔隙，即多孔low-k介電材料。此種low-k材料可藉由類似於光阻施加的旋塗介電質(SOD，spin-on dielectric)法、或者藉由化學氣相沉積(CVD，chemical vapor deposition)加以沉積。因此，low-k材料的使用可輕易適應既有的半導體製造程序。
當在半導體基板上製備新的內連線層時，一般係將覆蓋層形成上覆於在先的內連線層，接著形成low-k絕緣層以及例如硬遮罩之上覆於此low-k絕緣層的一或多個層。在形成絕緣堆疊時，利用微影與蝕刻處理來圖案化絕緣層以進行後續金屬化製程的準備。例如，當製備金屬線以及接觸栓以在一內連線層與一鄰接內連線層之間提供電氣導通(electrical continuity)時，可依照包含雙金屬鑲嵌整合的各種整合法，將絕緣層堆疊加以圖案化而具有溝渠-穿孔結構。
然而，將low-k材料實際實施在金屬內連線的絕緣層堆疊中會造成許多挑戰。一種挑戰包含在不損壞下伏內連線層的情況下，對絕緣層堆疊進行選擇性圖案化並且同時達到溝渠與穿孔結構的特定臨界尺寸(CDs，critical demensions)。在low-k絕緣層的圖案化期間，必須使蝕刻製程不過早穿透下伏覆蓋層。
本發明係關於一種在絕緣堆疊中選擇性蝕刻圖案的方法，尤其係關於一種在用於後續金屬化之低介電常數(low-k)絕緣堆疊中選擇性蝕刻溝渠-穿孔結構的方法。
依照一實施例，說明一種絕緣層的圖案化方法。該方法包含在一基板上製備一膜堆疊，其中該膜堆疊包含一覆蓋層、上覆於該覆蓋層的一含SiCOH層、以及上覆於該含SiCOH層的一硬遮罩。該方法更包含藉由在一電漿蝕刻系統中執行一系列蝕刻製程，而將一圖案轉印穿過該膜堆疊，其中該系列蝕刻製程係依照用以實現該含SiCOH層與該下伏覆蓋層間之蝕刻選擇性的基板溫度控制法，在該電漿蝕刻系統中利用一溫度控制基板夾具。該基板溫度控制法包含：在用以將該圖案轉印穿過該硬遮罩並且非必要地將該圖案部分地轉印到該含SiCOH層的第一蝕刻製程中，控制第一基板溫度；在用以將該圖案轉印穿過該含SiCOH層的第二蝕刻製程中，將第二基板溫度控制在大於該第一基板溫度的溫度；以及在用以將該圖案轉印穿過該覆蓋層的第三蝕刻製程中，將第三基板溫度控制在小於該第二基板溫度的溫度。
依照另一實施例，說明一種在基板上製備溝渠-穿孔結構的方法。該方法包含下列步驟：在一基板上製備一膜堆疊，該膜堆疊包含一覆蓋層、上覆於該覆蓋層的一含SiCOH層、以及上覆於該含SiCOH層的一硬遮罩；將一溝渠圖案形成在該硬遮罩中；製備上覆於該硬遮罩並具有一穿孔圖案的一穿孔圖案化層，該穿孔圖案係與該溝渠圖案對正；在該電漿蝕刻系統中，使用第一蝕刻製程將該穿孔圖案化層中的該穿孔圖案至少部分地轉印到該含SiCOH層；去除該穿孔圖案化層；在該電漿蝕刻系統中，使用第二蝕刻製程將該硬遮罩中的該溝渠圖案轉印到該含SiCOH層而不穿透該覆蓋層；在該電漿蝕刻系統中，使用第三蝕刻製程將該含SiCOH層中的該穿孔圖案轉印到該覆蓋層；以及在轉印該溝渠圖案時，依照用以實現該含SiCOH層與該覆蓋層間之蝕刻選擇性的基板溫度控制法，在該電漿蝕刻系統中利用一溫度控制基板夾具。該基板溫度控制法包含：在用以將該穿孔圖案轉印到該含SiCOH層的該第一蝕刻製程中，控制第一基板溫度；在用以將該溝渠圖案轉印到該含SiCOH層的該第二蝕刻製程中，將第二基板溫度控制在大於該第一基板溫度的溫度；以及在用以將該穿孔圖案轉印到該覆蓋層的該第三蝕刻製程中，將第三基板溫度控制在小於該第二基板溫度的溫度。
依照又另一實施例，說明一種在基板上製備溝渠-穿孔結構的方法。該方法包含下列步驟：在一基板製備一膜堆疊，該膜堆疊包含一覆蓋層、上覆於該覆蓋層的一含SiCOH層、以及上覆於該含SiCOH層的一硬遮罩；將一穿孔圖案形成在該硬遮罩中；在該電漿蝕刻系統中，使用第一蝕刻製程將該硬遮罩中的該穿孔圖案至少部分地轉印到該含SiCOH層；製備上覆於該硬遮罩並具有一溝渠圖案的一溝渠圖案化層，該溝渠圖案係與該穿孔圖案對正；將該溝渠圖案轉印到該硬遮罩；去除該溝渠圖案化層；在該電漿蝕刻系統中，使用第二蝕刻製程將該硬遮罩中的該溝渠圖案轉印到該含SiCOH層而不穿透該覆蓋層；在該電漿蝕刻系統中，使用第三蝕刻製程將該含SiCOH層中的該穿孔圖案轉印到該覆蓋層；以及在轉印該溝渠圖案時，依照用以實現該含SiCOH層與該覆蓋層間之蝕刻選擇性的基板溫度控制法，在該電漿蝕刻系統中利用一溫度控制基板夾具。該基板溫度控制法包含：在用以將該穿孔圖案轉印到該含SiCOH層的該第一蝕刻製程中，控制第一基板溫度；在用以將該溝渠圖案轉印到該含SiCOH層的該第二蝕刻製程中，將第二基板溫度控制在大於該第一基板溫度的溫度；以及在用以將該穿孔圖案轉印到該覆蓋層的該第三蝕刻製程中，將第三基板溫度控制在小於該第二基板溫度的溫度。
在下列說明內容中，為了說明而非限制之目的提出具體細節，例如處理系統的特定幾何形狀、其中所使用之各種構件與製程的描述。然而，吾人應瞭解可將本發明實施在與這些具體細節悖離的其他實施例中。
同樣地，為了說明之目的提出具體的數量、材料、以及構造，以提供本發明的完整瞭解。然而，在不具有具體細節的情況下，仍可實施本發明。再者，吾人可瞭解圖式所示的各種實施例為例示圖畫並且不一定要按照比例繪製。
以最有助於瞭解本發明的方式，依序將各種操作說明為多個分離的操作。然而，說明的順序不應被理解為意指這些操作必須係順序相依。尤其，不一定要以呈現的順序來執行這些操作。可以不同於已敘述之實施例的順序來執行已敘述之操作。在額外的實施例中可執行各種額外的操作及/或可省略已敘述之操作。
依照本發明，如在此所使用之「基板」通常係指受到處理的物件。此基板可包含裝置(尤其係半導體或其他電子裝置)的任何材料部分或結構，並且例如可為如半導體晶圓的底基板結構、或者可為位於或上覆於底基板結構上如薄膜的層。因此，基板並不限於任何經過圖案化或未經過圖案化的特定底結構、下伏層或上覆層，而是包含任何此種層或底結構、以及層及/或底結構的任何組合。以下說明內容可參考特定類型的基板，但此僅為了例示目的而非限制。
在材料處理方法學中，圖案蝕刻可包含將薄輻射敏感材料(例如光阻)層施加至基板的上表面，之後使用微影技術來圖案化此薄材料層。在圖案蝕刻期間，可利用乾式電漿蝕刻製程，其中藉由將例如無線射頻(RF，radio frequency)功率的電磁(EM，electro-magnetic)能耦合至製程氣體以加熱電子而接著引起製程氣體之原子及/或分子成分的離子化與解離，而從製程氣體形成電漿。使用一系列乾式蝕刻製程，將形成在薄輻射敏感材料層中的圖案轉印到位於膜堆疊內的下伏層，此膜堆疊包含例如電子裝置之最終產品所要求的一或多層材料層。然而，如上所述，此系列乾式蝕刻製程必須依照固定的規範執行，以在IC中實現正確的尺寸、穩健的電性結構。
依照一實施例，一種對基板上之結構進行圖案化的方法係概略地說明在圖1A到1D中，並且說明在圖2的流程圖200中。例如，此結構可包含溝渠、穿孔、或接觸窗。此方法起始於210，其中在基板110上形成具有多個層(即，層120到150)的膜堆疊100。膜堆疊100包含覆蓋層120、上覆於覆蓋層120的絕緣層130、以及上覆於絕緣層130的硬遮罩140。此外，膜堆疊100包含形成在硬遮罩140上的微影遮罩150，其中使用微影技術來形成例如溝渠圖案、穿孔圖案、或接觸窗圖案的圖案160。雖然沒有顯示，但膜堆疊100可包含額外的層。
絕緣層130包含介電層，其可包含一材料層或複數材料層。例如，絕緣層130可包含有機矽玻璃，例如Si-O-C-H類型材料或具有矽(Si)、碳(C)、氧(O)、以及氫(H)的含SiCOH層。此外，絕緣層130可包含具有Si、C、O、以及H的低介電常數或超低介電常數介電層，其中絕緣層130的標稱(nominal)介電常數值係低於SiO2 的介電常數(其約為4，例如熱氧化矽的介電常數可從3.8分佈到3.9)。更具體來說，絕緣層130可具有小於3.7的介電常數、或從1.6分佈到3.7的介電常數。絕緣層130可為非多孔狀或多孔狀。
絕緣層130可使用氣相沉積製程加以形成，例如化學氣相沉積(CVD，chemical vapor deposition)、電漿增強CVD(PECVD，plasma enhanced chemical vapor deposition)、原子層沉積(ALD，atomic layer deposition)、電漿增強ALD(PEALD，plasma enhanced atomic layer deposition)、物理氣相沉積(PVD，physical vapor deposition)、或離子化PVD(iPVD，ionized physical vapor deposition)；或使用旋塗技術加以形成，例如從Tokyo Electron Limited(TEL)所購得的CLEAN TRACK ACT 8 SOD(旋塗介電質)、ACT 12 SOD、以及Lithius塗佈系統所提供之技術。CLEAN TRACK ACT 8(200 mm)、ACT 12(300 mm)、以及LITHIUS(300 mm)塗佈系統提供用於SOD材料的塗佈、烘烤、以及硬化工具。此塗佈/顯影處理系統(track system)可用於處理100 mm、200 mm、300 mm、以及更大的基板尺寸。用以在基板上形成薄膜的其他系統與方法係熟習旋塗技術與氣相沉積技術兩者之技藝者所熟知。
覆蓋層120可包含單一層或多個層。例如，覆蓋層120可包含摻氮之碳化矽或Si-N-C-H。再者，例如，覆蓋層120可包含矽氮化物(SiNy )、矽碳化物(SiCy )、矽碳氮化物(SiCx Ny )、或SiCx Ny Hz 、或其兩者以上之組合。覆蓋層120可包含市售材料，例如NBLOk。覆蓋層120可使用氣相沉積製程加以形成，例如化學氣相沉積(CVD)、或電漿增強CVD(PECVD)。
非必要地，如圖1E所示，膜堆疊100可更包含遞變層(graded layer)125，其係配置在絕緣層130與覆蓋層120之間。此外，遞變層125可用以改善絕緣層130與覆蓋層120之間的附著性。例如，遞變層125可包含含有Si與一或多種選自於由O、C、以及N所組成之群組的元素的層。遞變層125可使用氣相沉積製程加以形成，例如化學氣相沉積(CVD)、或電漿增強CVD(PECVD)。吾人可修改此CVD製程，以使遞變層125的組成從頂部到底部遞變或變化。
硬遮罩140可包含單一層或多個層。例如，硬遮罩140可包含至少一含Si層、或至少一含Si與O層、或至少一含金屬層。再者，舉例而言，硬遮罩140可包含：含金屬層，例如鈦(Ti)、鈦氮化物(TiNy )、鉭(Ta)、鉭氮化物(TaNy )、鋁(Al)、或鋁-銅合金(Al-Cu)；或者介電材料，例如矽碳化物(SiCy )、矽氧化物(SiOy )、矽氮化物(SiNy )、或矽氧氮化物(SiOy Nz )、或非晶碳(a-C)。硬遮罩140可使用氣相沉積製程加以形成，例如化學氣相沉積(CVD)、或電漿增強CVD(PECVD)。
微影遮罩150可包含一或多個層。舉例來說，微影遮罩150可包含例如光敏感材料或光阻的輻射敏感材料層，其上覆於抗反射塗佈(ARC，anti-reflective coating)層。此外，例如，微影遮罩150可包含上覆於ARC層的輻射敏感材料層，此ARC層上覆於非必要的有機平坦化層(OPL，organic planarization layer)。或者，微影遮罩150可包含雙層遮罩或多層遮罩，其具有埋設於其內的ARC，例如底部ARC(BARC，bottom ARC)層、犧牲DUOTM 層、或可調式蝕刻光阻ARC(TERA，tunable etch-resistant ARC)層。
輻射敏感材料層可包含光阻。例如，輻射敏感材料層可包含248 nm光阻、193 nm光阻、157 nm光阻、EUV光阻、或電子敏感光阻。此光阻層可使用旋塗技術加以形成。
此ARC層具有適合使用作為抗反射塗膜的材料特性。此外，選擇此ARC層，以使其與上覆光阻層及微影波長(即，ArF、KrF等等)相容。此ARC層可使用氣相沉積技術或旋塗技術加以形成。
非必要的OPL可包含光敏感有機聚合物或蝕刻型有機化合物。例如，此光敏感有機聚合物可為聚丙烯酸酯樹脂、環氧樹脂、酚樹脂、聚醯胺樹脂、聚醯亞胺樹脂、不飽和聚酯樹脂、聚苯醚(polyphenylenether)樹脂、聚苯硫醚(polyphenylenesulfide)樹脂、或苯環丁烯(BCB，benzocyclobutene)。這些材料可使用旋塗技術加以成形。
作為微影遮罩150的這些層的其中一或多者可使用塗佈/顯影處理系統加以形成。舉例而言，此塗佈/顯影處理系統可包含從Tokyo Electron Limited(TEL)所購得的CLEAN TRACK ACT 8、ACT 12、或LITHIUS光阻塗佈與顯影系統。用以在基板上形成光阻膜的其他系統與方法係熟習旋塗光阻技術之技藝者所熟知。光阻層的塗佈可包含為熟習製備此種膜之技藝者所熟知的任何或所有製程，這些製程包含但不限於在塗佈製程之前執行清除製程、在塗佈製程之後執行後塗佈烘烤(PAB，post-application bake)等等。
如圖1A所示，使用微影技術將圖案160形成在微影遮罩150中。例如，可以影像圖案使微影遮罩150成像，然後使其顯影。在乾式或溼式光微影系統中執行對EM輻射的曝光。此影像圖案可使用任何合適的習知步進式微影系統、或掃瞄式微影系統加以形成。舉例而言，此光微影系統可為從ASML Netherlands B.V.(De Run 6501,5504 DR Veldhoven,The Netherlands)、或Canon USA,Inc.,Semiconductor Equipment Division(3300 North First Street,San Jose,CA 95134)加以購得。若微影遮罩150包含額外的層(例如ARC層)，則可使用為熟習雙層、三層等等遮罩顯影之技藝者所熟知的乾式顯影技術及/或溼式顯影技術將圖案160轉印到這些層。
之後，在220中，如圖1B到1D、以及圖2所示，在電漿蝕刻系統中使用一系列蝕刻製程將形成在微影遮罩150中的圖案160轉印穿過膜堆疊100。此系列蝕刻製程係依照用以實現絕緣層130(例如含SiCOH層)與下伏覆蓋層120間之蝕刻選擇性的基板溫度控制法，在電漿蝕刻系統中利用溫度控制基板夾具。
如圖1B所示，使用第一蝕刻製程將圖案160轉印穿過硬遮罩140。非必要地，可在第一蝕刻製程期間將圖案160部分地轉印到絕緣層130。第一蝕刻製程可包含乾式蝕刻製程或溼式蝕刻製程。此蝕刻製程可包含乾式電漿蝕刻製程或乾式非電漿蝕刻製程。當利用乾式電漿蝕刻製程時，電漿蝕刻氣體組成可包含含鹵化學品。舉例而言，此電漿蝕刻氣體組成可包含Cl2 、BCl3 、Br2 、HBr、SF6 、或NF3 、或其兩者以上之任何組合。此外，舉例來說，此電漿蝕刻氣體組成可包含：氟碳化合物基化學品，例如C4 F8 、C5 F8 、C3 F6 、C4 F6 、CF4 等等至少其中一者；或氫氟碳化合物基化學品，例如CHF3 、CH2 F2 等等至少其中一者；或其兩者以上之組合。再者，添加氣體可包含例如鈍氣的惰性氣體、氧、氫、氮、CO2 、或CO、或其兩者以上。或者，熟習乾式電漿蝕刻之技藝者可瞭解，能夠使用任何可相對於微影遮罩150而選擇性蝕刻硬遮罩140的蝕刻製程化學品。
依然參考圖1B，在將圖案160轉印到硬遮罩140之後，可去除微影遮罩150。然而，不一定要去除微影遮罩150。吾人可使用溼式或乾式剝除/灰化製程來去除微影遮罩150。
如圖1C所示，使用第二蝕刻製程將圖案160從硬遮罩140轉印穿過絕緣層130。第二蝕刻製程可包含乾式蝕刻製程或溼式蝕刻製程。此蝕刻製程可包含乾式電漿蝕刻製程或乾式非電漿蝕刻製程。當利用乾式電漿蝕刻製程時，電漿蝕刻氣體組成可包含含鹵化學品。舉例而言，此電漿蝕刻氣體組成可包含Cl2 、BCl3 、Br2 、HBr、SF6 、或NF3 、或其兩者以上之任何組合。此外，舉例來說，此電漿蝕刻氣體組成可包含：氟碳化合物基化學品，例如C4 F8 、C5 F8 、C3 F6 、C4 F6 、CF4 等等至少其中一者；或氫氟碳化合物基化學品，例如CHF3 、CH2 F2 等等至少其中一者；或其兩者以上之組合。再者，添加氣體可包含例如鈍氣的惰性氣體、氧、氫、氮、CO2 、或CO、或其兩者以上。或者，熟習乾式電漿蝕刻之技藝者可瞭解，能夠使用任何可相對於包含硬遮罩140及覆蓋層120的其他層而選擇性蝕刻絕緣層130的蝕刻製程化學品。
如圖1D所示，使用第三蝕刻製程將圖案160從絕緣層130轉印穿過覆蓋層120。第三蝕刻製程可包含乾式蝕刻製程或溼式蝕刻製程。此蝕刻製程可包含乾式電漿蝕刻製程或乾式非電漿蝕刻製程。當利用乾式電漿蝕刻製程時，電漿蝕刻氣體組成可包含含鹵化學品。舉例而言，此電漿蝕刻氣體組成可包含Cl2 、BCl3 、Br2 、HBr、SF6 、或NF3 、或其兩者以上之任何組合。此外，舉例來說，此電漿蝕刻氣體組成可包含：氟碳化合物基化學品，例如C4 F8 、C5 F8 、C3 F6 、C4 F6 、CF4 等等至少其中一者；或氫氟碳化合物基化學品，例如CHF3 、CH2 F2 等等至少其中一者；或其兩者以上之組合。再者，添加氣體可包含例如鈍氣的惰性氣體、氧、氫、氮、CO2 、或CO、或其兩者以上。或者，熟習乾式電漿蝕刻之技藝者可瞭解，能夠使用任何可相對於包含硬遮罩140及絕緣層130的其他層而選擇性蝕刻覆蓋層120的蝕刻製程化學品。
本案發明人已發現到可使用上述系列蝕刻製程來蝕刻硬遮罩140、絕緣層130、以及覆蓋層120。以這些蝕刻製程，可在相對低的基板溫度下，例如約20度C(攝氏)以下的基板溫度，實現包含臨界尺寸控制的可接受輪廓控制。然而，在這些相對低的溫度下，此系列蝕刻製程會以相互間最低的選擇性輕易地蝕刻穿過這些層。例如，當在相對低的基板溫度下使用蝕刻製程來完成絕緣層130的圖案化時，圖案160會穿透覆蓋層120，此可能係不受期望的。
因此，依照上述基板溫度控制法來執行此系列蝕刻製程。此基板溫度控制法包含：(i)在用以將圖案160轉印穿過硬遮罩140並且非必要地部分轉印到絕緣層130的第一蝕刻製程中，控制第一基板溫度；(ii)在用以將圖案160轉印穿過絕緣層130的第二蝕刻製程中，將第二基板溫度控制在大於第一基板溫度的溫度；以及(iii)在用以將圖案160轉印到覆蓋層120的第三蝕刻製程中，將第三基板溫度控制在小於第二基板溫度的溫度。本案發明人已發現到基板溫度控制法可實現絕緣層130(例如含SiCOH層)與下伏覆蓋層120之間的蝕刻選擇性。
作為一範例，此基板溫度控制法包含：(a)在第一蝕刻製程中，將第一基板溫度控制在小於約50度C的溫度；(b)在第二蝕刻製程中，將第二基板溫度控制在大於約50度C的溫度；以及(c)在第三蝕刻製程中，將第三基板溫度控制在小於約50度C的溫度。
作為另一範例，此基板溫度控制法包含：(a)在第一蝕刻製程中，將第一基板溫度控制在小於約30度C的溫度；(b)在第二蝕刻製程中，將第二基板溫度控制在大於約50度C的溫度；以及(c)在第三蝕刻製程中，將第三基板溫度控制在小於約30度C的溫度。
作為另一範例，此基板溫度控制法包含：(a)在第一蝕刻製程中，將第一基板溫度控制在小於約20度C的溫度；(b)在第二蝕刻製程中，將第二基板溫度控制在大於約50度C的溫度；以及(c)在第三蝕刻製程中，將第三基板溫度控制在小於約20度C的溫度。
作為又另一範例，此基板溫度控制法包含：(a)在第一蝕刻製程中，將第一基板溫度控制在小於約10度C的溫度；(b)在第二蝕刻製程中，將第二基板溫度控制在大於約50度C的溫度；以及(c)在第三蝕刻製程中，將第三基板溫度控制在小於約10度C的溫度。
在一實施例中，可將上述於圖1A到1D、以及圖2中用以圖案化膜堆疊100的此系列蝕刻製程使用在雙金屬鑲嵌金屬內連線製造用的溝渠先金屬硬遮罩(TFMHM，trench-first-metal-hard-mask)整合法內。在一替代實施例中，可將上述於圖1A到1D、以及圖2中用以圖案化膜堆疊100的此系列蝕刻製程使用在雙金屬鑲嵌金屬內連線製造用的穿孔先溝渠後(VFTL，via-first-trench-last)整合法內。
以下將更詳細地說明在電漿蝕刻系統中使用上述溫度控制基板夾具來執行基板溫度控制法。此溫度控制基板夾具包含：支撐基座，具有流體通道以在支撐基座內循環溫度控制熱流體；以及基板支架，隔著絕熱體而耦合至支撐基座的上部分。基板支架更包含：一或多個加熱元件，埋設在基板支架內；上表面，藉由上表面與基板之背側間的接觸而支撐基板；以及靜電夾固電極，將基板固持在基板支架的上表面上。此一或多個加熱元件可包含設置在基板之實質中心區域的第一加熱元件以及設置在基板之實質邊緣區域的第二加熱元件，其中第一加熱元件與第二加熱元件係以同心方式加以排列。
此外，此溫度控制基板夾具可包含背側氣體供應系統，其用以透過配置在基板支架之上表面上的複數孔口或通道至少其中一者而將熱傳氣體供應至基板的背側。吾人可將背側氣體供應系統的孔口排列在基板支架之上表面上的多個區段中，以改變位於基板背側之實質中心區域與基板背側之實質邊緣區域間之徑向上的背側壓力。例如，用以控制對基板背側之熱傳氣體供應的多個區段可對應至設置第一與第二加熱元件的區域。
在電漿蝕刻系統中使用溫度控制基板夾具，則用於此系列蝕刻製程的基板溫度控制法可包含：(i)在第一蝕刻製程期間，藉由將基板支架控制在包含對應至實質中心區域之第一內設定點溫度以及對應至實質邊緣區域之第一外設定點溫度的第一設定點溫度、以及將支撐基座控制在第一基座溫度，而將基板維持在第一溫度分佈；(ii)在第一蝕刻製程之後並且在第二蝕刻製程之前，將基板從第一溫度分佈調整至第二溫度分佈；(iii)在第二蝕刻製程期間，藉由將基板支架控制在包含第二內設定點溫度以及第二外設定點溫度(第二內設定點溫度與第二外設定點溫度係不同於第一內設定點溫度與第一外設定點溫度)的第二設定點溫度、以及將支撐基座控制在第二基座溫度，而將基板維持在第二溫度分佈；(iv)在第二蝕刻製程之後並且在第三蝕刻製程之前，將基板從第二溫度分佈調整至第三溫度分佈；以及(v)在第三蝕刻製程期間，藉由將基板支架控制在包含第三內設定點溫度以及第三外設定點溫度(第三內設定點溫度與第三外設定點溫度係不同於第二內設定點溫度與第二外設定點溫度)的第三設定點溫度、以及將支撐基座控制在第三基座溫度，而將基板維持在第三溫度分佈。
製程壓力可在第一蝕刻製程、第二蝕刻製程、及/或第三蝕刻製程之間變化，或者其可在兩個以上製程之間保持固定。此外，用以產生電漿的功率可在第一蝕刻製程、第二蝕刻製程、及/或第三蝕刻製程之間變化，或者其可在兩個以上製程之間保持固定。再者，第一蝕刻製程、第二蝕刻製程、及/或第三蝕刻製程可進行達到足以部分或完全蝕刻穿過膜堆疊中之每一層的時間期間。吾人可使用終點偵測而原位(in-situ)決定此時間期間，或者可在執行每一蝕刻製程之前就決定好此時間期間。
現在參考圖3A到3F，依照一實施例來說明用以在基板上製備溝渠-穿孔結構的方法。此用以製備溝渠-穿孔結構的方法可包含雙金屬鑲嵌金屬內連線製造用的溝渠先金屬硬遮罩(TFMHM)整合法。如圖3A到3F所示，將溝渠-穿孔結構形成穿過膜堆疊300。之後，以一或多層正形薄膜來作為溝渠-穿孔結構的襯裡，其中此一或多層正形薄膜包含金屬阻障層、金屬黏著層、或金屬晶種層、或其兩者以上之任何組合。在形成此襯裡之後，以例如Cu的金屬來填充溝渠-穿孔結構，並且使用例如化學機械平坦化(CMP，chemical-mechanical planarization)法進行平坦化，以形成金屬內連線並且實現對基板310中之金屬線312的電性接觸。
參考圖3A，將膜堆疊300形成在基板310上，其中膜堆疊300包含覆蓋層320、上覆於覆蓋層320的含SiCOH層330、以及上覆於含SiCOH層330的硬遮罩340。如上所述，硬遮罩340可包含多個層，例如金屬硬遮罩層342與含矽層344。
使用微影技術來製備第一遮罩350(或溝渠圖案化層)，其具有形成於其中的溝渠圖案360。如圖3B所示，經由蝕刻製程將第一遮罩350中的溝渠圖案360轉印到金屬硬遮罩層342，並且去除第一遮罩350。
參考圖3C，製備第二遮罩355(或穿孔圖案化層)，其具有形成於其中的穿孔圖案365。將穿孔圖案365與溝渠圖案360對正。如圖3D所示，在電漿蝕刻系統中使用第一蝕刻製程，將穿孔圖案365從第二遮罩355至少部分地轉印到含SiCOH層330。之後，去除第二遮罩355。
參考圖3E，在電漿蝕刻系統中使用第二蝕刻製程，將金屬硬遮罩層342中的溝渠圖案360轉印到含矽層344與含SiCOH層330而不穿透覆蓋層320。
接著，參考圖3F，在電漿蝕刻系統中使用第三蝕刻製程，將含SiCOH層330中的穿孔圖案365轉印到覆蓋層320。於此系列蝕刻製程(即，第一蝕刻製程、第二蝕刻製程、以及第三蝕刻製程)期間，在轉印溝渠圖案360時依照用以實現含SiCOH層330與覆蓋層320間之蝕刻選擇性的基板溫度控制法，在電漿蝕刻系統中利用溫度控制基板夾具。
此基板溫度控制法包含：在用以將穿孔圖案365至少部分地轉印到含SiCOH層330內的第一蝕刻製程步驟中，控制第一基板溫度；在用以將溝渠圖案360轉印到含SiCOH層330的第二蝕刻製程步驟中，將第二基板溫度控制在大於第一基板溫度的溫度；以及在用以將穿孔圖案365轉印到覆蓋層320的第三蝕刻製程步驟中，將第三基板溫度控制在小於第二基板溫度的溫度。
現在參考圖4A到4E，依照一實施例來說明用以在基板上製備溝渠-穿孔結構的方法。用以製備溝渠-穿孔結構的方法可包含雙金屬鑲嵌金屬內連線製造用的穿孔先溝渠後(VFTL)整合法。如圖4A到4E所示，將溝渠-穿孔結構形成穿過膜堆疊400。之後，以一或多層正形薄膜來作為溝渠-穿孔結構的襯裡，其中此一或多層正形薄膜包含金屬阻障層、金屬黏著層、或金屬晶種層、或其兩者以上之任何組合。在形成此襯裡之後，以例如Cu的金屬來填充溝渠-穿孔結構，並且使用例如化學機械平坦化(CMP)法進行平坦化，以形成金屬內連線並且實現對基板410中之金屬線412的電性接觸。
參考圖4A，將膜堆疊400形成在基板410上，其中膜堆疊400包含覆蓋層420、上覆於覆蓋層420的含SiCOH層430、以及上覆於含SiCOH層430的硬遮罩440。
使用微影技術來製備第一遮罩450(或穿孔圖案化層)，其具有形成於其中的穿孔圖案460。如圖4B所示，經由蝕刻製程將第一遮罩450中的穿孔圖案460轉印到硬遮罩440，並且去除第一遮罩450。
依然參考圖4B，在電漿蝕刻系統中使用第一蝕刻製程，將硬遮罩440中的穿孔圖案460至少部分地轉印到含SiCOH層430。
參考圖4C，製備第二遮罩455(或溝渠圖案化層)，其具有形成於其中的溝渠圖案465。將溝渠圖案465與穿孔圖案460對正。如圖4D所示，將溝渠圖案465從第二遮罩455轉印到硬遮罩440，並且去除第二遮罩455。
參考圖4D，在電漿蝕刻系統中使用第二蝕刻製程，將硬遮罩440中的溝渠圖案465轉印到含SiCOH層430而不穿透覆蓋層420。
接著，參考圖4E，在電漿蝕刻系統中使用第三蝕刻製程，將含SiCOH層430中的穿孔圖案460轉印到覆蓋層420。於此系列蝕刻製程(即，第一蝕刻製程、第二蝕刻製程、以及第三蝕刻製程)期間，在轉印溝渠圖案465時依照用以實現含SiCOH層430與覆蓋層420間之蝕刻選擇性的基板溫度控制法，在電漿蝕刻系統中利用溫度控制基板夾具。
此基板溫度控制法包含：在用以將穿孔圖案460至少部分地轉印到含SiCOH層430的第一蝕刻製程中，控制第一基板溫度；在用以將溝渠圖案465轉印到含SiCOH層430的第二蝕刻製程中，將第二基板溫度控制在大於第一基板溫度的溫度；以及在用以將穿孔圖案460轉印到覆蓋層420的第三蝕刻製程中，將第三基板溫度控制在小於第二基板溫度的溫度。
吾人可利用例如圖5到11所述的電漿蝕刻系統來執行上述其中一或多個蝕刻製程。再者，可利用例如圖12所述之電漿蝕刻系統中的溫度控制基板夾具來執行上述其中一或多個蝕刻製程。
依照一實施例，在圖5中顯示用以執行上述製程條件的電漿蝕刻系統1a，其包含電漿處理腔室10、基板夾具20、以及真空抽取系統50，基板25係固定在此基板夾具上。基板25可為半導體基板、晶圓、平面顯示器、或液體顯示器。電漿處理腔室10可用以促進在基板25之表面附近的處理區域45內產生電漿。經由氣體分佈系統40導入可離子化氣體或製程氣體的混合物。對於已知的製程氣體流，使用真空抽取系統50來調整製程壓力。電漿可用以產生預定材料處理所特有的物質，及/或協助從基板25之曝露表面去除材料。電漿蝕刻系統1a可用以處理具有任何期望尺寸的基板，例如200 mm的基板、300 mm的基板、或更大的基板。
吾人可經由例如機械式夾固系統或電氣式夾固系統(如靜電夾固系統)的夾固系統28，將基板25固定於基板夾具20。再者，基板夾具20可包含加熱系統(未圖示)或冷卻系統(未圖示)，其用以調整及/或控制基板夾具20與基板25的溫度。此加熱系統或冷卻系統可包含再循環熱傳流體流，當進行冷卻時，此再循環熱傳流體流接受來自基板夾具20的熱並且將熱傳遞至熱交換器系統(未圖示)，或者當進行加熱時，其將來自熱交換器系統的熱傳遞至基板夾具20。在其他實施例中，可將例如電阻加熱元件的加熱/冷卻元件或熱-電加熱器/冷卻器包含在基板夾具20中，並且包含在電漿處理腔室10的腔室壁中以及電漿蝕刻系統1a內的任何其他構件中。
此外，可經由背側氣體供應系統26將熱傳氣體輸送至基板25的背側，以改善基板25與基板夾具20之間的氣-隙熱傳導。此種系統可當基板的溫度控制被要求在升高或降低溫度時被利用。例如，此背側氣體供應系統可包含兩區段氣體分佈系統，其中氦氣-隙壓力可在基板25的中心與邊緣之間獨立變化。
在圖5所示之實施例中，基板夾具20可包含電極22，RF功率係透過此電極而耦合至處理區域45內的處理電漿。例如，可經由從RF產生器30通過非必要之阻抗匹配網路32到基板夾具20的RF功率傳輸，使基板夾具20在RF電壓下電性偏壓。此RF偏壓可用以加熱電子而形成並維持電漿。在此構造中，此系統可如反應性離子蝕刻(RIE，reactive ion etch)反應器般地操作，其中此腔室與上氣體注入電極用以作為接地表面。RF偏壓的典型頻率可從約0.1 MHz分佈到約100 MHz。電漿處理用的RF系統係熟習本項技藝者所熟知。
或者，以多個頻率將RF功率施加至此基板夾具電極。再者，阻抗匹配網路32可藉由降低反射功率而改善對電漿處理腔室10中之電漿的RF功率傳遞。匹配網路佈局(例如L-型、π-型、T-型等等)與自動控制方法係熟習本項技藝者所熟知。
氣體分佈系統40可包含用以導入製程氣體之混合物的噴淋頭設計。或者，氣體分佈系統40可包含用以導入製程氣體之混合物並調整製程氣體之混合物在基板25上之分佈的多區段噴淋頭設計。例如，此多區段噴淋頭設計可相對於到基板25上之實質中心區域之製程氣體流或組成的量而調整到基板25上之實質周邊區域的製程氣體流或組成。
真空抽取系統50可包含抽取速度能夠上達每秒5000升(以上)的渦輪分子式真空幫浦(TMP，turbo-molecular vacuum pump)以及用以調節腔室壓力的閘閥。在習知用於乾式電漿蝕刻的電漿處理裝置中，可使用每秒1000到3000升的TMP。TMP對於低壓處理(典型係小於約50 mTorr)係有用的。對於高壓處理(即，大於約100 mTorr)，可使用機械增壓幫浦與乾式粗抽幫浦。再者，可將用以監視腔室壓力的裝置(未圖示)耦合至電漿處理腔室10。
控制器55包含微處理器、記憶體、以及數位I/O埠，其可產生控制電壓，此控制電壓足以傳輸並啟動到電漿蝕刻系統1a的輸入，並且監測來自電漿蝕刻系統1a的輸出。此外，控制器55可耦合至RF產生器30、阻抗匹配網路32、氣體分佈系統40、真空抽取系統50、以及基板加熱/冷卻系統(未圖示)、背側氣體輸送系統26、及/或靜電夾固系統28，並且可與其交換資訊。例如，儲存在此記憶體中的程式可用以依照製程配方來啟動到上述電漿蝕刻系統1a之構件的輸入，以在基板25上執行電漿輔助製程。
控制器55可相對於電漿蝕刻系統1a而就近設置，或者其可相對於電漿蝕刻系統1a而遠距設置。例如，控制器55可使用直接連接、網內網路、及/或網際網路而與電漿蝕刻系統1a交換資料。控制器55可耦合至例如在客戶位置(即，裝置製造商等等)的網內網路，或者其可耦合至例如在供應商位置(即，設備製造者)的網內網路。或者或此外，控制器55可耦合至網際網路。再者，另一電腦(即，控制器、伺服器等等)可經由直接連接、網內網路、及/或網際網路來存取控制器55而交換資料。
在圖6所示之實施例中，電漿蝕刻系統1b可類似於圖5之實施例，並且除了參考圖5所述的這些構件以外，其可更包含固定式、或者機械或電氣旋轉式磁場系統60，以潛在地增加電漿密度及/或改善電漿處理均勻度。此外，控制器55可耦合至磁場系統60以調節旋轉速度與場強度。旋轉式磁場的設計與實施係熟習本項技藝者所熟知。
在圖7所示之實施例中，電漿蝕刻系統1c可類似於圖5或圖6之實施例，並且可更包含上電極70，RF功率可從RF產生器72透過非必要的阻抗匹配網路74而耦合至此上電極。對上電極的RF功率施加頻率可從約0.1 MHz分佈到約200 MHz。此外，對下電極的功率施加頻率可從約0.1 MHz分佈到約100 MHz。此外，控制器55係耦合至RF產生器72與阻抗匹配網路74，以控制對上電極70的RF功率施加。上電極的設計與實施係熟習本項技藝者所熟知。如圖示，可將上電極70與氣體分佈系統40設計在同一腔室組件內。
在圖8所示之實施例中，電漿蝕刻系統1c'可類似於圖7之實施例，並且可更包含直流(DC)電源90，此直流電源係耦合至與基板25相對的上電極70。上電極70可包含電極板。此電極板可包含含矽電極板。此外，此電極板可包含摻矽電極板。DC電源90可包含可變DC電源。此外，此DC電源可包含雙極DC電源。DC電源90可更包含用以執行監視、調整、或控制DC電源90之極性、電流、電壓、或開啟/關閉狀態其中至少一者的系統。一旦形成電漿，DC電源90可促進彈道電子束的形成。電濾波器(未圖示)可用以將來自DC電源90的RF功率去耦合(de-couple)。
例如，由DC電源90施加至上電極70的DC電壓可從約-2000伏特(V)分佈到約1000 V。期望DC電壓的絕對值具有等於或大於約100 V的數值，並且更加期望DC電壓的絕對值具有等於或大於約500 V的數值。此外，期望DC電壓具有負極性。再者，期望DC電壓為具有大於在上電極70的表面上所產生之自偏壓(self-bias voltage)之絕對值的負電壓。面向基板夾具20之上電極70的表面可由含矽材料所構成。
在圖9所示之實施例中，電漿蝕刻系統1d可類似於圖5與6之實施例，並且可更包含感應線圈80，RF功率係經由RF產生器82透過非必要的阻抗匹配網路84而耦合至此感應線圈。RF功率係從感應線圈80透過介電窗(未圖示)而感應耦合至電漿處理區域45。對感應線圈80的RF功率施加頻率可從約10 MHz分佈到約100 MHz。同樣地，對夾盤電極的功率施加頻率可從約0.1 MHz分佈到約100 MHz。此外，開槽法拉第屏蔽件(未圖示)可用以降低感應線圈80與處理區域45內之電漿之間的電容性耦合。此外，控制器55可耦合至RF產生器82與阻抗匹配網路84，以控制對感應線圈80的功率施加。
如圖10所示，在一替代實施例中，電漿蝕刻系統1e可類似於圖9之實施例，並且可更包含屬於「渦旋狀」線圈或「扁平狀」線圈的感應線圈80'，其係如在變壓器耦合電漿(TCP，transformer coupled plasma)反應器中般地從上方與電漿處理區域45連接。感應耦合電漿(ICP，inductively coupled plasma)源或變壓器耦合電漿(TCP)源的設計與實施係熟習本項技藝者所熟知。
或者，可使用電子迴旋共振(ECR，electron cyclotron resonance)來形成電漿。在又另一實施例中，電漿係由螺旋波的發射所形成。在又另一實施例中，電漿係由傳播表面波所形成。上述每一電漿源係熟習本項技藝者所熟知。
在圖11所示之實施例中，電漿蝕刻系統1f可類似於圖5之實施例，並且可更包含表面波電漿(SWP，surface wave plasma)源80"。SWP源80"可包含開槽天線，例如徑向線開槽天線(RLSA，radial line slot antenna)，微波功率係經由微波產生器82'透過非必要的阻抗匹配網路84'而耦合至此開槽天線。
現在參考圖12，依照又另一實施例來說明用於圖5到11所示之任一電漿蝕刻系統的溫度控制基板夾具500。基板夾具500包含：基板支架530，具有第一溫度並用以支撐基板510；溫度控制支撐基座520，位在基板支架530下方並設置在小於第一溫度(例如小於基板510之期望溫度)的第二溫度；以及絕熱體540，配置在基板支架530與溫度控制支撐基座520之間。此外，基板支架530包含中心加熱元件533(設置在基板510下方的實質中心區域)以及邊緣加熱元件531(設置在基板510下方的實質邊緣、或周邊區域)，其耦合至此基板支架並用以升高基板支架530的溫度。再者，支撐基座520包含一或多個冷卻元件521，其耦合至此支撐基座並用以移除來自基板支架530而透過絕熱體540的熱，進而降低基板支架530的溫度。
如圖12所示，中心加熱元件533與邊緣加熱元件531係耦合至加熱元件控制單元532。加熱元件控制單元532用以提供每一加熱元件的從屬或獨立控制，並且與控制器550交換資訊。中心加熱元件533與邊緣加熱元件531可包含加熱流體通道、電阻加熱元件、或經偏壓之熱-電元件至少其中一者，以將熱傳向晶圓。
例如，中心加熱元件533與邊緣加熱元件531可包含一或多個加熱通道，此加熱通道可允許例如水、FLUORINERT、GALDEN HT-135等等的流體流通過其本身，以提供傳導-對流加熱，其中已將流體溫度經由熱交換器升高。例如，吾人可藉由加熱元件控制單元532來設定、監視、調整、以及控制流體流率與流體溫度。
或者，例如，中心加熱元件533與邊緣加熱元件531可包含一或多個電阻加熱元件，例如鎢、鎳-鉻合金、鋁-鐵合金、氮化鋁等等的燈絲。市售用以製造電阻加熱元件之材料的範例包含Kanthal、Nikrothal、Akrothal，其為由Kanthal Corporation of Bethel,CT所生產之金屬合金的註冊商品名。Kanthal族包含肥粒鐵(ferritic)合金(FeCrAl)，而Nikrothal族包含沃斯田鐵(austenitic)合金(NiCr、NiCrFe)。例如，此加熱元件可包含從Watlow(1310 Kingsland Dr.,Batavia,IL,60510)所購得並且最大操作溫度能夠為400到450℃的鑄入式(cast-in)加熱器，或者包含亦從Watlow所購得並且操作溫度能夠高如300℃而功率密度能夠上達23.25 W/cm2 並包含氮化鋁材料的膜加熱器。此外，例如，此加熱元件可包含功率能夠為1400W(或功率密度能夠為5 W/in2 )的矽硐橡膠加熱器(1.0 mm厚)。當電流流過此燈絲時，功率會消耗成為熱，因此，加熱元件控制單元532例如可包含可控DC電源。另一種適合較低溫度與功率密度的加熱器選擇為Kapton加熱器，其係由埋設在Kapton(例如聚醯亞胺)板材中的燈絲所構成並且由Minco,Inc.,of Minneapolis,MN所銷售。
或者，例如，中心加熱元件533與邊緣加熱元件531可包含熱-電元件陣列，其能夠根據電流通過各元件的方向而加熱或冷卻基板。因此，雖然中心加熱元件533與邊緣加熱元件531被稱為「加熱元件」，但這些元件可包含冷卻的能力，以提供溫度間的迅速轉變。又，加熱與冷卻功能可由基板支架530內的個別元件所提供。一示範的熱-電元件係從Advanced Thermoelectric,Model ST-127-1.4-8.5M(40 mm×40 mm×3.4 mm的熱-電裝置，其最大熱傳功率能夠為72 W)所購得者。因此，加熱元件控制單元532可例如包含可控電源。
一或多個冷卻元件521可包含冷卻通道或熱-電元件至少其中一者。再者，如圖12所示，一或多個冷卻元件521係耦合至冷卻元件控制單元522。冷卻元件控制單元522用以提供每一冷卻元件521的從屬或獨立控制，並且與控制器550交換資訊。
例如，一或多個冷卻元件521可包含一或多個冷卻通道，此冷卻通道可允許例如水、FLUORINERT、GALDEN HT-135等等的流體流通過其本身，以提供傳導-對流冷卻，其中已將流體溫度經由熱交換器降低。例如，吾人可藉由冷卻元件控制單元522來設定、監視、調整、以及控制流體流率與流體溫度。或者，例如在加熱期間，可藉由中心加熱元件533以及邊緣加熱元件531來增加通過一或多個冷卻元件521之流體流的流體溫度，以補足此加熱製程。又或者，例如在冷卻期間，可降低通過一或多個冷卻元件521之流體流的流體溫度。
或者，例如，一或多個冷卻元件521可包含熱-電元件陣列，其能夠根據電流通過各元件的方向而加熱或冷卻基板。因此，雖然元件521被稱為「冷卻元件」，但這些元件可包含加熱的能力，以提供溫度間的迅速轉變。又，加熱與冷卻功能可由溫度控制支撐基座520內的個別元件所提供。一示範的熱-電元件係從Advanced Thermoelectric,Model ST-127-1.4-8.5M(40 mm×40 mm×3.4 mm的熱-電裝置，其最大熱傳功率能夠為72 W)所購得者。因此，冷卻元件控制單元522可例如包含可控電源。
此外，如圖12所示，基板夾具500可更包含靜電夾(ESC，electrostatic clamp)，其包含埋設在基板支架530內的一或多個夾固電極535。此ESC更包含高電壓(HV，high-voltage)DC電壓供應部534，其係經由一電連接部而耦合至夾固電極535。此種夾的設計與實施係熟習靜電夾固系統之技藝者所熟知。再者，HV DC電壓供應部534係耦合至控制器550並且設置成與控制器550交換資訊。
再者，如圖12所示，基板夾具500可更包含背側氣體供應系統536，其用以透過兩條氣體供應線路、以及至少其中兩個複數孔口與通道(未圖示)，將熱傳氣體(例如包含氦、氬、氙、氪的惰性氣體)、製程氣體或其他氣體(包含氧、氮、或氫)供應至基板510之背側的中心區域與邊緣區域。如圖所示，背側氣體供應系統536包含兩區段(中心/邊緣)系統，其中背側壓力可在從中心到邊緣的徑向上變化。再者，背側氣體供應系統536係耦合至控制器550並且設置成與控制器550交換資訊。
又，如圖12所示，基板夾具500更包含：中心溫度感測器562，用以量測位在基板510下方之實質中心區域的溫度；以及邊緣溫度感測器564，用以量測位在基板510下方之實質邊緣區域的溫度。中心與邊緣溫度感測器562、564係耦合至溫度監視系統560。
此溫度感測器可包含光學纖維溫度計、光學高溫計(optical pyrometer)、如美國專利第6,891,124號所述之能帶-邊緣(band-edge)溫度量測系統(其整體內容藉由參照方式合併於此)、或例如K-型熱電偶的熱電偶(如虛線所標示)。光學溫度計的範例包含：從Advanced Energies,Inc.所購得之光學纖維溫度計，型號OR2000F；從Luxtron Corporation所購得之光學纖維溫度計，型號M600；或從Takaoka Electric Mfg.所購得之光學纖維溫度計，型號FT-1420。
溫度監視系統560可將感測器資訊提供給控制器550，以在進行處理之前、期間、或之後調整加熱元件、冷卻元件、背側氣體供應系統、或ESC之HV DC電壓供應部至少其中一者。
控制器550包含微處理器、記憶體、以及數位I/O埠(可能包含D/A及/或A/D轉換器)，其可產生控制電壓，此控制電壓足以傳輸並啟動到基板夾具500的輸入，並且監測來自基板夾具500的輸出。如圖12所示，控制器550可耦合至加熱元件控制單元532、冷卻元件控制單元522、HV DC電壓供應部534、背側氣體供應系統536、以及溫度監視系統560，並且與其交換資訊。儲存在此記憶體中的程式可用以依照所儲存的製程配方而與上述基板夾具500的構件互動。
控制器550亦可如通用電腦、處理器、數位信號處理器等等般地被加以執行，其可使基板夾具響應用以執行電腦可讀取媒體中所容納之一或多個指令之一或多個順序的控制器550而執行本發明之一部分或全部的處理步驟。此電腦可讀取媒體或記憶體用以容納依照本發明教示而程式化的指令，並且可包含在此所述之資料結構、表、記錄、或其他資料。電腦可讀取媒體的範例為硬碟、軟碟、磁帶、磁光碟、PROMs(EPROM、EEPROM、快閃EPROM)、DRAM、SRAM、SDRAM、或任何其他磁性媒體、光碟(如CD-ROM)、或任何其他光學媒體、打孔卡片、紙帶、或具有孔洞圖案的其他物理媒體、載波、或電腦可從其進行讀取的任何其他媒體。
控制器550可相對於基板夾具500而就近設置，或者其可相對於基板夾具500而經由網際網路或網內網路遠距設置。因此，控制器550可使用直接連接、網內網路、或網際網路至少其中一者而與基板夾具500交換資訊。控制器550可耦合至在客戶位置(即，裝置製造商等等)的網內網路，或其可耦合至在供應商位置(即，設備製造者)的網內網路。再者，另一電腦(即，控制器、伺服器等等)可經由直接連接、網內網路、或網際網路至少其中一者來存取控制器550而交換資料。
非必要地，基板夾具500可包含電極，RF功率係透過此電極而耦合至位於基板510上方之處理區域內的電漿。例如，可經由從RF產生器通過阻抗匹配網路到基板夾具500的RF功率傳輸，使支撐基座520在RF電壓下電性偏壓。此RF偏壓可用以加熱電子而形成並維持電漿、或使基板510偏壓而控制入射在基板510上的離子能、或兩者。在此構造中，此系統可如反應性離子蝕刻(RIE)反應器般地操作，於此處此腔室與上氣體注入電極用以作為接地表面。RF偏壓的典型頻率可從1MHz分佈到100MHz，並且較佳為13.56MHz。
或者，可以多個頻率將RF功率施加至此基板夾具電極。再者，阻抗匹配網路可用以藉由將反射功率降至最小，而使對處理腔室中之電漿的RF功率傳遞增至最大。可利用各種匹配網路佈局(例如L-型、π-型、T-型等等)與自動控制方法。
關於用以迅速且均勻控制基板溫度之溫度控制基板夾具設計的額外細節，係提供在美國專利公開案第2008/0083723號；美國 專利公開案第2010/0078424號；美國專利公開案第2008/0083724號；美國專利公開案第2008/0073335號；美國專利第7,297,894號；美國專利第7,557,328號；以及美國專利公開案第2009/0266809號中。
在一實施例中，第一、第二、及/或第三蝕刻製程可包含一製程參數空間，其包含：分佈上達約1000mtorr(milli-Torr)(例如上達約100mTorr、或上達約10到30mTorr)的腔室壓力；分佈上達約2000sccm(每分鐘標準立方公分)(例如上達約1000sccm、或約1sccm到約100sccm、或約1sccm到約20sccm、或約15sccm)的製程氣體流率；分佈上達約2000sccm(例如上達約1000sccm、或約1sccm到約20sccm、或約10sccm)的添加氣體流率；分佈上達約2000W(瓦特)(例如上達約1000W、或上達約500W)的上電極(例如圖7中的元件70)RF偏壓；以及分佈上達約1000W(例如上達約600W)的下電極(圖7中的元件22)偏壓。又，上電極偏壓頻率可從約0.1MHz分佈到約200MHz，例如約60MHz。此外，下電極偏壓頻率可從約0.1MHz分佈到約100MHz，例如約2MHz。
在另一替代實施例中，將RF功率供應至上電極而不供應至下電極。在另一替代實施例中，將RF功率供應至下電極而不供應至上電極。在替代實施例中，吾人可以圖5到11所述的任何方式來耦合RF功率及/或DC功率。
用以執行特定蝕刻製程的時間期間可使用實驗設計(DOE，design of experiment)技術或先前的經驗加以決定；然而，其亦可使用終點偵測加以決定。一種可行的終點偵測方法為監視來自電漿區域的一部分發射光光譜，此光譜可指出何時因為改變或實質上接近完成從基板的特定材料層去除程序並與下伏薄膜接觸而發生電漿化學變化。在對應於監視波長的發射等級越過特定閾值(例如降至實質上零、降至特定等級以下、或增至特定等級以上)之後，可視為達到終點。對於目前使用之蝕刻化學品以及蝕刻之材料層所特有的各種波長均可使用。再者，可延長蝕刻時間以包含過蝕刻時期，其中過蝕刻時期係構成蝕刻製程起始間之時間以及終點 偵測相關之時間的分數(即，1到100%)。
吾人可利用如圖5到11所述的電漿蝕刻系統來執行上述其中一或多個蝕刻製程。再者，可利用如圖12所述之在電漿蝕刻系統中的溫度控制基板夾具來執行上述其中一或多個蝕刻製程。然而，所述之方法並不限於此示範呈現內容的範圍。
如上所述，本案發明人發現到當使用複數蝕刻製程來圖案化絕緣堆疊時，使用基板溫度控制法可實現可接受的層間蝕刻選擇性，此外，且可實現可接受的輪廓控制與CD控制。例如，在相對低的基板溫度下，尤其當形成穿孔圖案時，蝕刻製程可實現CD控制。然而，在相對高的基板溫度下，可實現絕緣層與覆蓋層間的蝕刻選擇性。以圖12所述之溫度控制基板夾具，可在蝕刻製程之間實現迅速、均勻的溫度控制，因此可實際實施基板溫度控制法。
表1提供用以圖案化下伏於含矽ARC層與有機平坦化層(OPL)之覆蓋層的示範製程條件。此覆蓋層包含SiCx Ny Hz 基材料。對於每一蝕刻製程，列舉一製程條件，其包含製程編號、上電極(UEL，upper electrode)功率(瓦特，W)、下電極(LEL，lower electrode)功率(瓦特，W)、電漿蝕刻系統中的氣體壓力(milli-Torr，mTorr)、電漿蝕刻系統中之構件的設定溫度(℃)(「UEL」=上電極溫度；「W」=壁溫度；「LEL」=下電極溫度，即基板溫度)、C4 F8 流率(每分鐘標準立方公分，sccm)、Ar流率、N2 流率、以及蝕刻時間(sec，秒)。
一旦穿孔圖案延伸穿過ARC層以及OPL層，則可執行在表1 中所確認的製程條件。製程編號1與2之間的差異在於基板溫度，其中此溫度從8度C升高至60度C。如表1所述，在相對低的基板溫度下使用上述已確認的製程條件，使穿孔圖案伸入或穿過覆蓋層；而在相對高的基板溫度下使用上述已確認的製程條件，使穿孔圖案不伸入或穿過覆蓋層。
雖然以上僅詳述本發明之若干實施例，但熟習本項技藝者可輕易明白在實質上不悖離本發明之新穎教示與優點的情況下，當可在這些實施例中進行許多修改。例如，雖然提供一示範製造流程以製備金屬閘極結構，但亦可想到其他製造流程。因此，意指所有此種修改皆包含在本發明之範圍內。
1a．．．電漿蝕刻系統
1b．．．電漿蝕刻系統
1c．．．電漿蝕刻系統
1c'．．．電漿蝕刻系統
1d．．．電漿蝕刻系統
1e．．．電漿蝕刻系統
1f．．．電漿蝕刻系統
10．．．電漿處理腔室
20．．．基板夾具
22．．．電極
25．．．基板
26．．．背側氣體輸送系統
28．．．夾固系統
30．．．RF產生器
32．．．阻抗匹配網路
40．．．氣體分佈系統
45．．．處理區域
50．．．真空抽取系統
55．．．控制器
60．．．磁場系統
70．．．上電極
72．．．RF產生器
74．．．阻抗匹配網路
80．．．感應線圈
80'．．．感應線圈
80"．．．表面波電漿源
82．．．RF產生器
82'．．．微波產生器
84．．．阻抗匹配網路
84'．．．阻抗匹配網路
90．．．直流電源
100．．．膜堆疊
110．．．基板
120．．．覆蓋層
125．．．遞變層
130．．．絕緣層
140．．．硬遮罩
150．．．微影遮罩
160．．．圖案
200．．．流程圖
300．．．膜堆疊
310．．．基板
312．．．金屬線
320．．．覆蓋層
330．．．含SiCOH層
340．．．硬遮罩
342．．．金屬硬遮罩層
344．．．含矽層
350．．．第一遮罩
355．．．第二遮罩
360．．．溝渠圖案
365．．．穿孔圖案
400．．．膜堆疊
410．．．基板
412．．．金屬線
420．．．覆蓋層
430．．．含SiCOH層
440．．．硬遮罩
450．．．第一遮罩
455．．．第二遮罩
460．．．穿孔圖案
465．．．溝渠圖案
500．．．溫度控制基板夾具
510．．．基板
520．．．溫度控制支撐基座
521．．．冷卻元件
522．．．冷卻元件控制單元
530．．．基板支架
531．．．邊緣加熱元件
532．．．加熱元件控制單元
533．．．中心加熱元件
534．．．高電壓DC電壓供應部
535．．．夾固電極
536．．．背側氣體供應系統
540．．．絕熱體
550．．．控制器
560．．．溫度監視系統
562．．．中心溫度感測器
564．．．邊緣溫度感測器
在隨附圖式中：圖1A到1E係說明依照一實施例用以圖案化絕緣層之程序的示意圖；圖2係提供用以說明依照另一實施例用以圖案化絕緣層之方法的流程圖；圖3A到3F係說明依照另一實施例在基板上製備溝渠-穿孔結構之程序的示意圖；圖4A到4E係說明依照另一實施例在基板上製備溝渠-穿孔結構之程序的示意圖；圖5係顯示依照一實施例之電漿蝕刻系統的示意圖；圖6係顯示依照另一實施例之電漿蝕刻系統的示意圖；圖7係顯示依照另一實施例之電漿蝕刻系統的示意圖；圖8係顯示依照另一實施例之電漿蝕刻系統的示意圖；圖9係顯示依照另一實施例之電漿蝕刻系統的示意圖；圖10係顯示依照另一實施例之電漿蝕刻系統的示意圖；圖11係顯示依照另一實施例之電漿蝕刻系統的示意圖；及圖12係顯示依照又另一實施例用於電漿蝕刻系統之基板夾具的示意圖。
200．．．流程圖

Claims (20)

  1. 一種絕緣層的圖案化方法，包含下列步驟：在一基板上製備一膜堆疊，該膜堆疊包含一覆蓋層、上覆於該覆蓋層的一含SiCOH層、以及上覆於該含SiCOH層的一硬遮罩；及藉由在一電漿蝕刻系統中執行一系列蝕刻製程，而將一圖案轉印穿過該膜堆疊，其中該系列蝕刻製程係依照用以實現該含SiCOH層與該下伏覆蓋層間之蝕刻選擇性的基板溫度控制法，在該電漿蝕刻系統中利用一溫度控制基板夾具，該基板溫度控制法包含：在用以將該圖案轉印穿過該硬遮罩並且非必要地將該圖案部分地轉印到該含SiCOH層的第一蝕刻製程中，控制第一基板溫度，在用以將該圖案轉印穿過該含SiCOH層的第二蝕刻製程中，將第二基板溫度控制在大於該第一基板溫度的溫度，以及在用以將該圖案轉印穿過該覆蓋層的第三蝕刻製程中，將第三基板溫度控制在小於該第二基板溫度的溫度。
  2. 如申請專利範圍第1項所述之絕緣層的圖案化方法，其中該基板溫度控制法包含：在該第一蝕刻製程中，將該第一基板溫度控制在小於約20度C的溫度；在該第二蝕刻製程中，將該第二基板溫度控制在大於約50度C的溫度；及在該第三蝕刻製程中，將該第三基板溫度控制在小於約20度C的溫度。
  3. 如申請專利範圍第1項所述之絕緣層的圖案化方法，其中轉印該圖案的該步驟係與溝渠先金屬硬遮罩(TFMHM，trench-first-metal-hard-mask)整合法或穿孔先溝渠後(VFTL，via-first-trench-last)整合法合併。
  4. 如申請專利範圍第1項所述之絕緣層的圖案化方法，其中該膜堆疊包含一遞變層，該遞變層係配置在該含SiCOH層與該覆蓋層之間。
  5. 如申請專利範圍第4項所述之絕緣層的圖案化方法，其中該遞變層包含一含有Si與選自於由O、C、以及N所組成之群組之一或多種元素的層。
  6. 如申請專利範圍第1項所述之絕緣層的圖案化方法，其中該硬遮罩包含多個層。
  7. 如申請專利範圍第1項所述之絕緣層的圖案化方法，其中該硬遮罩包含至少一含Si層、或至少一含金屬層。
  8. 如申請專利範圍第1項所述之絕緣層的圖案化方法，其中該覆蓋層包含多個層。
  9. 如申請專利範圍第1項所述之絕緣層的圖案化方法，其中該覆蓋層包含矽氮化物(Six Ny )、矽碳化物(Six Cy )、矽碳氮化物(SiCx Ny )、或SiCx Ny Hz 、或其兩者以上之組合。
  10. 如申請專利範圍第1項所述之絕緣層的圖案化方法，其中該含SiCOH層係使用氣相沉積製程所形成。
  11. 如申請專利範圍第1項所述之絕緣層的圖案化方法，其中製備該膜堆疊的該步驟更包含下列步驟：形成上覆於該硬遮罩的一遮罩，該遮罩包含上覆於一抗反射塗膜(ARC，anti-reflective coating)的一輻射敏感材料層；及使用微影技術，將該圖案形成在該遮罩中。
  12. 如申請專利範圍第1項所述之絕緣層的圖案化方法，其中該溫度控制基板夾具包含：一支撐底座，具有流體通道以在該支撐基座內循環一溫度控制熱流體；及一基板支架，隔著一絕熱體而耦合至該支撐基座的上部分，該基板支架包含：一或多個加熱元件，埋設在該基板支架內，一上表面，藉由該上表面與該基板之背側間的接觸而支撐該基板，以及一靜電夾固電極，將該基板固持在該基板支架的該上表面上。
  13. 如申請專利範圍第12項所述之絕緣層的圖案化方法，其中該溫度控制基板夾具更包含：一背側氣體供應系統，用以透過配置在該基板支架之該上表面上的複數孔口或通道至少其中一者而將一熱傳氣體供應至該基板的背側。
  14. 如申請專利範圍第13項所述之絕緣層的圖案化方法，其中該背側氣體供應系統之該複數孔口係排列在該基板支架之該上表面上的多個區段中，以改變位於該基板背側之一實質中心區域與該基板背側之一實質邊緣區域間之徑向上的背側壓力。
  15. 如申請專利範圍第12項所述之絕緣層的圖案化方法，其中該系列蝕刻製程包含：在該第一蝕刻製程期間，藉由將該基板支架控制在一第一設定點溫度，以及將該支撐基座控制在一第一基座溫度，而將該基板維持在一第一溫度分佈，該第一設定點溫度包含對應至該基板之一實質中心區域之一第一內設定點溫度以及對應至該基板之一實質邊緣區域之一第一外設定點溫度；在該第一蝕刻製程之後並且在接下來之該第二蝕刻製程之前，將該基板從該第一溫度分佈調整至一第二溫度分佈；在該第二蝕刻製程期間，藉由將該基板支架控制在一第二設定點溫度、以及將該支撐基座控制在一第二基座溫度，而將該基板維持在該第二溫度分佈，該第二設定點溫度包含一第二內設定點溫度以及一第二外設定點溫度且該第二內設定點溫度與該第二外設定點溫度係不同於該第一內設定點溫度與該第一外設定點溫度；在該第二蝕刻製程之後並且在接下來之該第三蝕刻製程之前，將該基板從該第二溫度分佈調整至一第三溫度分佈；及在該第三蝕刻製程期間，藉由將該基板支架控制在一第三設定點溫度、以及將該支撐基座控制在一第三基座溫度，而將該基板維持在該第三溫度分佈，該第三設定點溫度包含一第三內設定點溫度以及一第三外設定點溫度，而該第三內設定點溫度與該第三外設定點溫度係不同於該第二內設定點溫度與該第二外設定點溫度。
  16. 一種在基板上製備溝渠-穿孔結構的方法，包含下列步驟：在一基板上製備一膜堆疊，該膜堆疊包含一覆蓋層、上覆於該覆蓋層的一含SiCOH層、以及上覆於該含SiCOH層的一硬遮罩；將一溝渠圖案形成在該硬遮罩中；製備上覆於該硬遮罩並具有一穿孔圖案的一穿孔圖案化層，該穿孔圖案係與該溝渠圖案對正；在一電漿蝕刻系統中，使用一第一蝕刻製程將該穿孔圖案化層中的該穿孔圖案至少部分地轉印到該含SiCOH層；去除該穿孔圖案化層；在該電漿蝕刻系統中，使用一第二蝕刻製程將該硬遮罩中的該溝渠圖案轉印到該含SiCOH層而不穿透該覆蓋層；在該電漿蝕刻系統中，使用一第三蝕刻製程將該含SiCOH層中的該穿孔圖案轉印到該覆蓋層；及在轉印該溝渠圖案時，依照用以實現該含SiCOH層與該覆蓋層間之蝕刻選擇性的基板溫度控制法，在該電漿蝕刻系統中利用一溫度控制基板夾具，該基板溫度控制法包含：在用以將該穿孔圖案轉印到該含SiCOH層的該第一蝕刻製程中，控制一第一基板溫度，在用以將該溝渠圖案轉印到該含SiCOH層的該第二蝕刻製程中，將一第二基板溫度控制在大於該第一基板溫度的溫度，以及在用以將該穿孔圖案轉印到該覆蓋層的該第三蝕刻製程中，將一第三基板溫度控制在小於該第二基板溫度的溫度。
  17. 如申請專利範圍第16項所述之在基板上製備溝渠-穿孔結構的方法，其中該基板溫度控制法包含：在該第一蝕刻製程中，將該第一基板溫度控制在小於約20度C的溫度；在該第二蝕刻製程中，將該第二基板溫度控制在大於約50度C的溫度；及在該第三蝕刻製程中，將該第三基板溫度控制在小於約20度C的溫度。
  18. 如申請專利範圍第16項所述之在基板上製備溝渠-穿孔結構的方法，更包含下列步驟：將一遞變層配置在該含SiCOH層與該覆蓋層之間；及將該穿孔圖案轉印到該遞變層。
  19. 如申請專利範圍第16項所述之在基板上製備溝渠-穿孔結構的方法，其中該硬遮罩包含一含金屬層；而該覆蓋層包含矽氮化物(Six Ny )、矽碳化物(Six Cy )、矽碳氮化物(SiCx Ny )、或SiCx Ny Hz 、或其兩者以上之組合。
  20. 一種在基板上製備溝渠-穿孔結構的方法，包含下列步驟：在一基板製備一膜堆疊，該膜堆疊包含一覆蓋層、上覆於該覆蓋層的一含SiCOH層、以及上覆於該含SiCOH層的一硬遮罩；將一穿孔圖案形成在該硬遮罩中；在一電漿蝕刻系統中，使用一第一蝕刻製程將該硬遮罩中的該穿孔圖案至少部分地轉印到該含SiCOH層；製備上覆於該硬遮罩並具有一溝渠圖案的一溝渠圖案化層，該溝渠圖案係與該穿孔圖案對正；將該溝渠圖案轉印到該硬遮罩；去除該溝渠圖案化層；在該電漿蝕刻系統中，使用一第二蝕刻製程將該硬遮罩中的該溝渠圖案轉印到該含SiCOH層而不穿透該覆蓋層；在該電漿蝕刻系統中，使用一第三蝕刻製程將該含SiCOH層中的該穿孔圖案轉印到該覆蓋層；及在轉印該溝渠圖案時，依照用以實現該含SiCOH層與該覆蓋層間之蝕刻選擇性的基板溫度控制法，在該電漿蝕刻系統中利用一溫度控制基板夾具，該基板溫度控制法包含：在用以將該穿孔圖案轉印到該含SiCOH層的該第一蝕刻製程中，控制一第一基板溫度，在用以將該溝渠圖案轉印到該含SiCOH層的該第二蝕刻製程中，將一第二基板溫度控制在大於該第一基板溫度的溫度，以及在用以將該穿孔圖案轉印到該覆蓋層的該第三蝕刻製程中，將一第三基板溫度控制在小於該第二基板溫度的溫度。
TW100119599A 2010-06-11 2011-06-03 金屬內連線之絕緣堆疊的選擇性蝕刻方法 TWI512823B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/814,255 US8435901B2 (en) 2010-06-11 2010-06-11 Method of selectively etching an insulation stack for a metal interconnect

Publications (2)

Publication Number Publication Date
TW201218274A TW201218274A (en) 2012-05-01
TWI512823B true TWI512823B (zh) 2015-12-11

Family

ID=45096574

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100119599A TWI512823B (zh) 2010-06-11 2011-06-03 金屬內連線之絕緣堆疊的選擇性蝕刻方法

Country Status (6)

Country Link
US (1) US8435901B2 (zh)
JP (2) JP6285716B2 (zh)
KR (1) KR101769651B1 (zh)
DE (1) DE112011101976B4 (zh)
TW (1) TWI512823B (zh)
WO (1) WO2011156253A1 (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8591755B2 (en) * 2010-09-15 2013-11-26 Lam Research Corporation Methods for controlling plasma constituent flux and deposition during semiconductor fabrication and apparatus for implementing the same
TWI553739B (zh) * 2011-06-09 2016-10-11 聯華電子股份有限公司 一種形成開口的方法
US8735283B2 (en) * 2011-06-23 2014-05-27 International Business Machines Corporation Method for forming small dimension openings in the organic masking layer of tri-layer lithography
US20130043559A1 (en) * 2011-08-17 2013-02-21 International Business Machines Corporation Trench formation in substrate
KR101913891B1 (ko) * 2011-09-27 2018-10-31 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 반도체 장치의 제조 방법
JP5973731B2 (ja) * 2012-01-13 2016-08-23 東京エレクトロン株式会社 プラズマ処理装置及びヒータの温度制御方法
US9349689B2 (en) 2012-04-20 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices including conductive features with capping layers and methods of forming the same
US8859430B2 (en) * 2012-06-22 2014-10-14 Tokyo Electron Limited Sidewall protection of low-K material during etching and ashing
KR102153246B1 (ko) 2012-10-30 2020-09-07 레르 리키드 쏘시에떼 아노님 뿌르 레드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 규소-함유 필름의 에칭을 위한 방법 및 에칭 가스
US8668835B1 (en) 2013-01-23 2014-03-11 Lam Research Corporation Method of etching self-aligned vias and trenches in a multi-layer film stack
US9299574B2 (en) 2013-01-25 2016-03-29 Applied Materials, Inc. Silicon dioxide-polysilicon multi-layered stack etching with plasma etch chamber employing non-corrosive etchants
US8987139B2 (en) 2013-01-29 2015-03-24 Applied Materials, Inc. Method of patterning a low-k dielectric film
US9129911B2 (en) 2013-01-31 2015-09-08 Applied Materials, Inc. Boron-doped carbon-based hardmask etch processing
JP2014192525A (ja) * 2013-03-26 2014-10-06 Tokyo Electron Ltd 多孔質有機シリカＬｏｗ−ｋ材料をエッチングする方法
US8906810B2 (en) * 2013-05-07 2014-12-09 Lam Research Corporation Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization
JP6159172B2 (ja) * 2013-06-26 2017-07-05 東京エレクトロン株式会社 温度制御方法及びプラズマ処理装置
US8809185B1 (en) * 2013-07-29 2014-08-19 Tokyo Electron Limited Dry etching method for metallization pattern profiling
JP6094813B2 (ja) * 2013-09-02 2017-03-15 パナソニックＩｐマネジメント株式会社 プラズマ処理装置
JP6230930B2 (ja) * 2014-02-17 2017-11-15 東京エレクトロン株式会社 半導体装置の製造方法
CN104979268B (zh) * 2014-04-02 2018-10-16 中芯国际集成电路制造(上海)有限公司 叠层结构的形成方法以及互连结构的形成方法
US9576894B2 (en) * 2015-06-03 2017-02-21 GlobalFoundries, Inc. Integrated circuits including organic interlayer dielectric layers and methods for fabricating the same
US9799550B2 (en) 2015-09-04 2017-10-24 United Microelectronics Corp. Manufacturing method for forming a semiconductor structure
US9691723B2 (en) 2015-10-30 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Connector formation methods and packaged semiconductor devices
US10121655B2 (en) 2015-11-20 2018-11-06 Applied Materials, Inc. Lateral plasma/radical source
US9966454B2 (en) 2015-12-14 2018-05-08 International Business Machines Corporation Contact area to trench silicide resistance reduction by high-resistance interface removal
US9978563B2 (en) * 2016-01-27 2018-05-22 Tokyo Electron Limited Plasma treatment method to meet line edge roughness and other integration objectives
CN108885988B (zh) * 2016-03-31 2023-09-01 东京毅力科创株式会社 基片液处理装置、基片液处理方法和存储有基片液处理程序的计算机可读存储介质
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US12051589B2 (en) 2016-06-28 2024-07-30 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
DE102017127920A1 (de) 2017-01-26 2018-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen
SG10201801132VA (en) 2017-02-13 2018-09-27 Lam Res Corp Method to create air gaps
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US10438806B2 (en) * 2017-04-27 2019-10-08 Tokyo Electron Limited Methods and system of using organosilicates as patterning films
JP6877290B2 (ja) * 2017-08-03 2021-05-26 東京エレクトロン株式会社 被処理体を処理する方法
KR102604345B1 (ko) 2018-01-30 2023-11-20 램 리써치 코포레이션 패터닝에서 주석 옥사이드 맨드렐들 (mandrels)
US10622302B2 (en) 2018-02-14 2020-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Via for semiconductor device connection and methods of forming the same
WO2019182872A1 (en) * 2018-03-19 2019-09-26 Lam Research Corporation Chamfer-less via integration scheme
US11158775B2 (en) * 2018-06-08 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102018126130B4 (de) * 2018-06-08 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und -verfahren
US10992100B2 (en) 2018-07-06 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR20240031441A (ko) 2019-06-27 2024-03-07 램 리써치 코포레이션 교번하는 에칭 및 패시베이션 프로세스
US11880052B2 (en) 2020-11-20 2024-01-23 Applied Materials, Inc. Structure and method of mirror grounding in LCoS devices
US11881539B2 (en) 2020-11-20 2024-01-23 Applied Materials, Inc. Structure and method of advanced LCoS back-plane having highly reflective pixel via metallization
US11586067B2 (en) * 2020-11-20 2023-02-21 Applied Materials, Inc. Structure and method of advanced LCoS back-plane having robust pixel via metallization
US12055821B2 (en) 2020-11-20 2024-08-06 Applied Materials, Inc. Structure and method of bi-layer pixel isolation in advanced LCOS back-plane
US11908678B2 (en) 2021-01-14 2024-02-20 Applied Materials, Inc. Method of CMP integration for improved optical uniformity in advanced LCOS back-plane

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200600984A (en) * 2004-06-28 2006-01-01 Rohm Co Ltd Semiconductor device fabrication method
US7297894B1 (en) * 2006-09-25 2007-11-20 Tokyo Electron Limited Method for multi-step temperature control of a substrate
TW200746293A (en) * 2006-03-23 2007-12-16 Tokyo Electron Ltd Plasma etching method

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01146328A (ja) * 1987-12-02 1989-06-08 Fujitsu Ltd エッチング方法
JP3353296B2 (ja) * 1990-08-03 2002-12-03 ソニー株式会社 低温エッチング方法
JP2876976B2 (ja) * 1994-02-18 1999-03-31 日立電線株式会社 低温ドライエッチング方法およびその装置
JPH0927479A (ja) * 1995-07-13 1997-01-28 Sony Corp ドライエッチング方法
JPH09199484A (ja) * 1996-01-19 1997-07-31 Nippon Steel Corp 半導体装置の製造方法
JPH09232281A (ja) * 1996-02-26 1997-09-05 Sony Corp ドライエッチング処理方法
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
JP2000150415A (ja) * 1998-11-16 2000-05-30 Nec Corp 半導体装置のコンタクト形成方法
JP4173454B2 (ja) * 1999-06-24 2008-10-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6103619A (en) 1999-10-08 2000-08-15 United Microelectronics Corp. Method of forming a dual damascene structure on a semiconductor wafer
US6949203B2 (en) 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
AU3084101A (en) 2000-01-05 2001-07-16 Tokyo Electron Limited A method of wafer band-edge measurement using transmission spectroscopy and a process for controlling the temperature uniformity of a wafer
JP2002261092A (ja) 2001-02-27 2002-09-13 Nec Corp 半導体装置の製造方法
JP2003133293A (ja) * 2001-10-30 2003-05-09 Mitsubishi Electric Corp 半導体装置の製造方法
US20030220708A1 (en) * 2001-11-28 2003-11-27 Applied Materials, Inc. Integrated equipment set for forming shallow trench isolation regions
US6822202B2 (en) * 2002-03-15 2004-11-23 Oriol, Inc. Semiconductor processing temperature control
US6806203B2 (en) 2002-03-18 2004-10-19 Applied Materials Inc. Method of forming a dual damascene structure using an amorphous silicon hard mask
US6921724B2 (en) * 2002-04-02 2005-07-26 Lam Research Corporation Variable temperature processes for tunable electrostatic chuck
US6525428B1 (en) 2002-06-28 2003-02-25 Advance Micro Devices, Inc. Graded low-k middle-etch stop layer for dual-inlaid patterning
JP2004128050A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置およびその製造方法
CN1748297A (zh) 2003-02-07 2006-03-15 皇家飞利浦电子股份有限公司 用于互连结构的金属蚀刻方法和通过这种方法获得的金属互连结构
DE102004017533A1 (de) * 2003-05-03 2005-01-13 Trikon Technologies Limited, Newport Verfahren zum Ätzen von porösem Dielektrikum
US7102232B2 (en) 2004-04-19 2006-09-05 International Business Machines Corporation Structure to improve adhesion between top CVD low-k dielectric and dielectric capping layer
WO2005112092A2 (en) * 2004-05-11 2005-11-24 Applied Materials, Inc. CARBON-DOPED-Si OXIDE ETCH USING H2 ADDITIVE IN FLUOROCARBON ETCH CHEMISTRY
US7208363B2 (en) * 2005-05-05 2007-04-24 Systems On Silicon Manufacturing Co. Pte. Ltd. Fabrication of local interconnect lines
DE102005030588B4 (de) 2005-06-30 2008-10-16 Advanced Micro Devices, Inc., Sunnyvale Technik zum Reduzieren des Ätzschadens während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika
US7323410B2 (en) 2005-08-08 2008-01-29 International Business Machines Corporation Dry etchback of interconnect contacts
US7480990B2 (en) 2006-01-06 2009-01-27 International Business Machines Corporation Method of making conductor contacts having enhanced reliability
US7435676B2 (en) 2006-01-10 2008-10-14 International Business Machines Corporation Dual damascene process flow enabling minimal ULK film modification and enhanced stack integrity
JP4940722B2 (ja) * 2006-03-24 2012-05-30 東京エレクトロン株式会社 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
JP4716370B2 (ja) * 2006-03-27 2011-07-06 東京エレクトロン株式会社 低誘電率膜のダメージ修復方法及び半導体製造装置
US20070232048A1 (en) 2006-03-31 2007-10-04 Koji Miyata Damascene interconnection having a SiCOH low k layer
US20070243714A1 (en) 2006-04-18 2007-10-18 Applied Materials, Inc. Method of controlling silicon-containing polymer build up during etching by using a periodic cleaning step
US7618889B2 (en) 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
US7838800B2 (en) * 2006-09-25 2010-11-23 Tokyo Electron Limited Temperature controlled substrate holder having erosion resistant insulating layer for a substrate processing system
US7557328B2 (en) 2006-09-25 2009-07-07 Tokyo Electron Limited High rate method for stable temperature control of a substrate
US7723648B2 (en) * 2006-09-25 2010-05-25 Tokyo Electron Limited Temperature controlled substrate holder with non-uniform insulation layer for a substrate processing system
US7947609B2 (en) * 2007-08-10 2011-05-24 Tokyo Electron Limited Method for etching low-k material using an oxide hard mask
JP5349789B2 (ja) * 2007-11-14 2013-11-20 ルネサスエレクトロニクス株式会社 多層配線の形成方法
JP5198226B2 (ja) * 2008-11-20 2013-05-15 東京エレクトロン株式会社 基板載置台および基板処理装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200600984A (en) * 2004-06-28 2006-01-01 Rohm Co Ltd Semiconductor device fabrication method
TW200746293A (en) * 2006-03-23 2007-12-16 Tokyo Electron Ltd Plasma etching method
US7297894B1 (en) * 2006-09-25 2007-11-20 Tokyo Electron Limited Method for multi-step temperature control of a substrate

Also Published As

Publication number Publication date
DE112011101976B4 (de) 2015-09-10
US20110306214A1 (en) 2011-12-15
TW201218274A (en) 2012-05-01
KR101769651B1 (ko) 2017-08-18
US8435901B2 (en) 2013-05-07
JP2013529838A (ja) 2013-07-22
JP6334631B2 (ja) 2018-05-30
DE112011101976T5 (de) 2013-05-16
KR20130075766A (ko) 2013-07-05
JP6285716B2 (ja) 2018-02-28
JP2017005268A (ja) 2017-01-05
WO2011156253A1 (en) 2011-12-15

Similar Documents

Publication Publication Date Title
TWI512823B (zh) 金屬內連線之絕緣堆疊的選擇性蝕刻方法
TWI458014B (zh) 用以控制多層遮罩之圖案臨界尺寸與完整性的蝕刻製程
US8809196B2 (en) Method of etching a thin film using pressure modulation
US7115517B2 (en) Method of fabricating a dual damascene interconnect structure
US7888267B2 (en) Method for etching silicon-containing ARC layer with reduced CD bias
US8906810B2 (en) Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization
US8551877B2 (en) Sidewall and chamfer protection during hard mask removal for interconnect patterning
US8252192B2 (en) Method of pattern etching a dielectric film while removing a mask layer
TWI417960B (zh) 利用ｃｏ／ｃｏ基處理以灰化基板之低損害方法
US7998872B2 (en) Method for etching a silicon-containing ARC layer to reduce roughness and CD
WO2013192323A1 (en) Sidewall protection of low-k material during etching and ashing
KR20110018266A (ko) Ｓｆ６ 및 탄화수소를 이용하여 ａｒｃ층을 패터닝하는 방법
KR20140095031A (ko) 다중-층 필름 스택에서 자기-정렬 비아 및 트렌치를 에칭하는 방법
US20090061634A1 (en) Method for metallizing a pattern in a dielectric film
US7947609B2 (en) Method for etching low-k material using an oxide hard mask
US7935640B2 (en) Method for forming a damascene structure
TWI458013B (zh) 矽氮化物之選擇性蝕刻製程
US20090246713A1 (en) Oxygen-containing plasma flash process for reduced micro-loading effect and cd bias

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees