KR20080001742A - 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법 - Google Patents

반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법 Download PDF

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Abstract

본 발명은 스토리지 노드 콘택을 형성하기 위한 식각공정시 식각 목표치를 감소시킬 수 있는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 워드라인이 형성된 기판을 제공하는 단계와, 상기 워드라인 사이에 랜딩 플러그를 형성하는 단계와, 상기 랜딩 플러그를 덮도록 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막을 식각하여 상기 랜딩 플러그가 노출되는 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀이 매립되도록 제1 스토리지 노드 콘택 플러그를 형성하는 단계와, 상기 제1 스토리지 노드 콘택 플러그를 포함하는 전체 구조 상부를 덮도록 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막을 식각하여 상기 제1 스토리지 노드 콘택 플러그가 노출되는 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택홀이 매립되는 제2 스토리지 노드 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법을 제공한다.
반도체 메모리 소자, 스토리지 노드 콘택 플러그

Description

반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법{METHOD FOR FORMING STORAGE NODE CONTACT PLUG IN SEMICONDUCTOR MEMORY DEVICE}
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법을 설명하기 위하여 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판 11 : 게이트 산화막
12 : 폴리실리콘막 13 : 텅스텐(텅스텐실리사이드층)
14 : 하드 마스크 15 : 워드라인
16 : 스페이서 17 : 랜딩 플러그
18 : 제1 층간 절연막 19 : 콘택홀
20 : 제1 스토리지 노드 콘택 플러그
21 : 제2 층간 절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 플러그(contact plug) 형성방법, 더욱 상세하게는 캐패시터(capacitor)를 구비한 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법에 관한 것이다.
최근에는 반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 감소에 의해 반도체 소자의 제조공정시 더욱 정교한 공정 제어가 요구되고 있다. 특히, DRAM 소자의 경우, 0.115㎛ 이하에서는 상부배선과 비트라인 하부에 형성된 랜딩 플러그(landing plug)와 캐패시터의 스토리지 노드(storage node)를 접속시키기 위한 스토리지 노드 콘택 플러그(storage node contact plug) 형성공정에 대한 관심이 높아지고 있다.
일반적으로 DRAM 소자의 스토리지 노드 콘택 플러그 형성공정은 다음과 같은 방법으로 진행된다. 먼저, 비트라인이 형성된 기판 상에 층간 절연막을 증착한 후 식각공정을 실시하여 랜딩 플러그가 노출되도록 비트라인 사이를 관통하는 스토리지 노드 콘택 플러그용 콘택홀(이하, 스토리지 노드 콘택이라 함)을 형성한다. 그런 다음, 스토리지 노드 콘택이 매립되도록 폴리실리콘막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 스토리지 노드 콘택 플러그를 형성한다.
100nm 이하급 DRAM 소자에서는 스토리지 노드 콘택이 형성되는 하부 층간 절연막(Inter Layer Dielectric layer)을 대략 1000Å의 두께로 증착하고, 상부 층간 절연막을 대략 3500Å의 두께로 증착함에 따라 스토리지 노드 콘택을 형성하기 위 한 식각공정시 식각 목표치(etch target)는 총 4500Å이 된다. 이에 따라, 비트라인과의 자기정렬 접촉(Self Aligned Contact, 이하, SAC라 함)을 구현시키기 위해서는 4500Å 정도의 두께를 식각해야 하는 어려움이 있다. 이것은 곧 스토리지 노드 콘택의 바닥부의 개방 자유도(open margin)를 확보하기 위해 식각공정시 과도한 식각 목표치를 설정해야 함을 의미하고, 이로 인해 이웃하는 비트라인과의 분리가 더욱 어려워지는 문제가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 스토리지 노드 콘택을 형성하기 위한 식각공정시 식각 목표치를 감소시킬 수 있는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 스토리지 노드 콘택 플러그가 비트라인과 분리되지 않고 단락되는 문제를 해결할 수 있는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법을 제공하는데 다른 목적이 있다.
셋째, 본 발명은 스토리지 노드 콘택이 개방되지 않는 문제를 해결할 수 있는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 워드라인이 형성된 기판을 제공하는 단계와, 상기 워드라인 사이에 랜딩 플러그를 형성하는 단계와, 상기 랜딩 플러그를 덮도록 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막을 식각하여 상기 랜딩 플러그가 노출되는 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀이 매립되도록 제1 스토리지 노드 콘택 플러그를 형성하는 단계와, 상기 제1 스토리지 노드 콘택 플러그를 포함하는 전체 구조 상부를 덮도록 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막을 식각하여 상기 제1 스토리지 노드 콘택 플러그가 노출되는 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택홀이 매립되는 제2 스토리지 노드 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 5는 본 발명의 실시예에 따른 캐패시터를 구비한 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1에 도시된 바와 같이, 일련의 반도체 제조공정을 통해 워드라인(word line)(15), 스페이서(16) 및 랜딩 플러그(17)가 형성된 반도체 기판(10)을 준비한다. 이때, 워드라인(15)은 게이트 전극으로서, 게이트 산화막(11), 폴리실리콘막(12), 텅스텐(또는, 텅스텐실리사이드막)(13) 및 질화막 계열의 하드 마스크(16)로 형성할 수 있고, 랜딩 플러그(17)는 폴리실리콘막으로 형성할 수 있으며, 스페이서(16)는 산화막, 질화막 또는 산화막/질화막이 적층된 구조로 형성할 수 있다.
이어서, 반도체 기판(10) 상에 제1 스토리지 노드 콘택 형성용 절연막(18)(이하, 제1 층간 절연막이라 함)을 증착한다. 이때, 제1 층간 절연막(18)은 산화막 계열의 물질로 형성한다. 예컨대, 제1 층간 절연막(18)은 HDP(High Density Plasma)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막과 같은 일련의 산화막 계열의 막 중 선택된 어느 하나로 이루어진 단층막 또는 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다.
이어서, 제1 층간 절연막(18)의 평탄화를 위해 CMP(Chemical Mechanical Polishing) 공정을 실시할 수 있다. 이때, CMP 공정은 제1 층간 절연막(18)의 두께를 500Å 이하로 제어한다. 바람직하게는 300~500Å의 두께로 잔류되도록 실시한다.
이어서, 도 2에 도시된 바와 같이, 제1 층간 절연막(18) 상에 감광막을 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(19)을 형성한다.
한편, 감광막 패턴(19)을 형성하기 전에 제1 층간 절연막(18) 상에 하드 마스크(미도시)를 형성할 수 있는데, 이때 하드 마스크는 질화막, 폴리실리콘막 또는 아모르퍼스 카본막(amorphous carbon layer)/SiON막으로 형성할 수 있다. 또한, 하드 마스크 상부에는 일명 BARC(Bottom Anti Reflective Coating)막으로 불리어지는 반사 방지막을 도포할 수 있다.
이어서, 도 3에 도시된 바와 같이, 감광막 패턴(19, 도 2참조)을 이용한 식각공정을 실시하여 제1 층간 절연막(18, 도 2참조)을 식각한다. 이로써, 랜딩 플러그(17)가 노출되는 콘택홀(19)이 형성된다. 이때, 식각공정은 산화막 계열의 제1 층간 절연막(18)이 잘 식각되도록 CF4/Ar/O2 가스를 소스 가스로 사용할 수 있다. 또한, 오정렬(misalign)을 고려하여 산화막과 질화막 간의 식각 선택비를 높게 가져가기 위해 게이트 전극(15)의 하드 마스크(14)를 이루는 질화막(SiN)이 잘 식각되지 않도록 폴리머가 풍부한 가스(polymer rich gas)를 사용할 수도 있다. 또한, 질화막과 식각 선택비를 갖는 산화막 식각 가스로는 C4F8, C5F8, C4F6 등의 SAC 가스 를 사용할 수 있다.
이어서, 감광막 패턴(19)을 제거한다.
한편, 도 3에서 '18A'는 제1 층간 절연막 패턴이다.
이어서, 도 4에 도시된 바와 같이, 콘택홀(19)이 매립되도록 폴리실리콘막을 증착한 후 에치백(etch back) 공정을 실시하여 제1 스토리지 노드 콘택 플러그(20)를 형성한다.
이어서, 제1 스토리지 노드 콘택 플러그(20)와 전기적으로 연결되지 않도록 제1 층간 절연막 패턴(18A) 내부에 비트라인 콘택 플러그(bit line contact plug)(미도시)를 형성한 후 그 상부에 비트라인(bit line)(미도시)을 형성할 수 있다.
이어서, 도 5에 도시된 바와 같이, 제1 스토리지 노드 콘택 플러그(20)를 덮도록 제2 층간 절연막(21)을 증착한다. 이때, 제2 층간 절연막(21)은 제1 층간 절연막 패턴(18A)과 동일한 물질로 형성한다.
이어서, 제2 층간 절연막(21)의 평탄화를 위해 CMP 공정을 실시할 수 있다. 이때, CMP 공정은 제2 층간 절연막(21)의 두께를 500Å 이하로 제어한다. 바람직하게는 300~500Å의 두께로 잔류되도록 실시한다.
이어서, 상기에서 설명한 도 2 내지 도 4에 도시된 과정을 반복적으로 실시하여 제1 스토리지 노드 콘택 플러그(20)와 연결되는 제2 스토리지 노드 콘택 플러그(미도시)를 형성한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상 기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 스토리지 노드 콘택 플러그를 제1 및 제2 콘택 플러그로 분리하여 공정을 진행함으로써 다음과 같은 효과들을 얻을 수 있다.
첫째, 스토리지 노드 콘택을 형성하기 위한 식각공정시 식각 목표치를 감소시킬 수 있다. 즉, 스토리지 노드 콘택 플러그를 제1 및 제2 콘택 플러그로 분리하여 공정을 진행함으로써 각 콘택 플러그용 콘택홀을 형성하기 위한 식각공정시 식각 목표치를 감소시킬 수 있다.
둘째, 스토리지 노드 콘택 플러그가 비트라인과 분리되지 않고 단락되는 문제를 해결할 수 있다. 즉, 스토리지 노드 콘택을 형성하기 위한 식각공정시 식각 목표치를 감소시킴으로써 인접하게 형성된 비트라인이 노출되는 현상이 방지되어 스토리지 노드 콘택 플러그와 비트라인이 서로 전기적으로 단락되는 문제를 해결할 수 있다.
셋째, 스토리지 노드 콘택이 개방되지 않는 문제를 해결할 수 있다. 즉, 스토리지 노드 콘택을 형성하기 위한 식각공정시 식각 목표치를 감소시킴으로써 그 만큼 공정 제어가 쉬어 스토리지 노드 콘택의 바닥부가 개방되지 않는 문제를 해결 할 수 있다.

Claims (6)

  1. 워드라인이 형성된 기판을 제공하는 단계;
    상기 워드라인 사이에 랜딩 플러그를 형성하는 단계;
    상기 랜딩 플러그를 덮도록 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 식각하여 상기 랜딩 플러그가 노출되는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀이 매립되도록 제1 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 제1 스토리지 노드 콘택 플러그를 포함하는 전체 구조 상부를 덮도록 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막을 식각하여 상기 제1 스토리지 노드 콘택 플러그가 노출되는 제2 콘택홀을 형성하는 단계; 및
    상기 제2 콘택홀이 매립되는 제2 스토리지 노드 콘택 플러그를 형성하는 단계
    를 포함하는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 스토리지 노드 콘택 플러그를 형성하는 단계 후, 상기 제1 스토리 지 노드 콘택 플러그와 전기적으로 단락되지 않도록 상기 제1 층간 절연막 상에 비트라인을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법.
  3. 제 1 항에 있어서,
    상기 워드라인의 최상부에는 질화막 계열의 물질로 하드 마스크가 형성된 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법.
  4. 제 3 항에 있어서,
    상기 제1 콘택홀을 형성하는 단계는 상기 제1 층간 절연막과 상기 하드 마스크 간의 식각 선택비를 이용하여 선택적으로 상기 제1 층간 절연막만을 식각하는 식각 조건으로 실시하는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법.
  5. 제 4 항에 있어서,
    상기 식각 조건은 C4F6, C5F8 및 C4F8 중 선택된 어느 하나의 가스를 이용하여 실시하는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법.
  6. 제 4 항에 있어서,
    상기 식각 조건은 CF4/Ar/O2 가스를 이용하여 실시하는 반도체 메모리 소자의 스토리지 노드 콘택 플러그 형성방법.
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