DE4234528C2 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu deren Herstellung

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Description

Die Erfindung bezieht sich auf eine Halbleitervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1 sowie auf ein Verfahren zu deren Herstellung gemäß dem Oberbegriff des Patentanspruchs 7.
Isolierschicht-Feldeffekttransistoren und insbesondere Me­ talloxydhalbleiter- bzw. MOS-Feldeffekttransistoren sind spannungsgesteuerte Vorrichtungen mit hoher Eingangsim­ pedanz. Wegen ihrer Eigenschaften einschließlich der vorste­ hend genannten, die gegenüber bipolaren Transistoren vorteil­ haft sind, werden sie in großem Ausmaß als diskrete Vorrich­ tungen oder als Bestandteile integrierter Schaltungen verwendet und sind aktive Vorrichtungen, die in Bereichen niedriger Frequenzen oder hoher Frequenzen betrieben werden.
Fig. 1 zeigt einen Schnitt durch einen Hauptteil eines her­ kömmlichen Isolierschicht-Feldeffekttransistors bzw. IGFET 20 mit der am meisten üblichen Struktur. Der IGFET 20 enthält ein Substrat 10 beispielsweise aus P+-Silizium, eine auf einer Fläche des Substrats 10 aufgebrachte Epitaxialschicht 11 aus P-Silizium und eine Isolierschicht 12 beispielsweise aus Siliziumoxyd, die die Oberfläche der Epitaxialschicht 11 überdeckt. In der Epitaxialschicht 11 sind eine schwach dotierte Sourcezone 16 und eine schwach dotierte Drainzone 17 ausgebildet, die von der Sourcezone 16 einen kleinen Abstand ℓ hat. Auf demjenigen Bereich der Isolierschicht 12, der über dem Bereich der Epitaxialschicht 11 zwischen den Zonen 16 und 17 mit der Länge ℓ liegt, ist eine Gateelektrode 13 angeord­ net. Eine Passivierungsschicht 18 überdeckt die Isolier­ schicht 12 und die Gateelektrode 13. Aus Gründen, die einem nachfolgend beschriebenen Herstellungsprozeß zuzuschreiben sind, erstrecken sich die einander gegenüberliegenden Ränder der beiden schwach dotierten Zonen 16 und 17 über die Ränder der Gateelektrode 13 hinaus in Bereiche der Epitaxialschicht 11 unterhalb der Gateelektrode 13. Daher überlappt die Gate­ elektrode 13 die Zonen 16 und 17 jeweils über Längen ℓ1 bzw. ℓ2.
Unter Bezugnahme auf Fig. 4 wird nun ein Verfahren zur Her­ stellung des IGFET mit der vorstehend beschriebenen Struktur beschrieben.
Zuerst wird das (nicht gezeigte) P+-Si-Substrat hergestellt. Auf eine Fläche des Substrats wird beispielsweise durch chemisches Bedampfen (CVD) die P-Si-Epitaxialschicht 11 aufgebracht. Auf der Oberfläche der Si-Epitaxialschicht 11 wird beispielsweise durch thermische Oxidation die Isolier­ schicht 12 gebildet. Auf die Isolierschicht 12 wird durch Aufsprühen oder Bedampfen ein Metall für die Gateelektrode als Metallfilm 13a aufgebracht. Als nächstes wird über dem Metallfilm 13a ein Abdecklack aufgetragen, der dann nach irgendeinem bekannten Formungsverfahren zu einer Abdecklack­ schicht 14 an einer Stelle geformt wird, an der die Gateelek­ trode auszubilden ist. Auf diese Weise ergibt sich eine Struktur gemäß Fig. 2(a).
Als nächstes wird die Abdecklackschicht 14 als Maske zum Ätzen des Metallfilms 13a verwendet, was die Gateelektrode 13 mit einer gewünschten Länge L ergibt (Fig. 2(b)). Danach wird die Abdecklackschicht 14 über der Gateelektrode 13 entfernt. Dann werden die obere freiliegende Fläche der Gateelektrode 13 und die freiliegende Oberfläche der Isolierschicht 12 mit einer anderen Abdecklackschicht 15 überdeckt. Die Abdecklack­ schicht 15 wird derart geformt, daß der links von der Mitte der Gateelektrode 13 liegende Bereich derselben entfernt wird. Als nächstes werden unter Verwendung des verbliebenen rechten Bereichs der Abdecklackschicht 15 und des freiliegen­ den Bereichs der Gateelektrode 13 als Maske eine Leitfähig­ keit bestimmende Fremdatome für den zum Leitungstyp der Epitaxialschicht 11 entgegengesetztes. Leitungstyp, in diesem Fall für den N-Leitungstyp implantiert, um dadurch die schwach dotierte Sourcezone 16 gemäß Fig. 2(c) zu bilden. Dann wird die Abdecklackschicht 15 vollständig abgetragen und es werden Fremdatome für den gleichen Leitungstyp (N- Leitungstyp) wie für die Sourcezone in einer weitaus gerin­ geren Menge (nämlich mit geringerer Konzentration) implan­ tiert, um dadurch die schwach dotierte Drainzone 17 zu bil­ den.
Danach folgt eine Wärmebehandlung zum Stabilisieren der Struktur. Die bei der ersten Implantation injizierten Fremd­ atome diffundieren während der Implantationen und der nach­ folgenden Erwärmung in die Epitaxialschicht 11 nicht nur in Tiefenrichtung, sondern auch in seitlicher Richtung in einen Bereich unterhalb der Gateelektrode 13 ein, während die bei der zweiten Implantation injizierten Fremdatome während der zweiten Implantation und der Erwärmung in die Epitaxialschicht 11 nicht nur in der Tiefenrichtung, sondern auch in seitli­ cher Richtung in einen Bereich unterhalb der Gateelektrode 13 eindiffundieren. Auf diese Weise entstehen die Überlappungs­ abschnitte mit den Längen ℓ1 und ℓ2 (Fig. 2 (d)).
Danach wird über die Gateelektrode 13 und die Isolierschicht 12 die Passivierungsschicht 18 aufgebracht, was die in Fig. 1 gezeigte Vorrichtung ergibt. Komponenten wie eine Sourceelektrode, eine Drainelektrode und Elektrodenzuleitun­ gen, die nicht direkt mit der Erfindung in Zusammenhang stehen, sind in den Fig. 1 und 2 nicht dargestellt und ihre Erläuterung ist weggelassen.
Eine obere Grenzfrequenz fT, die ein Merkmal für Hochfrequenzeigenschaften des IGFET der vorstehend be­ schriebenen Struktur ist, ist folgendermaßen bestimmt:
fT = gm/2πCgs
wobei gm die Transkonduktanz bzw. Steilheit des IGFET ist und Cgs die Gate-Source-Kapazität des IGFET ist.
Bekanntermaßen zeigt der IGFET im Bereich hoher Frequenzen umso bessere Eigenschaften, je höher die obere Grenzfrequenz fT ist. Da sich bei der in Fig. 1 und 2 gezeigten üblichen Struktur eines IGFET der Rand der Sourcezone 16 in den unter der Gateelektrode 13 liegenden Bereich der Epitaxialschicht 11 erstreckt, ist die Gate-Source-Kapazität Cgs groß. Infol­ gedessen ist die Grenzfrequenz fT niedriger und die Hochfre­ quenzeigenschaften des IGFET sind verschlechtert.
Zum Verbessern der Hochfrequenzeigenschaften des IGFET mit der vorstehend beschriebenen Struktur sollten die Abmessungen der Gateelektrode 13 so weit wie möglich verringert werden. Zum Verringern der Abmessungen der Gateelektrode 13 muß bei deren Herstellung ein hochpräzises Maskierverfahren angewandt werden. Außerdem muß nach dem Bilden der Gateelektrode 13 mit derart geringen Abmessungen für das Bilden der schwach do­ tierten Zonen 16 und 17 durch Eindiffundieren von unter­ schiedlichen Mengen an Fremdatomen für die jeweiligen Zonen ein hochgenaues Formungs- und Maskierverfahren für das Formen des Randes der Abdecklackschicht 15 auf der Gateelektrode 13 angewandt werden (Fig. 2(c)). Für höhere Arbeitsfrequenzen werden die Abmessungen der Gateelektrode 13 kleiner, so daß für die beiden Maskierungsschritte höhere Genauigkeit erfor­ derlich ist, wodurch der Herstellungsprozeß kompliziert wird und höhere Geschicklichkeit und größere Sorgfalt erfordert. Infolgedessen ist die Herstellungsausbeute beträchtlich verringert.
Aus den Veröffentlichungen "A New Self-Aligned GaAs FET With A Mo/WSix T-Gate" von M. Suzuki et. al. in IEEE Electron De­ vice Letters, Vol. EDL-6; Nr. 10, Oktober 1985, Seiten 542- 544, sowie "A 0,25-µm Gate-Length Pseudomorphic HFET With 32- mW Output Power at 94 GHz" von Philip M. Smith et. al. in IEEE Electron Device Letters, Vol. 10; Nr. 10, Oktober 1989, Seiten 437-439, sind selbstleitende n-Kanal Feldeffekt­ transistoren bzw. MESFET's bekannt, bei denen das metallische Gate in direktem Kontakt auf dem selbstleitenden Kanal ausge­ bildet ist und somit eine Schottky-Diode bildet. Bei diesen Anordnungen muß das Gate lediglich irgendwo innerhalb der Ka­ nalzone angeordnet sein. Eine genaue Ausrichtung des Gates mit den Drain- und Sourcezonen erfolgt bei selbstleitenden MESFET's lediglich zu dem Zweck, zwischen Drain- und Kanalzo­ nen bzw. Source- und Kanalzonen auftretende undefinierte Wi­ derstände möglichst genau zu definieren.
Darüber hinaus ist aus "A New Vertical Double Diffused MOSFET - The Self-Aligned Terraced-Gate MOSFET" von Daisuke Ueda et. al. in IEEE Transactions on Electron Devices, Vol. ED-31, Nr. 4, April 1984, Seiten 416-420, ein vertikaler Leistungs- MOSFET bekannt, bei dem zwar die Drain-Gate-Kapazität durch eine mesaförmige SiO2-Schicht verringert ist, ansonsten jedoch keine Selbstausrichtung des Gates hinsichtlich des Kanals stattfindet.
Weiterhin ist aus "Quadruply Self-Aligned MOS (QSA MOS) - A New Short-Channel High-Speed High-Density MOSFET For VLSI" von Kuniichi Ohta et. al. in IEEE Journal Of Solid-State Cir­ cuits, Vol. SC-15, Nr. 4, August 1980, Seiten 417-423 eine Halbleitervorrichtung der eingangs genannten Art bekannt.
Genauer ist aus dieser Literaturstelle ein selbstjustierender Kurzkanal-MOSFET bekannt, der ein Substrat, bzw. eine auf das Substrat aufgebrachte Halbleiter-Epitaxialschicht eines Lei­ tertyps, eine Sourcezone und eine Drainzone mit zur Epitaxi­ alschicht entgegengesetztem Leitungstyp, die in der Epitaxi­ alschicht in geringem Abstand voneinander ausgebildet sind, eine zumindest einen Teil der Epitaxialschicht überdeckende Isolierschicht, und eine auf der Isolierschicht angeordnete Gateelektrode aufweist.
Dabei basiert die selbstjustierende Struktur dieses MOSFET's im wesentlichen auf dem verwendeten Gate-Material, welches aus Polysilizium besteht. In einem Oxydationsprozeß wird ei­ nerseits der aktive Flächenbereich des als Dotierungsmaske dienenden Polysilizium-Gates verringert (Ausbilden einer SiO2-Schicht), während sich andererseits in einem Ausheilver­ fahren die Dotierungsbereiche von Drain und Source unter dem Gate zueinander vergrößern. Dadurch entsteht ein Kurzkanal- MOSFET, der besonders geringe Gate-Source- und Drain-Source- Kapazitäten und folglich gute Hochfrequenzeigenschaften auf­ weist. Die Herstellung dieses MOSFET's ist jedoch aufgrund des verwendeten Polysilizium-Gates sehr aufwendig und benö­ tigt zudem für die Kontaktierung der Source-, Drain- und Gate-Anschlüsse eine zusätzliche Maske.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei­ tervorrichtung sowie ein Verfahren zu deren Herstellung gemäß dem Oberbegriff der Patentansprüche 1 und 7 derart weiterzu­ bilden, daß bei einfacher und kostengünstiger Herstellung bessere Hochfrequenzeigenschaften der Halbleitervorrichtung erzielbar sind.
Diese Aufgabe wird mit den kennzeichnenden Merkmalen der Pa­ tentansprüche 1 und 7 gelöst.
Demgemäß wird durch Verwendung einer aus zwei unterschiedli­ chen Elektrodenteilen geschichteten Gatelektrode eine aktive Kanalzone unter der unteren Elektrodenschicht auf besonders einfache Weise derart ausgebildet, daß die Gate-Source- und Drain-Source-Kapazitäten besonders klein sind und die Halb­ leitervorrichtung somit besonders günstige Hochfrequenzeigen­ schaften aufweist.
Im einzelnen wird dabei durch ein spezielles Trockenätzver­ fahren in Kombination mit der auftretenden Unterdiffusion der Drain- und Sourcediffusionsgebiete ein MOSFET geschaffen, bei dem die Kanten der unteren Gateelektrodenschicht exakt mit den Enden des Kanals bzw. mit den Rändern der Drain- und Sourcezonen übereinstimmen.
Die Erfindung ist nachstehend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnung näher erläutert, in deren Figuren durchgehend gleiche Bezugszeichen gleiche oder ähnliche Komponenten oder Funktionen bezeichnen. Es zeigen:
Fig. 1 eine Schnittansicht eines Hauptteils eines der herkömmlichsten Isolierschicht-Feldeffekttransisto­ ren.
Fig. 2(a) bis 2(d) Schnittansichten zur Erläuterung eines herkömmlichen Verfahrens zur Herstellung des in Fig. 1 gezeigten Isolierschicht-Feldeffekttransistors.
Fig. 3 eine Schnittansicht eines Hauptteils eines Isolierschicht-Feldeffekttransistors als Ausführungs­ beispiel für Halbleitervorrichtungen.
Fig. 4(a) bis 4(e) Schnittansichten, die aufeinanderfolgende Schritte bei einem Verfahren zur Herstellung des in Fig. 3 gezeigten Isolier­ schicht-Feldeffekttransistors gemäß einem Ausführungsbeispiel veranschaulichen.
Die Fig. 3 ist eine Schnittansicht eines Hauptteils eines Isolierschicht-Feldeffekttran­ sistors (IGFET) 30 mit verbesserten Hochfrequenzeigenschaf­ ten. Der IGFET ist ein Beispiel für Halblei­ tervorrichtungen.
Gemäß Fig. 3 enthält der IGFET 30 ein geeignetes Substrat 10 wie beispielsweise ein P+-Silizium-Substrat. Auf einer Ober­ fläche des Substrats 10 ist eine Epitaxialschicht 11 aus P- Silizium angeordnet. In der Epitaxialschicht 11 sind an deren Hauptfläche angrenzend eine schwach dotierte N+-Sourcezone 16 und eine schwach dotierte N-Drainzone 17 ausgebildet. Die Sourcezone 16 und die Drainzone 17 stehen einander mit einem kleinen Zwischenabstand ℓ gegenüber. Auf die Oberflächen der Zonen 16 und 17 sind jeweils eine Sourceelektrode 19a und eine Drainelektrode 19c aufgebracht. Auf den Oberflächenbe­ reich der Epitaxialschicht 11 zwischen den Elektroden 19a und 19c (bzw. zwischen den Zonen 16 und 17 und gewissen Oberflä­ chenbereichen der Zonen 16 und 17) ist eine Gate-Isolier­ schicht 12 (beispielsweise aus Siliziumoxyd) aufgebracht. Auf der Isolierschicht 12 ist unmittelbar über dem zwischen den beiden Zonen 16 und 17 liegenden Bereich der Epitaxialschicht 11 ein unterer Gateelektrodenteil 13a aus einem Gateelektro­ denmetall wie Molybdän angeordnet. Über dem unteren Gateelek­ trodenteil 13a ist ein oberer Gateelektrodenteil 13b angeord­ net. Gemäß der nachfolgenden Beschreibung besteht der obere Gateelektrodenteil 13b aus einem Metallmaterial, das durch ein bei dem Herstellungsprozeß verwendetes ausgewähltes Ätzmittel mit einer geringeren Geschwindigkeit als das Me­ tallmaterial des unteren Gatenelektrodenteils 13a geätzt wird. Zur zweckdienlichen Nutzung des Unterschieds hinsicht­ lich der Ätzgeschwindigkeit ist der obere Gateelektrodenteil 13b seitlich länger ausgebildet als der untere Gateelektro­ denteil 13a. Auf den oberen Gateelektrodenteil 19b ist eine Gateelektrode 19a aufgebracht und ein Passivierungsfilm 18 überdeckt die ganze Oberfläche der Struktur. In Fig. 3 sind zur Vereinfachung Elektrodenzuleitungen und andere Komponen­ ten weggelassen, die nicht Gegenstand der Erfindung sind.
Als nächstes wird unter Bezugnahme auf Fig. 4(a) bis 4(e) ein Verfahren zur Herstellung des in Fig. 3 gezeigten IGFET 30 gemäß einem Ausführungsbeispiel beschrieben.
Zuerst wird ein (nicht dargestelltes) Substrat 10 herge­ stellt. Auf einer Fläche des Substrats 10 wird eine P- Silizium-Epitaxialschicht 11 gezüchtet. Als Substrat 10 kann ein Halbleitersubstrat, ein Isoliersubstrat, eine auf einem Isoliermaterial aufgebrachte Halbleiterschicht oder irgendein anderes geeignetes, auf dem Gebiet der Halbleitertechnik bekanntes Substrat verwendet werden. Bei dem dargestellten Ausführungsbeispiel wird ein P+-Siliziumsubstrat verwendet. Auf der Oberfläche der Epitaxialschicht 11 auf dem P+-Silizi­ umsubstrat 10 wird ein Siliziumoxydfilm 12 ausgebildet, aus dem eine Gate-Isolierschicht 12 geformt wird. Der Silizium­ oxydfilm 12 kann beispielsweise durch thermisches Oxydieren des Oberflächenbereichs der Silizium-Epitaxialschicht 11 gebildet werden. Als nächstes werden auf den Siliziumoxydfilm 12 durch Aufsprühen oder Aufdampfen Molybdän und Titan-Wolf­ ram in dieser Aufeinanderfolge abgelagert, was eine Schich­ tung aus einem Molybdänfilm 13a' und einem Titan-Wolfram-Film 13b' auf dem Siliziumoxydfilm 12 ergibt. Über dem Titan- Wolfram-Film 13b' wird ein erster Abdecklack aufgetragen und daraus durch einen fotolithografischen Prozeß eine erste Abdecklackschicht 14 an einer Stelle gebildet, an der eine Gateelektrode 13b ausgebildet werden soll. Dies ergibt ein in Fig. 4(a) gezeigtes Gebilde.
Als nächstes werden unter Verwendung der ersten Abdecklack­ schicht 14 als Maske der Titan-Wolfram-Film 13b', der Molyb­ dänfilm 13a' und der Siliziumoxydfilm 12 der Trockenätzung unterzogen. Es kann ein Halogengas wie Cl2F2 + O2 verwendet werden, dem Sauerstoff (O2) oder Wasserstoff (H2) hinzugefügt ist. Die Metallätzgeschwindigkeit eines solchen Ätzgases ist für Titan-Wolfram verhältnismäßig gering, für Molybdän ver­ hältnismäßig hoch und für Siliziumoxyd verhältnismäßig ge­ ring. Dementsprechend verbleibt gemäß Fig. 4(b) ein verhält­ nismäßig langer Siliziumoxydfilm 12, ein verhältnismäßig kurzer Molybdänfilm 13a und ein verhältnismäßiger langer Titan-Wolfram-Film 13b. Der Molybdänfilm 13a und der Titan- Wolfram-Film 13b sind jeweils der untere bzw. obere Gateelek­ trodenteil.
Als nächstes wird die in Fig. 4(b) gezeigte erste Abdecklack­ schicht 14 entfernt. Über dieses Gebilde wird wieder ein Abdecklack aufgebracht und durch Fotolithografie eine zweite Abdecklackschicht 15 gebildet, die den Bereich rechts von der Mittellinie der Oberfläche des oberen Gateelektrodenteils 13b überdeckt und sich über den rechten Seitenteil der Epitaxial­ schicht 11 erstreckt. Unter Verwendung der zweiten Foto- Abdecklackschicht 15 als Maske wird ein weiterer Ätzprozeß mit dem gleichen Ätzgas wie bei dem ersten Ätzen, nämlich mit Cl2F2 + O2 oder einem anderen Ätzgas ausgeführt, das gleichar­ tige Ätzeigenschaften zeigt. Als Ergebnis dieses Ätzens wird der untere Gateelektrodenteil 13a aus Molybdän seitlich von der Source her (nämlich von links in der Zeichnung her) derart geätzt, daß gemäß Fig. 4(c) die in seitlicher Richtung gemessene Elektrodenlänge, nämlich die Gatelänge L' weiter verringert wird. Auf diese Weise wird der untere Gateelektro­ denteil 13a seitlich kürzer als der obere Gateelektrodenteil 13b und zugleich zu der (rechten) Drainzone hin in bezug auf den oberen Gateelektrodenteil 13b versetzt.
Unter Verwendung des oberen Gateelektrodenteils 13b und der zweiten Abdecklackschicht 15 als Maske werden Fremdatome für den der P-Epitaxialschicht 11 entgegengesetzten Leitungstyp (in diesem Fall N-Fremdatome) in die Epitaxialschicht 11 injiziert. Dies ergibt eine schwach dotierte Sourcezone 16 (Fig. 4(c)).
Danach wird gemäß Fig. 4(d) die zweite Abdecklackschicht 15 entfernt und es werden in die Epitaxialschicht Fremdatome mit dem gleichen Leitungstyp wie die zuletzt genannten Fremdatome (nämlich N-Fremdatome) in einem weitaus geringeren Ausmaß als die letztgenannten Fremdatome injiziert (Implantation mit geringer Konzentration). Dies ergibt eine schwach dotierte Drainzone 17. Danach wird das Gebilde zum Stabilisieren erwärmt. Bei diesem besonderen Ausführungsbeispiel ist die Menge von in die Epitaxialschicht 11 zum Bilden der Sourcezone 16 injizierten Fremdatomen um ungefähr zwei Größenordnungen größer als die Menge der zum Bilden der Drainzone 17 inji­ zierten Fremdatome.
Als nächstes werden durch aufeinanderfolgendes Aufdampfen von Platin und danach Gold auf das Gebilde von oben Metallschich­ ten aufgebracht. Da der untere Gateelektrodenteil 13a wie ein Pilzstengel dünner ist als der obere Gateelektrodenteil 13b, werden ein Sourcekontakt 19a, ein Gatekontakt 19b und ein Drainkontakt 19c gesondert auf der Sourcezone 16, dem oberen Gateelektrodenteil 13b bzw. auf der Drainzone 17 unter Selbstausrichtung ausgebildet, ohne daß irgendeine Maske verwendet wird (Fig. 4(e)). Danach wird über die ganze obere Fläche des Gebildes ein Passivierungsfilm 18 abgelagert. Auf diese Weise wird der IGFET mit der in Fig. 3 gezeigten Struk­ tur fertiggestellt. Danach wird die Vorrichtung auf einer Platte angebracht, es werden Zuleitungen an die Vorrichtung angeschlossen und die Vorrichtung wird eingekapselt, wodurch sich ein Endprodukt ergibt.
Aus der vorstehenden Beschreibung des Herstellungsverfahrens ist ersichtlich, daß die Gateelektrode der Halbleitervorrichtung durch Trockenätzung des Molybdänfilms 13a' und des Titan-Wolfram-Films 13b' geformt wird, welche durch ein ausgewähltes Ätzmittel mit unterschiedlichen Ge­ schwindigkeiten geätzt werden, und daß daher die Gateelektro­ de zweischichtig mit dem unteren Gateelektrodenteil 13a aus Molybdän mit kürzerer Gatelänge und dem oberen Gateelektro­ denteil 13b aus Titan-Wolfram mit größerer Gatelänge gestal­ tet ist. Da ferner dieser obere Gateelektrodenteil 13b mit der größeren Gatelänge als Maske (zum Begrenzen eines Fen­ sters) zum Ausbilden der schwach dotierten Sourcezone 16 verwendet wird, kann die Sourcezone auf die gewünschte Weise mit einem Rand ausgebildet werden, der der Drainzone zuge­ wandt ist, sich aber nicht in einem Bereich unterhalb der Gateelektrode erstreckt (d. h., nicht in einen Bereich unter­ halb des unteren Gateelektrodenteils 13b mit der kürzeren Gatelänge).
Infolgedessen hat die auf diese Weise fertiggestellte Halb­ leitervorrichtung eine Gateelektrode mit einer kurzen wirksa­ men Gatelänge und ohne Überlappung mit der Sourcezone, so daß die Gate-Source-Kapazität Cgs beträchtlich verringert ist, was verbesserte Hochfrequenzeigenschaften der Vorrichtung mit einer höheren Grenzfrequenz fT ergibt.
Somit ist zum Erzielen einer kurzen Gatelänge weder eine Maske mit kleineren Abmessungen für das Bilden einer Gateelektrode noch eine hochgenaue Maskenausrichtung für das genaue Aufbringen einer Maske auf eine kleine Gateelektrode zum Bilden einer Sourcezone erforderlich. Infolgedessen kann eine hohe Herstellungsausbeute erzielt werden.
Bei dem Herstellungsverfahren wird vor dem Bilden der Sourcezone der untere Gateelektrodenteil 13a seitlich geätzt, um ihn dünner zu machen. Infolgedessen können bessere Hochfrequenzeigenschaften als nach den her­ kömmlichen Verfahren erzielt werden, bei denen die Gatelänge allein durch die Maskendimensionen bestimmt ist.
Da gemäß einem weiteren Merkmal der Erfindung der untere Gateelektrodenteil 13a zwischen dem Siliziumoxydfilm 12, der eine Gate-Isolierschicht ist, und dem oberen Gateelektroden­ teil 13b angeordnet ist und beträchtlich innerhalb des Außen­ umfangs des oberen Gateelektrodenteils 13b liegt, erübrigt es sich, nach dem Ausbilden der Sourcezone und der Drainzone 17 irgendwelche Masken zu verwenden, die ansonsten für das Bilden des Sourcekontaktes 19a, des Gatekontaktes 19b und des Drainkontaktes 19c aus Metallschichten mit niedrigem Wider­ stand (Platin oder Gold) durch aufeinanderfolgendes Aufdamp­ fen von Platin und Gold erforderlich wären. Dadurch wird zu einer weiteren Verbesserung der Hochfrequenzeigenschaften der Vorrichtung der Gate-Serienwiderstand verringert.
Es ist anzumerken, daß die Halbleitervorrichtung und das Verfahren zu deren Herstellung gemäß Fig. 3 und Fig. 4(a) bis 4(e) nur Beispiele darstellen, auf die die Erfindung nicht eingeschränkt ist. Vielmehr können vielerlei Abänderungen vorgenommen werden.
Beispielsweise können die Leitungstypen der Epitaxialschicht 11, der Sourcezone 16 und der Drainzone 17 gegenüber den bei den dargestellten Ausführungsbeispielen beschriebenen jeweils zum N-Leitungstyp, P-Leitungstyp und P-Leitungstyp umgeändert sein.
Ferner besteht hinsichtlich der Materialien für den oberen und unteren Gateelektrodenteil 13a und 13b keine Einschrän­ kung auf Molybdän bzw. Titan-Wolfram, so daß vielmehr irgend­ eine Kombination von leitfähigen Materialien verwendet werden kann, solange diese bei gleichzeitigem Trockenätzen mit unterschiedlichen Geschwindigkeiten geätzt werden können, um dadurch den oberen Gateelektrodenteil 13b mit dem in Fig. 4(b) gezeigten Überhang zu bilden.
Als Materialien für den Sourcekontakt 19a, den Gatekontakt 19b und den Drainkontakt 19c können außen Platin und Gold auch Aluminium oder andere Metalle verwendet werden.
Bei dem beschriebenen Herstellungsverfahren wird nach dem Aufdampfen des Sourcekontakts 19a, des Gatekontakts 19b und des Drainkontakts 19c die Passivierungsabdeckung 18 aufge­ bracht, jedoch kann diese vor dem Bilden der Kontakte aufge­ bracht werden, welche unter Benutzung von in der Passivie­ rungsschicht 18 durch Fotolithografie ausgebildeten Elektro­ denkontaktöffnungen nach einem herkömmlichen Plattierverfahren gebildet werden können.
Bei dem vorstehend beschriebenen Ausführungsbeispiel ist der Halbleiterkörper eine Silizium-Epitaxialschicht, jedoch kann eine Epitaxialschicht aus einem anderen Material als Silizium verwendet werden, wie eine Epitaxialschicht aus einem Ver­ bundhalbleiter wie Galliumarsenid (GaAs). Ein Beispiel für Vorrichtungen mit solchen Materialien ist ein GaAs-MISFET. Selbstverständlich können durch Anwenden der Erfindung bei der Gateelektrodenstruktur eines MISFET die verbesserten Hochfrequenzeigenschaften gemäß den vorangehenden Ausführun­ gen erzielt werden.
Ferner wurden zwar vorstehend ein Transistor zur Hochfre­ quenzverstärkung und ein Verfahren zu dessen Herstellung beschrieben, jedoch ist die Erfindung gleichermaßen bei andersartigen Halbleitervorrichtungen anwendbar, wie bei Speichern, um deren Hochfrequenzeigenschaften zu verbessern.

Claims (9)

1. Halbleitervorrichtung, mit
einem Substrat (10),
einer auf das Substrat (10) aufgebrachten Halbleiter- Epitaxialschicht (11) eines Leitungstyps,
einer Sourcezone (16) und einer Drainzone (17) mit zur Epitaxialschicht (11) entgegengesetztem Leitungstyp, die in der Epitaxialschicht (11) in geringem Abstand (1) voneinander ausgebildet sind,
einer zumindest einen Teil der Epitaxialschicht (11) überdeckenden Isolierschicht (12), und
einer auf der Isolierschicht (12) angeordneten Gate­ elektrode (13), dadurch gekennzeichnet, daß die Gateelektrode (13) aus einer Schichtung aus einem unteren und einem oberen Gateelektrodenteil (13a, 13b) besteht, wobei der obere Gateelektrodenteil (13b) eine größere Gatelänge als der untere Gateelektrodenteil (13a) hat und dieser an einem im wesentlichen an den Bereich der Epitaxialschicht (11) zwischen der Sourcezone (16) und der Drainzone (17) angrenzenden Bereich der Isolierschicht (12) angebracht ist, wobei der der Drainzone (17) zugewandte Rand der Sourcezone (16) nahe an dem der Sourcezone (16) zugewandten Rand des unteren Gateelektrodenteils (13a) liegt, sich aber nicht über den der Sourcezone (16) zugewandten Rand des unteren Gateelektrodenteils (13a) in den Bereich der Epitaxialschicht (11) unterhalb des unteren Gateelektrodenteils (13a) erstreckt, und wobei der der Sourcezone (16) zugewandte Rand der Drainzone (17) nahe an dem der Drainzone (17) zugewandten Rand des unteren Gateelektrodenteils (13a) liegt, sich aber nicht über den der Drainzone (17) zugewandten Rand des unteren Gateelektrodenteils (13a) hinaus in den Bereich der Epitaxialschicht (11) unterhalb des unteren Gateelektrodenteils (13a) erstreckt.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Sourcezone (16) und die Drainzone (17) durch Implantieren von Fremdatomen des entgegengesetzten Leitungstyps in die Epitaxialschicht (11) unter Verwendung des oberen Elektrodenteils (13b) als Maske ausgebildet sind.
3. Halbleitervorrichtung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der untere Gateelektrodenteil (13a) in bezug auf den oberen Gateelektrodenteil (13b) zu der Drainzone (17) hin versetzt ist.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der untere Gateelektrodenteil (13a) durch seitliches Ätzen derart geformt ist, daß von der der Sourcezone (16) zugewandten Seite eine größere Materialmenge abgetragen ist als von der der Drainzone (17) zugewandten Seite, wodurch der Abstand des der Sourcezone (16) zugewandten Randes des oberen Gateelektrodenteils (13b) von der der Sourcezone (16) zugewandten Seite des unteren Gateelektrodenteils (13a) größer ist als der Abstand des der Drainzone (17) zugewandten Randes des oberen Gateelektrodenteils (13b) von der der Drainzone (17) zugewandten Seite des unteren Gateelektrodenteils (13a).
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß auf den oberen Gateelektrodenteil (13b) eine Kontaktschicht (19b) aus Metall mit niedrigem Widerstand aufgebracht ist.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jeweils auf den oberen Gateelektrodenteil (13b), die Sourcezone (16) und die Drainzone (17) Kontaktschichten (19b, 19a, 19c) gleichen Materials aus Metall mit niedrigem Widerstand aufgebracht sind.
7. Verfahren zum Herstellen einer Halbleitervorrichtung, dadurch gekennzeichnet, daß
auf ein Substrat (10) eine Halbleiter-Epitaxialschicht (11) eines Leitungstyps aufgebracht wird,
auf die Epitaxialschicht (11) eine Isolierschicht (12) aufgebracht wird,
auf die Isolierschicht (12) eine erste und eine zweite Metallschicht (13a', 13b') in dieser Aufeinanderfolge aufgebracht werden, welche derart beschaffen sind, daß bei einem Ätzen mit einem ausgewählten Ätzmittel die erste Metallschicht (13a') mit einer verhältnismäßig hohen Geschwindigkeit und die zweite Metallschicht (13b') mit einer verhältnismäßig niedrigen Geschwindigkeit geätzt wird,
über die zweite Metallschicht (13b') ein erster Ab­ decklack (14) aufgetragen wird,
der erste Abdecklack (14) unter Zurücklassung eines Bereichs desselben abgetragen wird,
das entstandene Gebilde einer Trockenätzung mit dem ausgewählten Ätzmittel unter Verwendung des auf der zweiten Metallschicht (13b') verbliebenen Bereichs des ersten Abdecklacks (14) als Maske unterzogen wird, um dadurch eine Schichtung aus einem oberen Gateelektrodenteil (13b) mit größerer Gatelänge und einem unteren Gateelektrodenteil (13a) mit kürzerer Gatelänge zu bilden,
der auf der zweiten Metallschicht (13b') verbliebene erste Abdecklack (14) entfernt wird und über die ganzen freiliegenden Flächen des oberen und des unteren Gateelektrodenteils (13a, 13b), den restlichen Bereichen der Isolierschicht (12) und der Epitaxialschicht (11) ein zweiter Abdecklack (15) aufgetragen wird,
ein Teil des zweiten Abdecklacks (15) an einer Seite des Gebildes in bezug auf die wesentliche Mitte des oberen Gateelektrodenteils (13b) entfernt wird,
Fremdatome mit dem zum Leitungstyp der Epitaxialschicht (11) entgegengesetzten Leitungstyp in die Epitaxialschicht (11) unter Verwendung des zurückgebliebenen Teils des zweiten Abdecklacks (15) als Maske implantiert werden, um dadurch in der Epitaxialschicht (11) eine Sourcezone (16) auszubilden, und
der zurückgebliebene Teil des zweiten Abdecklacks (15) entfernt wird und in die Epitaxialschicht (11) Fremdatome des entgegengesetzten Leitungstyps implantiert werden, um dadurch in der Epitaxialschicht (11) in geringem Abstand zur Sourcezone (16) eine Drainzone (17) auszubilden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß vor dem Implantieren von Fremdatomen des entgegengesetzten Leitungstyps in die Epitaxialschicht (11) für das Bilden der Sourcezone (16) in dieser der untere Gateelektrodenteil (13a) seitlich durch Trockenätzung unter Verwendung des zweiten Abdecklacks (15) als Maske derart geätzt wird, daß die Gatelänge (L') des unteren Gateelektrodenteils (13a) weiter verringert wird.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß nach dem Ausbilden der Drainzone (17) auf die jewei­ ligen oberen Flächen des oberen Gateelektrodenteils (13b), der Sourcezone (16) und der Drainzone (17) durch Selbstausrichtung unter Verwendung des oberen Gateelek­ trodenteils (13b) als Maske voneinander abgesonderte Schichten (19a, 19b, 19c) aus Metall mit niedrigem Widerstand aufgebracht werden.
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