DE69027566T2 - Halbleiteranordnung mit einer Mehrschichten-Gateelektrode und Verfahren zu ihrer Herstellung - Google Patents

Halbleiteranordnung mit einer Mehrschichten-Gateelektrode und Verfahren zu ihrer Herstellung

Info

Publication number
DE69027566T2
DE69027566T2 DE69027566T DE69027566T DE69027566T2 DE 69027566 T2 DE69027566 T2 DE 69027566T2 DE 69027566 T DE69027566 T DE 69027566T DE 69027566 T DE69027566 T DE 69027566T DE 69027566 T2 DE69027566 T2 DE 69027566T2
Authority
DE
Germany
Prior art keywords
layer
melting point
high melting
point metal
silicon compound
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69027566T
Other languages
English (en)
Other versions
DE69027566D1 (de
Inventor
Kouji Marakami
Taira Matsunaga
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of DE69027566D1 publication Critical patent/DE69027566D1/de
Publication of DE69027566T2 publication Critical patent/DE69027566T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

  • Die vorliegende Erfindung betrifft eine MOS-Typ- Halbleitervorrichtung mit einem Halbleitersubstrat eines ersten Leitungstyps, Source- und Drain-Bereichen eines zweiten Leitungstyps, die in einem Oberflächenteil des Halbleitersubstrats ausgebildet sind, einem Kanalbereich, der im Oberflächenteil des Halbleitersubstrats derart ausgebildet ist, daß er zwischen den Source- und Drain-Bereichen angeordnet ist, einem Gate-Isolierfilm, der wenigstens auf dem Kanalbereich ausgebildet ist, und einer Gateelektrode, die eine erste Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt aufweist, die auf dem Gate-Isolierfilm ausgebildet ist, eine Metallschicht mit hohem Schmelpunkt, die auf der ersten Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt ausgebildet ist, und eine zweite Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt, die auf der Metallschicht mit hohem Schmelzpunkt ausgebildet ist.
  • Aus der JP-A-61 134072 ist eine MOS-FET-Vorrichtung mit einer Querschnittsstruktur bekannt, wie es in Fig. 1 gezeigt ist, die dazu verwendet wird, eine Trennung der Gateelektrode, wie es oben gezeigt ist, die Oxidierung der Gateelektrode an sich und so weiter zu verhindern.
  • In Fig. 1 zeigt das Bezugszeichen 31 ein Silizium- Halbleitersubstrat vom p-Typ. Ein Gate-Oxidfilm 32 ist auf dem Halbleitersubstrat 31 ausgebildet. Eine Gateelektrode 36 ist über dem Substrat 31 ausgebildet und aus einer dreischichtigen Struktur einer ersten Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt 33, einer Metallschicht mit hohem Schmelzpunkt 34 und einer zweiten Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt 35 zusammengesetzt. Diffusionsschichten vom N+-Typ 37 und 38 sind als Source- und Drain-Bereiche im Oberflächenteil des Substrats 31 ausgebildet.
  • Hier sind die Breiten der Schichten der Gateelektrode 36 der dreischichtigen Struktur, d.h. eine Länge (hierin nachfolgend Breite genannt), die in einer Richtung parallel zu jener definiert ist, in die sich der Kanal eines MOS-FETs erstreckt, einander genau gleich oder werden in Richtung zu einer obersten Schicht etwas kleiner, wie es in Fig. 1 gezeigt ist, was durch ein seitliches Ätzen in einem Ätzschritt verursacht wird.
  • Im MOS-FET mit einer Querschnittsstruktur, wie es oben gezeigt ist, wird ein Gate-Bereich durch die Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt 33 mit größter Breite bestimmt. Anders ausgedrückt wurde ein Wert einer Gate-Kapazität im MOS-FET durch die Breite der ersten Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt 33 bestimmt, die nahe dem Substrat 1 gelegen ist, so daß in der herkömmlichen Struktur eine größere Gate-Kapazität enthalten war. Weiterhin wird der Widerstandswert der Gateelektrode durch jenen der Metallschicht mit hohem Schmelzpunkt 34 einer niedrigsten widerstandsfähigkeit bestimmt. Da die Breite der Schicht 34 kleiner als jene der ersten Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt 33 gemacht ist, und zwar durch eine Auswirkung des seitlichen Ätzens, etc., wird ein Widerstandswert des Gates um jenen Betrag erhöht. Als Ergebnis kann beim herkömmlichen MOS-FET keine verbesserte Hochfrequenz-Charakteristik erwartet werden.
  • Ein weiterer MOS-Feldeffekttransistor, der aus der JP-A-61 063 058 bekannt ist, weist Source- und Drain-Bereiche eines zweiten Leitungstyps auf, die in einem Oberflächenteil eines Halbleitersubstrats eines ersten Leitungstyps ausgebildet sind, und umfaßt eine Doppelschicht-Gateelektrode, die auf einem Oxidfilm ausgebildet ist, die die Oberfläche des Substrats in einem Kanalbereich überdeckt, der zwischen dem Source- und dem Drain-Bereich liegt. Die Gateelektrode hat eine Polysiliziumschicht, die auf dem Oxidfilm ausgebildet ist, und eine MoSi&sub2;-Schicht, die auf der Polysiliziumschicht ausgebildet ist.
  • Die Breite der Polysiliziumschicht ist kürzer als die Breite der MoSi&sub2;-Schicht und die Länge des Kanalbereichs, der zwischen den Bereichen mit hoher Störstellendichte der Source- und Drain-Bereiche ausgebildet ist, ist kürzer als die Breite der Polysiliziumschicht. Dies resultiert aus einem Schritt einer schrägen Ionenimplantation, wobei die MoSi&sub2;- Schicht als Maske verwendet wird. Daher wird der Source- und der Drain-Bereich nach der schrägen Implantation an die Enden der Polysiliziumschicht anstoßen, was die Länge des Kanalbereichs reduziert und die kapazitive Kopplung zwischen dem Kanal und dem Gate des MOS-Feldeffekttransistors erhöht.
  • Es ist die Aufgabe der vorliegenden Erfindung, eine MOS- Halbleitervorrichtung zu schaffen, die einen Sprung oder Sprünge hoher Temperatur aushalten kann und eine verbesserte Hochfrequenz-Charakteristik zeigt.
  • Zum Lösen dieser Aufgabe ist eine Halbleitervorrichtung des Typs geschaffen, der oben gezeigt ist, wobei eine Länge der ersten Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt, die in derselben Richtung wie jener definiert ist, in die sich die Kanalbereiche erstrecken, längenmäßig kürzer als jene der Metallschicht mit hohem Schmelzpunkt ausgebildet ist, und die Länge des Kanalbereichs der Länge der Metallschicht mit hohem Schmelzpunkt entspricht und daher länger als die Länge der ersten Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt ist.
  • Gemäß der vorliegenden Erfindung ist es möglich, sowohl die Gate-Kapazität als auch den Gate-Widerstandswert des MOS- Halbleitervorrichtung zu verringern.
  • Weiterhin ist es aufgrund der zweiten Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt möglich, die Breite der darunterliegenden Metallschicht mit hohem Schmelzpunkt zu steuern.
  • Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen verstanden werden, wobei:
  • Fig. 1 eine Querschnittsansicht ist, die einen herkömmlichen MOS-FET zeigt;
  • Fig. 2 eine Querschnittsansicht ist, die eine MOS- Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
  • Fig. 3A und 3B Querschnittsansichten sind, die die Schritte zum Herstellen der MOS-Halbleitervorrichtung zeigen;
  • Fig. 4 eine Querschnittsansicht ist, die eine MOS- Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
  • Fig. 5 eine Querschnittsansicht ist, die eine MOS- Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
  • Fig. 6 eine teilweise aufgebrochene Draufsicht ist, die ein viertes Ausführungsbeispiel der vorliegenden Erfindung zeigt;
  • Fig. 7 eine Querschnittsansicht ist, die eine MOS- Halbleitervorrichtung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt; und
  • Fig. 8 eine Querschnittsansicht ist, die eine MOS- Halbleitervorrichtung zeigt, die keinen Teil der vorliegenden Erfindung bildet.
  • Die Ausführungsbeispiele der vorliegenden Erfindung werden unten unter Bezugnahme auf die beigefügten Zeichnungen erklärt.
  • Fig. 2 ist eine Ansicht, die eine MOS-FET- Vorrichtungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt. In Fig. 2 zeigt das Bezugszeichen 11 ein Silizium-Halbleitersubstrat vom P-Typ. Ein Gate-Oxidfilm 12 ist auf dem Silizium-Halbleitersubstrat 11 ausgebildet. Eine Gateelektrode 16 einer dreischichtigen Struktur ist über einer Stelle ausgebildet, die einem Kanalbereich 19 entspricht, wobei der Gate-Oxidfilm 12 dazwischengelegen ist, wobei die dreischichtige Struktur aus einer. ersten Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt wie beispielsweise einer MoSi-Schicht 13 mit einer Dicke von beispielsweise 100 Å, einer Metallschicht mit hohem Schmelzpunkt wie beispielsweise einer Metall-Mo-Schicht 14 mit einer Dicke von beispielsweise 2000 Å, und einer Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt wie beispielsweise einer MoSi-Schicht 15 mit einer Dicke von beispielsweise 1000 Å zusammengesetzt ist. Diffusionsschichten vom N+-Typ 17 und 18 sind als Source- und Drain-Bereich im Oberflächenteil des Substrats 11 derart ausgebildet, daß sie jeweils an einer Seite des Kanalbereichs 19 angeordnet sind.
  • Hier sind die Breiten der jeweiligen Schichten der Gateelektrode 16, d.h. eine Länge, die in einer Richtung parallel zu jener definiert ist, in die sich der Kanalbereich des MOS-FETs erstreckt, so eingestellt, daß die Breite der MoSi-Schicht 13 kleiner als jene der Metall-Mo-Schicht 14 gemacht ist.
  • Im MOS-FET mit einer derartigen Struktur, wie sie oben gezeigt ist, ist die erste MoSi-Schicht 13 zwischen der Metall-Mo-Schicht 14 und dem Gate-Oxidfilm 12 angeordnet. Daher gibt es selbst bei einem Schritt zum Ausbilden der vorgenannten Diffusionsschichten vom N+-Typ 17 und 18 bei hoher Temperatur nicht das Risiko, daß die Metall-Mo-Schicht 14 vom Rest der Struktur getrennt wird.
  • Weiterhin wird die Länge des Kanalbereichs 19, die eine Kanallange ist, durch die Breite der Gateelektrode 16 bestimmt, die über dem Halbleitersubstrat 11 ausgebildet ist, und sie entspricht einem Abstand zwischen den Diffusionsschichten vom N+-Typ 17 und 18, die den Source- und Drain-Bereichen entsprechen. Der vorgenannte Abstand ist derart, daß er dann, wenn die Source- und Drain-Bereiche durch beispielsweise ein Ionenimplantationsverfahren ausgebildet werden, der Breite der Metall-Mo-Schicht 14 entspricht, die im wesentlichen als Maske zur Ionenimplantation dient. Von der Gateelektrode 16 der dreischichtigen Struktur muß die Metall-Mo-Schicht 14 nur eine Breite haben, die einer Kanallänge entspricht, in welchem Fall die erste MoSi-Schicht 13 bezüglich der Breite kleiner als die Schicht 14 gemacht werden kann. Da, wie es oben gezeigt ist, der Wert einer Gate-Kapazität im MOS-FET gemäß der Breite der ersten MoSi-Schicht 13 bestimmt wird, die die unterste Schicht der Gateelektrode 16 ist, kann das Ausführungsbeispiel des MOS-FETs die Gate-Kapazität geeignet reduzieren, weil die Breite der Schicht 13 kleiner gemacht ist.
  • Weiterhin wird der Widerstandswert der Gateelektrode durch den Widerstandswert der Metall-Mo-Schicht 14 mit dem geringsten Widerstand bestimmt. Der MOS-FET des vorliegenden Ausführungsbeispiels kann einen Widerstandswert des Gates reduzieren, da die Schicht 14 größer gemacht werden kann. Dies führt zu einer reduzierten Gate-Kapazität und einer ausgezeichneten Hochfrequenz-Charakteristik.
  • Die vorliegende Erfindung wird nachfolgend in Zusammenhang mit dem Schritt zum Herstellen eines MOS-FET der vorgenannten Struktur erklärt.
  • Nachdem ein Gate-Oxidfilm 12 durch ein Oxidationsverfahren auf der Oberfläche eines Substrats 11 ausgebildet worden ist, werden eine erste MoSi-Schicht 13, eine Metall-Mo-Schicht 14 und eine zweite MoSi-Schicht 15 aufeinanderfolgend durch ein Dampfablagerungsverfahren über dem Substrat 11 abgeschieden, wie es in Fig. 3A gezeigt ist. Dann wird ein Photolackfilm 19 über der gesamten Oberfläche der resultierenden Struktur abgeschieden, dem ein Belichtungsschritt und ein Entwicklungsschritt folgt. Auf diese Weise wird der Photolackfilm 19 entsprechend einem Gate-Bereich auf jener Oberfläche gelassen.
  • Wie es in Fig. 3B gezeigt ist, wird die dreischichtige Struktur, d.h. die erste MoSi-Schicht 13, die Metall-Mo- Schicht 14 und die zweite MoSi-Schicht 15 durch CDE (chemisches Trockenätzen) geätzt, wobei der Photolackfilm 19 als Maske verwendet wird. Zur Zeit des Ätzens läßt man ein CF&sub4;-Gas und ein O&sub2;-Gas mit einer Fließrate von 100 (SCCM) bzw. 150 (SCCM) unter einer Hochfrequenzleistung von 280 bis 350 (W) fließen. Eine Gateelektrode 16 einer in Fig. 3B gezeigten Konfiguration wird über dem Substrat durch das vorgenannte Ätzverfahren und unter der vorgenannten Bedingung ausgebildet. Es ist zu beachten, daß zur Zeit des Ätzens eine Gateelektrode einer besseren Konfiguration in einem Gasstrom von CF&sub4; und O&sub2; bei SCCM von unter 300 bzw. unter 250 erhaltbar war. Ein besseres Ergebnis war auch unter einer Hochfrequenzleistung von über 200 W erhaltbar.
  • Dann wird, obwohl es nicht gezeigt ist, der Photolackfilm 19, der beim Ätzschritt verwendet wird, vom Rest der Struktur getrennt, und Störstellen vom N-Typ, wie beispielsweise Arsen (As), wird im Oberflächenteil des Substrats 11 ionenimplantiert, wobei die Gateelektrode 16 als Maske verwendet wird. Die Diffusionsschichten vom N+-Typ 17 und 18 werden im Oberflächenteil des Substrats durch einen Aktivierungsprozeß bei einem Heizschritt ausgebildet, um Source- und Drain-Bereiche zu schaffen, wobei ein Kanalbereich 19 dazwischen definiert wird, wie es in Fig. 2 gezeigt ist.
  • Wenn ein MOS-FET durch das zuvor angegebene Verfahren hergestellt wurde, wobei eine Kanallänge zu 2 µm bestimmt wurde, waren die erste MoSi-Schicht 13, die Metall-Mo-Schicht 14 und die zweite MoSi-Schicht 15 bezüglich der Breite jeweils 1,82 µm, 2,21 µm und 1,47 µm, in welchem Fall diese Schichten bezüglich der Dicke jeweils auf 100 nm, 200 nm und 100 nm eingestellt wurden. Wenn ein MOS-FET andererseits durch ein anderes Verfahren hergestellt wurde, wobei eine Kanallänge zu 2 µm bestimmt wurde, waren eine erste Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt, eine Metallschicht mit hohem Schmelzpunkt, und eine zweite Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt jeweils 2,2 µm, 2,02 µm und 1,85 µm.
  • Verglichen mit dem MOS-FET, der bei dem herkömmlichen Verfahren (einem anderen Verfahren) hergestellt wurde, zeigte der MOS-FET ein Absinken einer Gate-Kapazität um 17,3 % und eine Verkleinerung eines Gate-Widerstandswertes. Weiterhin wurden im Vergleich mit ihren Ausgangs-charakteristiken im Hochfrequenzbereich die Ausgangsleistung und die Drain- Effizienz auf das 1,3-fache der herkömmlichen und das 1,1- fache der herkömmlichen verbessert.
  • Da bei dem MOS-FET, wie er in Fig. 2 gezeigt ist, die zweite MoSi-Schicht 15 über dem Substrat vorhanden ist, ist es möglich, die Breite der darunterliegenden Metall-Mo-Schicht 14 durch Beachten der Form der zweiten MoSi-Schicht 15 zu steuern, wenn die Gateelektrode durch Ätzen gemustert wird.
  • Fig. 4 zeigt einen MOS-FET gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel wird eine Gateelektrode 16 derart über einem Substrat 11 ausgebildet, daß sie eine dreischichtige Struktur aufweist, die aus einer MoSi-Schicht 13, einer Metall-Mo-Schicht 14 und einer MoSi-Schicht 15 zusammengesetzt ist. Eine Diffusionsschicht vom N&supmin;-Typ 20 mit niedriger Konzentration wird zwischen einem Kanalbereich 19 und einer Diffusionsschicht vom N&spplus;-Typ 18 ausgebildet, die als Drain-Bereich dient, d.h. der Drain-Bereich wird aus der Diffusionsschicht vom N&spplus;-Typ hoher Konzentration und der Diffusionsschicht vom N&supmin;-Typ niedriger Konzentration zusammengesetzt, um einen LDD-Transistor zu schaffen.
  • Fig. 5 zeigt einen MOS-FET gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel zeigt einen Dualgate-Typ mit zwei Gates. In dem MOS-FET vom Dualgate-Typ ist die jeweilige Gateelektrode 16 derart über einem Substrat ausgebildet, daß sie eine dreischichtige Struktur aufweist, die aus einer MoSi-Schicht 13, einer Metall-Mo-Schicht 14 und einer MoSi- Schicht 15 zusammengesetzt ist, in welchem Fall die MoSi- Schicht 13 eine kleinere Breite als die Metall-Mo-Schicht 14 hat. In Fig. 5 zeigt das Bezugszeichen 21 eine Diffusionsschicht vom N&spplus;-Typ.
  • Fig. 6 zeigt einen MOS-FET gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung. Eine Gateelektrode 16 hat eine derartige dreischichtige Struktur, wie es in Fig. 2 gezeigt ist. Wie es aus dem obigen abgeleitet werden kann, ist die Gateelektrode 16 von einem Interdigital-Typ mit Beinabschnitten. Source- und Drain- Bereiche S und D sind derart ausgebildet, daß sie abwechselnd zwischen den Beinteilen der Gateelektrode vom Interdigital- Typ 16 eingefügt sind, wie es in Fig. 6 gezeigt ist.
  • Fig. 7 zeigt einen MOS-FET gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel ist vom ersten Ausführungsbeispiel, das in Fig. 2 gezeigt ist, außer daß eine Gateelektrode 16 eine zweite MoSi-Schicht (oberste Schicht) und eine darunterliegende Metall-Mo-Schicht 14 derselben Breite hat, unterschiedlich. Diese Struktur kann durch das zuvor angegebene Verfahren zum Ausbilden der ersten MoSi-Schicht 13 und der zweiten MoSi-Schicht 15 auf eine Weise erreicht werden, daß sie bezüglich der Zusammensetzung voneinander unterschiedlich gemacht werden.
  • Fig. 8 zeigt einen MOS-FET, der keinen Teil der vorliegenden Erfindung bildet. Dieses Beispiel ist gleich dem in Fig. 2 gezeigten Ausführungsbeispiel, außer daß keine zweite MoSi- Schicht (oberste Schicht) 15 des zweiten Ausführungsbeispiels über einem Substrat 11 ausgebildet ist. Diese Gate-Struktur kann denselben Vorteil wie jene des ersten Ausführungsbeispiels der Fig. 2 erreichen.
  • Obwohl bei den vorgenannten Ausführungsbeispielen die Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt und die Metallschicht mit hohem Schmelzpunkt derart erklärt worden sind, daß sie eine MoSi-Schicht und eine Metall-Mo-Schicht sind, kann als Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt eine Titan-Siliziumverbindungs-(TiSi)-Schicht, eine Wolfram-Siliziumverbindungs-(WSI)-Schicht, etc. verwendet werden, und als Metallschicht mit hohem Schmelzpunkt kann eine Titan-(Ti)-Schicht, eine Wolfram-(W)- Schicht, etc. verwendet werden.
  • Wie es oben gezeigt ist, schafft die vorliegende Erfindung eine Halbleitervorrichtung vom MOS-Typ, die einen Sprung oder Sprünge mit hoher Temperatur aushalten und eine ausgezeichnete Hochfrequenz-Charakteristik zeigen kann, und ein Verfahren zum Herstellen derselben.
  • Bezugszeichen in den Ansprüchen dienen zum besseren Verstehen und sollen den Schutzumfang nicht beschränken.

Claims (2)

1. Halbleitervorrichtung vom MOS-Typ, die folgendes aufweist:
a) ein Halbleitersubstrat (11) eines ersten Leitungstyps (P),
b) Source- und Drain-Bereiche (17, 18) eines zweiten Leitungstyps (N+), die in einem Oberflächenteil des Halbleitersubstrats (11) ausgebildet sind,
c) einen Kanalbereich (19), der im Oberflächenteil des Halbleitersubstrats (11) derart ausgebildet ist, daß er zwischen den Source- und Drain-Bereichen (17, 18) gelegen ist,
d) einen Gate-Isolierfilm (12), der wenigstens auf dem Kanalbereich (19) ausgebildet ist, und
e) eine Gate-Elektrode (16) mit einer ersten Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt (13), die auf dem Gate-Isolierfilm (12) ausgebildet ist, einer Metallschicht mit hohem Schmelzpunkt (14), die auf der ersten Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt (13) ausgebildet ist, und einer zweiten Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt (15), die auf der Metallschicht mit hohem Schmelzpunkt (14) ausgebildet ist,
dadurch gekennzeichnet, daß
f) eine Länge der ersten Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt (13), die in derselben Richtung wie jener definiert ist, in die sich der Kanalbereich (19) erstreckt, bezüglich der Länge kürzer als jene der Metallschicht mit hohem Schmelzpunkt (14) gemacht ist, und
g) die Länge des Kanalbereichs (19) der Länge der Metallschicht mit hohem Schmelzpunkt (14) entspricht und daher länger als die Länge der ersten Metall- Siliziumverbindungsschicht mit hohem Schmelzpunkt (13) ist.
2. Halbleitervorrichtung vom MOS-Typ nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Metall-Siliziumverbindungsschicht mit hohem Schmelzpunkt (13, 15) aus einer Gruppe ausgewählt sind, die aus einer Molybdän-Siliziumverbindungsschicht (MoSi), einer Titan- Siliziumverbindungsschicht (TiSi) und einer Wolfram- Siliziumverbindungsschicht (WSi) besteht, und die Metallschicht mit hohem Schmelzpunkt (14) aus einem Material ausgebildet ist, das aus einer Gruppe ausgewählt ist, die aus Molybdän (Mo), Titan (Ti) und Wolfram (W) besteht.
DE69027566T 1989-09-06 1990-09-06 Halbleiteranordnung mit einer Mehrschichten-Gateelektrode und Verfahren zu ihrer Herstellung Expired - Fee Related DE69027566T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1230642A JP2695014B2 (ja) 1989-09-06 1989-09-06 Ｍｏｓ型半導体装置

Publications (2)

Publication Number Publication Date
DE69027566D1 DE69027566D1 (de) 1996-08-01
DE69027566T2 true DE69027566T2 (de) 1996-12-05

Family

ID=16910987

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69027566T Expired - Fee Related DE69027566T2 (de) 1989-09-06 1990-09-06 Halbleiteranordnung mit einer Mehrschichten-Gateelektrode und Verfahren zu ihrer Herstellung

Country Status (5)

Country Link
US (1) US5115290A (de)
EP (1) EP0417646B1 (de)
JP (1) JP2695014B2 (de)
KR (1) KR930011800B1 (de)
DE (1) DE69027566T2 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2702338B2 (ja) * 1991-10-14 1998-01-21 三菱電機株式会社 半導体装置、及びその製造方法
US5334545A (en) * 1993-02-01 1994-08-02 Allied Signal Inc. Process for forming self-aligning cobalt silicide T-gates of silicon MOS devices
KR0161380B1 (ko) * 1994-12-28 1998-12-01 김광호 반도체장치의 트랜지스터 및 그 제조방법
US5858867A (en) * 1996-05-20 1999-01-12 Mosel Vitelic, Inc. Method of making an inverse-T tungsten gate
KR100207472B1 (ko) 1996-06-07 1999-07-15 윤종용 티타늄 질화막 적층 구조의 게이트 전극을 갖춘 반도체장치 및 그 제조 방법
US5981367A (en) 1996-10-17 1999-11-09 Micron Technology, Inc. Method for making an access transistor
US5969394A (en) * 1997-12-18 1999-10-19 Advanced Micro Devices, Inc. Method and structure for high aspect gate and short channel length insulated gate field effect transistors
KR100430950B1 (ko) * 1998-09-01 2004-06-16 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그 제조방법
US6596598B1 (en) * 2000-02-23 2003-07-22 Advanced Micro Devices, Inc. T-shaped gate device and method for making
US7674697B2 (en) * 2005-07-06 2010-03-09 International Business Machines Corporation MOSFET with multiple fully silicided gate and method for making the same
US20090212332A1 (en) * 2008-02-21 2009-08-27 International Business Machines Corporation Field effect transistor with reduced overlap capacitance
US8541296B2 (en) * 2011-09-01 2013-09-24 The Institute of Microelectronics Chinese Academy of Science Method of manufacturing dummy gates in gate last process

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5225582A (en) * 1975-08-22 1977-02-25 Nippon Telegr & Teleph Corp <Ntt> Production method of semiconductor device
JPS5447489A (en) * 1977-09-21 1979-04-14 Hitachi Ltd Production of mos semiconductor device
US4319395A (en) * 1979-06-28 1982-03-16 Motorola, Inc. Method of making self-aligned device
JPS5685866A (en) * 1979-12-14 1981-07-13 Hitachi Ltd Mos semiconductor device and manufacture thereof
US4434013A (en) * 1980-02-19 1984-02-28 Xerox Corporation Method of making a self-aligned Schottky metal semi-conductor field effect transistor with buried source and drain
JPS5933880A (ja) * 1982-08-19 1984-02-23 Nec Corp 半導体装置の製造方法
JPS5984472A (ja) * 1982-11-04 1984-05-16 Nec Corp Ｍｏｓ型半導体装置のゲ−ト電極配線
JPS6163058A (ja) * 1984-09-05 1986-04-01 Hitachi Ltd Ｍｏｓ形電界効果トランジスタおよびその製造方法
JPH0697693B2 (ja) * 1984-12-05 1994-11-30 株式会社東芝 Ｍｏｓ型ｆｅｔのゲート構造の製造方法
JPS61168264A (ja) * 1985-01-21 1986-07-29 Nec Corp 金属ゲ−トｍｏｓ型電界効果トランジスタの製造方法
JPS61206243A (ja) * 1985-03-08 1986-09-12 Mitsubishi Electric Corp 高融点金属電極・配線膜を用いた半導体装置
US4843033A (en) * 1985-09-27 1989-06-27 Texas Instruments Incorporated Method for outdiffusion of zinc into III-V substrates using zinc tungsten silicide as dopant source
JPS62105473A (ja) * 1985-10-31 1987-05-15 Mitsubishi Electric Corp 半導体装置
US4735913A (en) * 1986-05-06 1988-04-05 Bell Communications Research, Inc. Self-aligned fabrication process for GaAs MESFET devices
JPS6344768A (ja) * 1986-08-12 1988-02-25 Mitsubishi Electric Corp 電界効果型トランジスタ及びその製造方法
US4849376A (en) * 1987-01-12 1989-07-18 Itt A Division Of Itt Corporation Gallium Arsenide Technology Center Self-aligned refractory gate process with self-limiting undercut of an implant mask

Also Published As

Publication number Publication date
KR930011800B1 (ko) 1993-12-21
KR910007159A (ko) 1991-04-30
JPH0393271A (ja) 1991-04-18
EP0417646B1 (de) 1996-06-26
EP0417646A3 (en) 1991-04-10
EP0417646A2 (de) 1991-03-20
DE69027566D1 (de) 1996-08-01
JP2695014B2 (ja) 1997-12-24
US5115290A (en) 1992-05-19

Similar Documents

Publication Publication Date Title
DE69425070T2 (de) Diamantförmige gate-zelle für mos-transistormatrix
DE69221188T2 (de) Feldeffekttransistorstruktur und Verfahren zur Herstellung
DE3530065C2 (de) Verfahren zur Herstellung eines Halbleiters
DE4136406B4 (de) Verfahren zur Herstellung einer CMOS-Halbleitereinrichtung
DE69029618T2 (de) Verfahren zur Herstellung nichtflüchtiger Halbleiterspeicher
DE4234528C2 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE69015666T2 (de) MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich.
DE69027566T2 (de) Halbleiteranordnung mit einer Mehrschichten-Gateelektrode und Verfahren zu ihrer Herstellung
EP0186058B1 (de) Feldeffekttransistor mit hoher Spannungsfestigkeit
DE3709708C2 (de) Halbleitervorrichtung sowie Verfahren zur Herstellung eines Feldeffekttransistors
DE3932621A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE4219319A1 (de) Mos-fet und herstellungsverfahren dafuer
CH623959A5 (de)
DE3121223C2 (de) MOS-Transistor für hohe Betriebsspannungen
DE3103143A1 (de) Halbleiterspeicher
DE69627975T2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE69022346T2 (de) MOS-Feldeffekttransistor und Verfahren zur Herstellung.
DE2453279C3 (de) Halbleiteranordnung
DE19521006C2 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE19718394B4 (de) Dünnfilmtransistor und Verfahren zu seiner Herstellung
DE69227772T2 (de) Verfahren zur Herstellung von nichtflüchtigen Speichern und so hergestellte Speicher
DE69629974T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit komplementären Bipolartransistoren
DE10318422B4 (de) Hochfrequenz-Bipolartransistor mit Silizidregion und Verfahren zur Herstellung desselben
DE69212897T2 (de) Herstellungsverfahren für MIS-Halbleiterbauelement
DE19830543B4 (de) Halbleitereinrichtung mit Hohlraum zwischen den Isolationsseitenwandstücken und dem Halbleitersubstrat und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee