JPH05190850A

JPH05190850A - 半導体装置の製造方法

Info

Publication number: JPH05190850A
Application number: JP19027092A
Authority: JP
Inventors: Hiroshi Takahashi; 洋高橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-10-15
Filing date: 1992-06-25
Publication date: 1993-07-30
Anticipated expiration: 2017-09-30
Also published as: JP3328958B2

Abstract

(57)【要約】【目的】イオン注入に起因した結晶欠陥を効果的に防止
でき、半導体装置の微細化に十分対応でき、スループッ
トの低下を生じさせることがなく、工程全体の温度を極
力低く抑えることができる、半導体装置の製造方法を提
供する。【構成】半導体装置の製造方法は、（イ）シリコン基板
に不純物をイオン注入する第１のイオン注入工程と、
（ロ）６００乃至８００゜Ｃの温度でアニールする第１
のアニール工程と、（ハ）第１のイオン注入工程でイオ
ン注入されたシリコン基板の領域に、不純物をイオン注
入する第２のイオン注入工程と、（ニ）高温、短時間ア
ニールを行う第２のアニール工程、から成る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、結晶欠陥の発生を抑制
し得る半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置のトランジスタ部のソース・
ドレイン領域を形成するために、あるいはコンタクトホ
ール形成後コンタクトホール部の接触抵抗を下げるため
に、イオン注入が行われている。

【０００３】例えば、トランジスタ部のソース・ドレイ
ン領域を形成するために、先ず、ＳｉＯ₂から成るサイ
ドウォールを有するＬＤＤ構造が設けられたゲート電極
を形成する。その後、Ａｓ⁺、ＢＦ₂ ⁺、Ｐ⁺、Ｂ⁺等を１
×１０¹⁵乃至１×１０¹⁶／ｃｍ²の高濃度でイオン注入
し、次いでＦＡ（Furnace Annealing）法やＲＴＡ（Rap
id Thermal Annealing）法等のアニール処理によって、
イオン注入された不純物を熱拡散させて活性化させる。
アニール処理の条件は、例えばＦＡ法においては８００
〜９００゜Ｃ、２０〜６０分間である。また、ＲＴＡ法
においては９００乃至１１００゜Ｃ、約１０秒間であ
る。このような方法においては、図１０の（Ａ）に示す
ように、アニール時、サイドウォール端部３０を起点と
してシリコン基板に転位５０が発生し（以下、このよう
な結晶欠陥をサイドウォール端欠陥ともいう）、あるい
は注入されたイオンの濃度ピーク近傍のシリコン基板に
転位ループ５２が発生する。

【０００４】尚、図１０の（Ａ）中、１はシリコン基
板、１０はＬＯＣＯＳ構造から成る素子分離絶縁領域、
２０はゲート電極、２２はゲート酸化膜、２４はポリシ
リコン層、２６はシリサイド層、２８はＳｉＯ₂から成
るサイドウォール、３０はサイドウォール端部、３２は
ソース・ドレイン形成領域上に形成された熱酸化膜、４
０はソース・ドレイン領域領域である。

【０００５】コンタクトホール部に関しても同様であ
る。即ち、コンタクトホール部を通して、例えばソース
・ドレイン領域のようなコンタクトホール部の下部に対
して高濃度でイオン注入を行い、次いでイオン注入され
た不純物を熱拡散させて活性化させる。このような方法
においては、アニール時、例えばＳｉＯ₂から成る層間
絶縁膜６２に形成されたコンタクトホール部６２下方の
シリコン基板領域６４に転位ループ等の結晶欠陥７０が
発生する（図１０の（Ｂ）参照）。

【０００６】一方、素子分離領域の形成のために、シャ
ロー・トレンチをシリコン基板に形成し、次いで、この
シャロー・トレンチにＳｉＯ₂等の絶縁物を埋め込み、
所謂トレンチ素子分離領域を形成する技術が知られてい
る。後の工程でソース・ドレイン領域形成のためにシリ
コン基板１にイオン注入を行い次いでアニール処理を施
すと、図１１に示すように、トレンチ素子分離領域１２
に隣接したソース・ドレイン領域４０に結晶欠陥８０が
生じる。シャロー・トレンチ内にＳｉＯ₂を埋め込まな
い状態でシリコン基板１にイオン注入を行い次いでアニ
ール処理を施す実験を行ってみたところ、トレンチ素子
分離領域に隣接したソース・ドレイン領域に結晶欠陥が
同じように生じることから、この現象はシャロー・トレ
ンチの形状にも一因があると考えられる。尚、図１１に
示した構造の半導体素子においても、サイドウォール端
欠陥や、注入されたイオンの濃度ピーク近傍のシリコン
基板に転位ループが発生しているが、図面の簡素化のた
め、これらの結晶欠陥の図示は省略した。

【０００７】これらの結晶欠陥の発生防止は、例えば以
下の方法により或る程度抑制することができることは周
知である。（Ａ）イオン注入の低エネルギー化によってイオン注入
時に受けるシリコン基板の損傷を少なくする。（Ｂ）イオン注入後の回復アニールの温度を高くする。（Ｃ）サイドウォールの一部分をエッチングによって除
去する。（Ｄ）酸素のノックオン現象を防止する。（Ｅ）イオン注入時のドーズ量を少なくする。

【０００８】イオン注入を複数回に分けて行うことは、
例えば特開昭６２−２００７２３号公報から公知であ
る。この公報に記載された方法は、所要のドーズ量を分
割した少量のドーズ量でのイオン注入を複数回に分けて
行うとともに、これら複数回のイオン注入の夫々の直後
に熱処理を行うことを特徴とする。全ドーズ量は１０¹⁴
／ｃｍ²オーダーであり、熱処理の条件は、温度１１４
０゜Ｃ、時間２０〜４０分であり、用いるイオン種はＢ
⁺である。この方法では、所要のドーズ量を分割した少
量のドーズ量でのイオン注入を複数回に分けて行うこと
によって、結晶欠陥の発生を抑制している。熱処理は、
高温且つ長時間である。

【０００９】

【発明が解決しようとする課題】上記のイオン注入を低
エネルギー化する方法では、拡散層のシート抵抗の増加
という問題がある。また、イオンの加速電圧が低くなる
に従いイオン電流を増加させることが困難となり、その
結果、スループットの低下を招くという問題もある。更
には、シリコン基板に注入される不純物の濃度が低くな
るため、トランジスタの駆動能力の低下が生じる。

【００１０】イオン注入後の回復アニールの温度を高く
する方法では、熱拡散によってソース・ドレイン領域に
おける接合深さが深くなり、その結果、半導体装置の微
細化に対応できないという問題がある。この問題を回避
するために回復アニールの温度を低くすると、結晶欠陥
残存率の増加を招き、あるいは又、イオン注入された不
純物の活性化率の低下を招き、その結果、接合リーク電
流の増加につながる。

【００１１】サイドウォール端部に起因した応力が存在
している状態でアニール処理を行うことは、サイドウォ
ールの端部近傍に結晶欠陥が生じる原因となる。従っ
て、サイドウォールの一部分をエッチングによって除去
すれば、サイドウォール端部に起因した応力を除去する
ことができ、この結果、サイドウォールの端部近傍にお
ける結晶欠陥の発生を防止することができる。しかしな
がら、このサイドウォールの一部分をエッチングによっ
て除去する方法は、イオン注入に起因した２次欠陥（転
位ループ）発生の防止には有効でない。

【００１２】通常、ソース・ドレイン領域を形成するた
めのイオン注入は、シリコン基板表面に形成されたＳｉ
Ｏ₂膜を通して行われる。イオン注入時、ＳｉＯ₂膜中の
Ｏ₂がイオンと衝突してシリコン基板中に入り込む現象
を酸素のノックオン現象という。この現象によっても結
晶欠陥が生じる。この酸素のノックオン現象はシリコン
窒化スルー膜を用いて防止することができる。しかる
に、極薄膜（１０ｎｍ程度）のシリコン窒化膜を正確な
制御下形成する方法は知られておらず、従って、この方
法も半導体装置の微細化への対応が困難であるという問
題がある。

【００１３】イオン注入時のドーズ量を少なくする方法
では、シリコン基板に充分な量の不純物を導入すること
ができず、拡散層のシート抵抗の増加、トランジスタの
駆動能力の低下を招く。

【００１４】上記の特開昭６２−２００７２３号に開示
されたイオン注入法では、熱処理温度が高すぎて、熱拡
散によってソース・ドレイン領域における接合深さが深
くなり、その結果、半導体装置の微細化に対応できない
という問題がある。また、１回のドーズ量が１０¹⁴／ｃ
ｍ²オーダーであるため、総ドーズ量を１０¹⁵／ｃｍ²オ
ーダーとするためには、相当回数のイオン注入を行わな
ければならず、実用的でない。更に、２〜３回程度のイ
オン注入によって１０¹⁵／ｃｍ²オーダーの総ドーズ量
を得ようとした場合、イオン注入１回当たりのドーズ量
が多くなり、イオン注入によって結晶欠陥が発生してし
まい、このような結晶欠陥を除去することができない。
前のイオン注入工程において発生した結晶欠陥を後のイ
オン注入工程で除去するという技術思想は認められな
い。

【００１５】半導体メモリーのセルサイズが小さくなる
程、高濃度の不純物の導入が要求される。その理由は、
１つのメモリーセル当たり蓄積しなければならない電荷
量は変化しないが、メモリーセルの面積は確実に小さく
しなければならないからである。

【００１６】以上のような問題点を解決するために、不
純物のイオン注入から活性化処理に亙る工程の温度を極
力低く抑えることができ、しかも、より高濃度の不純物
をシリコン基板に導入してもシリコン基板に結晶欠陥を
生じないイオン注入方法が求められている。

【００１７】従って、本発明の目的は、イオン注入に起
因した結晶欠陥を効果的に防止でき、半導体装置の微細
化に十分対応でき、スループットの低下を生じさせるこ
とがなく、工程全体の温度を極力低く抑えることができ
る、半導体装置の製造方法を提供することにある。

【００１８】

【課題を解決するための手段】上記の目的は、（イ）シ
リコン基板に不純物をイオン注入する第１のイオン注入
工程と、（ロ）６００乃至８００゜Ｃの温度でアニール
する第１のアニール工程と、（ハ）第１のイオン注入工
程でイオン注入されたシリコン基板の領域に、不純物を
イオン注入する第２のイオン注入工程と、（ニ）高温、
短時間アニールを行う第２のアニール工程、から成るこ
とを特徴とする半導体装置の製造方法により達成するこ
とができる。

【００１９】第２のアニール工程はＲＴＡ法によって行
うことが望ましい。アニールの条件は、９００乃至１１
００゜Ｃ、１乃至６０秒であることが望ましい。

【００２０】本発明の方法の好ましい第１の態様におい
ては、第２のイオン注入工程におけるイオン注入条件を
以下のように選択することが好ましい。即ち、（ａ）第
２のイオン注入工程によってシリコン基板に形成される
アモルファス化される領域の深さＤ₂₀が、第１のイオン
注入工程によって形成されたアモルファス化された領域
の深さＤ₁₀よりも浅く（図１の（Ａ）及び（Ｃ）参
照）、且つ、（ｂ）第２のイオン注入工程によってシリ
コン基板に形成されるアモルファス化される領域の深さ
Ｄ₂₀が、第１のアニール工程によって形成された結晶欠
陥領域の深さＤ₁₁よりも深い（図１の（Ｂ）及び（Ｃ）
参照）。

【００２１】本発明の方法の好ましい第２の態様におい
ては、第２のイオン注入工程におけるイオン注入条件を
以下のように選択することが好ましい。即ち、第２のイ
オン注入工程によってシリコン基板に形成されるアモル
ファス化領域の深さが、第１のイオン注入工程によって
形成されたアモルファス化領域の深さと同程度あるいは
浅くなるように、第２のイオン注入工程におけるイオン
注入条件を選択する。より具体的には、第２のイオン注
入工程によってシリコン基板に形成されるアモルファス
化領域の深さが、第１のイオン注入工程によって形成さ
れたアモルファス化領域の深さと同じ乃至１．３倍程度
深くなるように、あるいは０．４倍程度まで浅くなるよ
うに、第２のイオン注入工程におけるイオン注入条件を
選択する。

【００２２】これは、例えば、第２のイオン注入工程に
おけるイオン加速電圧を、第１のイオン注入工程におけ
るイオン加速電圧の５０乃至１３０％、より好ましくは
５０乃至１００％にすることによって達成することがで
きる。あるいは又、第２のイオン注入工程におけるイオ
ンドーズ量を、第１のイオン注入工程におけるイオンド
ーズ量の２０乃至１００％にすることによって達成する
こともできる。

【００２３】本発明の方法においては、第２のイオン注
入工程において、Ａｓイオン、Ｐイオン、ＢＦ₂イオン
を使用することができるが、Ｓｉイオン等の電気的に中
性のイオンを注入することもできる。

【００２４】尚、第１のイオン注入工程、第１のアニー
ル工程及び第２のイオン注入工程を連続的に行うことに
よって、シリコン基板表面に層間膜等を一切形成させな
いことが望ましい。その理由は、層間膜が形成される
と、第１のイオン注入工程時のイオン注入領域と、第２
のイオン注入工程時のイオン注入領域とが一致しなくな
るからである。

【００２５】本発明の方法において、第１のイオン注入
工程を複数回のイオン注入工程に分けることができる。
この場合、各々のイオン注入工程の後に第１のアニール
工程を実施する。このように複数回に第１のイオン注入
工程を分けた場合には、上記の好ましい第１の態様にお
いては、第１のイオン注入工程において形成されたアモ
ルファス化された領域の深さＤ₁₀とは、第１のイオン注
入工程の完了時のＤ₁₀を指す。また、第１のアニール工
程において形成された結晶欠陥領域の深さＤ₁₁とは、第
１のイオン注入工程の完了時のＤ₁₁を指す。

【００２６】第２の好ましい態様においても、第１のイ
オン注入工程を複数回のイオン注入工程に分けることが
できる。この場合、各々のイオン注入工程の後に第１の
アニール工程を実施する。この場合、第１のイオン注入
工程におけるイオン加速電圧とは、第１のイオン注入工
程における複数回のイオン注入中の最大のイオン加速電
圧を意味する。そして、或るイオン注入におけるイオン
加速電圧を、前回のイオン注入におけるイオン加速電圧
の５０乃至１３０％、より好ましくは５０乃至１００％
にすることが望ましい。あるいは又、第１のイオン注入
工程におけるイオンドーズ量とは、第１のイオン注入工
程における複数回のイオン注入中最大のイオンドーズ量
を意味する。そして、或るイオン注入におけるイオンド
ーズ量を、前回のイオン注入におけるイオンドーズ量の
２０乃至１００％にすることが望ましい。

【００２７】第２の好ましい態様においては、第１のイ
オン注入工程においてドーパントとして、例えばＡ
ｓ⁺、ＢＦ₂ ⁺、Ｐ⁺を使用する場合、第２のイオン注入工
程において使用するドーパントとして、第１のイオン注
入工程で使用したドーパントと同一のドーパントを使用
するか、あるいはＳｉ⁺を使用することが望ましい。第
１及び第２のイオン注入工程の各々におけるイオンドー
ズ量は１×１０¹⁵／ｃｍ²以上であることが好ましい。
第１のイオン注入工程を複数回のイオン注入工程に分け
る場合には、各々のイオン注入時のイオンドーズ量を１
×１０¹⁵／ｃｍ²以上にすることが好ましい。

【００２８】第２の好ましい態様においては、第１のイ
オン注入工程及び第２のイオン注入工程でイオン注入さ
れるイオン種をＡｓ⁺とすることができる。第２のイオ
ン注入工程におけるイオン加速電圧は、第１のイオン注
入工程におけるイオン加速電圧の５０乃至１３０％、よ
り好ましくは５０乃至１００％である。そして、より好
ましくは、全Ａｓイオンドーズ量は２×１０¹⁵／ｃｍ²
以上であり、第２のイオン注入工程におけるＡｓイオン
ドーズ量は、１×１０¹⁵／ｃｍ²以上である。この態様
においても、第１のイオン注入工程を複数回のイオン注
入工程に分け、各々のイオン注入工程の後に第１のアニ
ール工程を実施することができる。この場合、第１のイ
オン注入工程におけるイオン加速電圧とは、第１のイオ
ン注入工程における複数回のイオン注入中の最大のイオ
ン加速電圧を意味する。そして、或るイオン注入におけ
るイオン加速電圧を、前回のイオン注入におけるイオン
加速電圧の５０乃至１３０％、より好ましくは５０乃至
１００％にすることが望ましい。また、第１のイオン注
入工程における２回目以降のＡｓイオンドーズ量を１×
１０¹⁵／ｃｍ²以上にすることが望ましい。

【００２９】

【作用】本発明によれば、第１のイオン注入工程によっ
てアモルファス化された高濃度のイオン注入領域は、低
温での第１のアニール工程において固相成長して結晶性
が回復する。この第１のアニール工程の際、第１のイオ
ン注入の条件によっては、シリコン基板に結晶欠陥領域
が発生する。しかしながら、第２のイオン注入を行うこ
とで、かかる結晶欠陥領域が破壊あるいは除去される。
次いで、高温、短時間アニールを行う第２のアニール工
程によって不純物の活性化及び結晶性の回復を行うこと
ができる。この結果、半導体装置中の結晶欠陥の発生を
効果的に抑制することができる。

【００３０】第１のアニール工程において拡散深さが変
化しないように、第１のアニール工程は６００乃至８０
０゜Ｃの温度で行う必要がある。８００゜Ｃを越える
と、拡散深さが深くなる。また、６００゜Ｃ未満では、
アモルファス化された高濃度のイオン注入領域の固相成
長による結晶性の回復が充分ではない。

【００３１】第２のアニール工程の温度は第１のアニー
ル工程の温度よりも高温であることが重要である。不純
物の活性化は、より後の工程で行うことが望ましいから
である。また、拡散深さを変化させないために、短時間
のアニール処理とすることが必要である。

【００３２】本発明の方法において、第２のイオン注入
工程において電気的に中性のイオンを使用すれば、第２
のイオン注入工程におけるレジスト処理が不要となり、
ウェハ全面にイオン注入を１回行えばよく、工程の簡略
化が図れる。

【００３３】即ち、Ａｓ⁺、Ｐ⁺、ＢＦ₂ ⁺、Ｂ⁺等の不純
物はｐタイプ、ｎタイプの導電性の相違がある。そのた
め、ソース・ドレイン領域に対して、導電性のタイプ別
にレジスト処理を行いこれらのイオンを注入しなければ
ならない。従って、ｐタイプ及びｎタイプの導電性を有
するイオン種を第２のイオン注入工程に用いる場合、２
回のレジスト処理及びイオン注入を行わなければならな
い。

【００３４】一方、第２のイオン注入工程において電気
的に中性のイオン、例えばＳｉ⁺を注入する場合、２回
のイオン注入を行う必要がなく、しかもウェハ全面にイ
オン注入を行うことができるのでレジスト処理も不要で
あり、工程の簡略化が図れる。更には、電気的に中性の
イオンをイオン注入する場合、第２のアニール工程にお
いて活性化されたとき、導電性を有していないために接
合の深さを変動させる可能性が少ない。それ故、注入エ
ネルギー（加速電圧）やドーズ量の自由度が大きいとい
う利点がある。

【００３５】

【実施例】以下、先ず図１〜図４に基づき本発明の半導
体装置の製造方法の原理を説明し、次に、本発明の半導
体装置の製造方法の具体例を説明する。

【００３６】（本発明の原理）０．５μｍルールの半導
体装置の製造に本発明の半導体装置の製造方法を適用す
る。半導体装置の製造に使用した半導体素子の模式的な
一部断面図を図２に示す。半導体素子のゲート電極２０
はＬＤＤ構造を有する。ＬＯＣＯＳ構造の素子分離絶縁
領域１０の厚さを２９０ｎｍとした。ゲート電極２０は
ＷＳｉ／リン（Ｐ）ドープポリシリコンから成るポリサ
イド構造から形成されている。ＷＳｉ層２６及びリンド
ープポリシリコン層２４の厚さをそれぞれ１００ｎｍと
した。ゲート酸化膜２２の厚さは１１ｎｍである。ＬＤ
Ｄ構造におけるスペーサは、ＳｉＯ₂から成るサイドウ
ォール２８にて構成した。ソース・ドレイン領域となる
シリコン基板表面には１０ｎｍの熱酸化膜３２が形成さ
れている。

【００３７】この半導体素子を使用して、第１のイオン
注入工程を熱酸化膜３２を通して行った。第１のイオン
注入工程において、Ａｓ⁺の注入ドーズ量を一定（５×
１０¹ ⁵／ｃｍ²）とし、加速電圧を２０ｋｅＶから５０
ｋｅＶまで変化させた。その後、第１のアニール工程を
ＦＡ法にて行った。アニールの条件を８００゜Ｃ、３０
分間とした。

【００３８】こうして得られた試料の、第１のイオン注
入工程によって形成されたシリコン基板のアモルファス
化された領域１００の深さ（以下、第１ダメージ層深さ
ともいう）Ｄ₁₀（図１の（Ａ）参照）と、第１のアニー
ル工程にて発生したサイドウォール端欠陥５０の深さ
（以下、第１欠陥層深さともいう）Ｄ₁₁（図１の（Ｂ）
参照）との関係を調べた。その結果を図３に示す。これ
らの深さは、イオン注入時の注入エネルギー（加速電
圧）が高くなるに従い深くなる。図３から明らかなよう
に、第１ダメージ層深さＤ₁₀は、第１欠陥層深さＤ₁₁の
３倍程度もある。

【００３９】もしも、第２のイオン注入工程において形
成されるシリコン基板のアモルファス化された領域１０
２の深さ（以下、第２ダメージ層深さともいう）Ｄ
₂₀（図１の（Ｃ）参照）が、第１欠陥層深さＤ₁₁よりも
深ければ、第２のイオン注入によって第１のアニール工
程で発生した結晶欠陥を除去することができる。

【００４０】しかも、第２ダメージ層深さＤ₂₀が第１ダ
メージ層深さＤ₁₀よりも十分浅ければ、第２のアニール
工程にて発生する結晶欠陥を減少あるいは消滅させるこ
とができる（図１の（Ｄ）参照）。何故ならば、図３か
らも明らかなように、イオン注入によって形成されたシ
リコン基板のアモルファス化された領域の深さが浅けれ
ば浅い程、アニール工程にて発生する結晶欠陥の深さも
浅くなるからである。

【００４１】以上の深さの関係を纏めると、Ｄ₁₀＞Ｄ₂₀≧Ｄ₁₁ となる。このような条件を満たすように第２のイオン注
入の条件を決定すれば、シリコン基板の結晶欠陥の発生
を抑制することができる。

【００４２】以上の知見に基づき、第１のイオン注入工
程及び第２のイオン注入工程におけるイオン注入の条件
を次に述べるように更に詳しく調べたところ、Ｄ₁₀＝Ｄ
₂₀あるいはＤ₁₀＜Ｄ₂₀の場合でさえも、半導体装置中の
結晶欠陥の抑制に効果があることが判った。

【００４３】即ち、図２に示した構造を有する半導体素
子を使用して、第１のイオン注入工程を熱酸化膜３２を
通して行った。第１のイオン注入工程において、Ａｓ⁺
の注入ドーズ量を５×１０¹⁵／ｃｍ²とし、加速電圧を
４０ｋｅＶとした。その後、第１のアニール工程をＦＡ
法にて行った。アニールの条件を８００゜Ｃ、３０分間
とした。

【００４４】こうして得られた試料の、第１のイオン注
入によって形成されたシリコン基板のアモルファス化さ
れた領域（以下、第１のアモルファス化領域ともいう）
１１０とアモルファス化されていないシリコン基板の領
域（以下、結晶領域ともいう）１１０Ａの境界部分を詳
細に調べたところ、図４の（Ａ）に模式的な一部断面図
を示すように、第１のアモルファス化領域１１０から格
子間Ｓｉが結晶領域１１０Ａに弾き出されていることが
判った。尚、図４の（Ａ）においては、格子間Ｓｉを黒
点で表示した。そして、第１のアニール工程を実施する
ことによって、弾き出された格子間Ｓｉに起因して、図
４の（Ｂ）に模式的な一部断面図を示すように、結晶領
域１１０Ａには格子間型の転位である結晶欠陥が形成さ
れることが判った。尚、図４の（Ｂ）においては、この
格子間型の転位を×印で表示した。第１のアモルファス
化領域の深さが浅いところに位置するこの格子間型の転
位に起因して、サイドウォール端欠陥等が生じると考え
られる。

【００４５】第２のイオン注入工程において、Ａｓ⁺の
注入ドーズ量を３×１０¹⁵／ｃｍ²とし、加速電圧を４
０ｋｅＶとした。即ち、第２のイオン注入工程における
イオン加速電圧を、第１のイオン注入工程におけるイオ
ン加速電圧と同一とした。その後、第２のアニール工程
をＲＴＡ法にて行った。アニールの条件を１０５０゜
Ｃ、１０秒間とした。

【００４６】こうして得られた試料の、第２のイオン注
入によって形成されたシリコン基板のアモルファス化さ
れた領域（以下、第２のアモルファス化領域ともいう）
１２０とアモルファス化されていないシリコン基板の領
域（結晶領域）１２０Ａの境界部分を詳細に調べたとこ
ろ、図４の（Ｃ）に模式的な断面図を示すように、第２
のアモルファス化領域１２０から結晶領域１２０Ａに弾
き出された格子間Ｓｉは少なく、第２のアモルファス化
領域１２０に空孔型欠陥が多く形成されていることが判
った。尚、図４の（Ｃ）においては、空孔型欠陥を白丸
で表示した。

【００４７】第２のアニール工程後、結晶領域１２０Ａ
から結晶欠陥が消滅していた。これは、結晶領域１２０
Ａに存在していた格子間Ｓｉと第２のアモルファス化領
域１２０に形成された空孔型欠陥とが相互作用して、格
子間Ｓｉが結晶領域１２０Ａから無くなるからであると
考えられる。

【００４８】（実施例−１）図２に示した半導体素子を
使用して、本発明の方法に基づき半導体装置を作製し
た。作製の条件は以下のとおりである。第１のイオン注入工程：熱酸化膜３２を通して行う。使用イオン種Ａｓ⁺ 加速電圧２０ｋｅＶドーズ量５×１０¹⁵／ｃｍ² 第１のアニール工程：ＦＡ法８００゜Ｃ×３０分間第２のイオン注入工程：使用イオン種Ｐ⁺ 加速電圧１０ｋｅＶドーズ量３×１０¹⁵／ｃｍ² 第２のアニール工程：ＲＴＡ法１１００゜Ｃ×１０秒間

【００４９】尚、第１のイオン注入工程、第１のアニー
ル工程及び第２のイオン注入工程を連続的に行い、シリ
コン基板表面に層間膜等を形成させないようにした。

【００５０】このような工程を経て得られた半導体装置
の結晶欠陥発生状態を評価するために、サイドウォール
端欠陥の発生率を測定した。サイドウォール端欠陥の発
生率とは、図７の平面図に示すように、ゲート電極２０
のサイドウォール２８の端部３０の全長をＬ₀、活性化
アニール後にソース・ドレイン領域４０に発生した結晶
欠陥の領域５０Ａの長さＬ₁、Ｌ₂、Ｌ₃、Ｌ₄等の長さの
合計をＬとした場合、Ｌ／Ｌ₀で定義される。尚、図７
の左側のソース・ドレイン領域におけるサイドウォール
端欠陥の図示は省略した。測定の結果、サイドウォール
端欠陥の発生率は０％であった。

【００５１】（実施例−２）第２のイオン注入工程にお
いて、Ｐ⁺の代わりに、Ｓｉ⁺を使用した点を除き、実施
例−１と同様の条件で半導体装置を製造した。こうして
得られた半導体装置のサイドウォール端欠陥の発生率を
測定した。その結果、Ｓｉ⁺を使用してもサイドウォー
ル端欠陥の発生率は０％であった。

【００５２】（比較例−１）実施例−１にて説明した工
程から第２のイオン注入工程を除いたところ、得られた
半導体装置のサイドウォール端欠陥の発生率は約７〜１
２％であった。また、実施例−１にて説明した工程の順
序を変えて、第１のイオン注入工程、第２のイオン注入
工程、第１のアニール工程、第２のアニール工程とした
場合、得られた半導体装置にはサイドウォール端欠陥の
発生が認められた。

【００５３】（実施例−３）第２のイオン注入工程にお
いてＰ⁺又はＡｓ⁺の加速電圧を一定（１０ｋｅＶ）とし
且つＰ⁺又はＡｓ⁺の注入ドーズ量を変化させたことを除
き、実施例−１と同様の製造方法で半導体装置を製造
し、サイドウォール端欠陥の発生率を測定した。イオン
の注入ドーズ量とサイドウォール端欠陥の発生率の関係
を図５に示す。図５から明らかなように、第２のイオン
注入工程におけるイオン注入ドーズ量が増加するに従
い、サイドウォール端欠陥の発生率が低下する。但し、
イオン注入ドーズ量を余りに増加させると、結晶欠陥が
再び発生する。

【００５４】図５から、第２のイオン注入工程における
イオンドーズ量を、第１のイオン注入工程におけるイオ
ンドーズ量の概ね２０乃至１００％にすることが好まし
いことが判る。尚、Ａｓ⁺を第１及び第２のイオン注入
工程にて使用する場合、全Ａｓ⁺ドーズ量は２×１０¹⁵
／ｃｍ²以上であり、第２のイオン注入工程におけるＡ
ｓ⁺ドーズ量は、１×１０¹⁵／ｃｍ²以上であることが望
ましい。

【００５５】（実施例−４）第２のイオン注入工程にお
いて、Ｐ⁺の注入ドーズ量を一定（３×１０¹⁴／ｃｍ²）
とし、Ｐ⁺の加速電圧を変化させたこと、及び第２のア
ニール工程の温度を変えたことを除き、実施例−１と同
様の製造方法で半導体装置を製造し、サイドウォール端
欠陥の発生率を測定した。イオンの注入エネルギー（加
速電圧）とサイドウォール端欠陥の発生率の関係を図６
に示す。図６から明らかなように、第２のイオン注入工
程におけるイオン注入エネルギー（加速電圧）が増加す
るに従い、サイドウォール端欠陥の発生率が低下する。
尚、イオン注入エネルギー（加速電圧）を余りに増加さ
せると、結晶欠陥が再び発生する。

【００５６】（実施例−５）図２に示した半導体素子を
使用して、本発明の方法に基づき半導体装置を作製し
た。作製の条件は以下のとおりである。第１のイオン注入工程：熱酸化膜３２を通して行う。使用イオン種Ａｓ⁺ ドーズ量５×１０¹⁵／ｃｍ² 加速電圧２０ｋｅＶ３０ｋｅＶ及び４０ｋｅＶ第１のアニール工程：ＦＡ法８００゜Ｃ×３０分間第２のイオン注入工程：使用イオン種Ａｓ⁺ ドーズ量３×１０¹⁵／ｃｍ² 加速電圧種々変化第２のアニール工程：ＲＴＡ法１０５０゜Ｃ×１０秒間

【００５７】（比較例−２）また、比較のために、第２
のイオン注入工程を除き、第１のイオン注入工程、第１
のアニール工程、第２のアニール工程を経た半導体装置
を作製した。

【００５８】こうして得られた各半導体装置試料のサイ
ドウォール端欠陥の発生率を測定した。結果を図８に示
す。尚、図８において、曲線ａ，ｂ，ｃは、それぞれ、
第１のイオン注入工程における加速電圧が４０ｋｅＶ，
３０ｋｅＶ及び２０ｋｅＶのときのサイドウォール端欠
陥の発生率を表す。また、Ａ，Ｂ及びＣは、それぞれ、
比較例−２において、第２のイオン注入工程におけるＡ
ｓ⁺加速電圧が４０ｋｅＶ，３０けＶ，２０ｋｅＶのと
きのサイドウォール端欠陥の発生率を表す。

【００５９】図８からも明らかなように、第１のイオン
注入工程におけるイオン加速電圧と、第２のイオン注入
工程におけるイオン加速電圧とが等しい場合、即ち、第
２のイオン注入工程において形成されたアモルファス化
領域の深さが、第１のイオン注入工程で形成されたアモ
ルファス化領域の深さとほぼ同じのとき、作製された半
導体装置中の結晶欠陥は最も少なくなる。また、第２の
イオン注入工程を実施することによって、半導体装置中
の結晶欠陥を飛躍的に減少させることができる。第２の
イオン注入工程におけるイオン加速電圧が、第１のイオ
ン注入工程におけるイオン加速電圧よりも高い場合、即
ち、第２のイオン注入工程において形成されたアモルフ
ァス化領域の深さが、第１のイオン注入工程で形成され
たアモルファス化領域の深さよりも深い場合、半導体装
置中の結晶欠陥は増加する傾向にある。以上の結果か
ら、第２のイオン注入工程におけるイオン加速電圧が、
第１のイオン注入工程におけるイオン加速電圧の好まし
くは５０〜１３０％、より好ましくは５０〜１００％で
あるとき、結晶欠陥を効果的に抑制し得る。

【００６０】（比較例−３）図２に示した半導体素子を
使用して、以下の条件で半導体装置を作製した。第１のイオン注入工程：熱酸化膜３２を通して行う。使用イオン種Ａｓ⁺ ドーズ量５×１０¹⁵／ｃｍ² 加速電圧２０ｋｅＶ第１のアニール工程：ＦＡ法８００゜Ｃ×３０分間尚、第２のイオン注入工程及び第２のアニール工程は行
わなかった。こうして得られた半導体装置試料のサイド
ウォール端欠陥の発生率を測定したところ、４２％であ
った。

【００６１】（比較例−４）図２に示した半導体素子を
使用して、以下の条件で半導体装置を作製した。第１のイオン注入工程：熱酸化膜３２を通して行う。使用イオン種Ａｓ⁺ ドーズ量５×１０¹⁵／ｃｍ² 加速電圧２０ｋｅＶ第２のアニール工程：ＲＴＡ法１０５０゜Ｃ×１０秒間第１のアニール工程及び第２のイオン注入工程は行わな
かった。こうして得られた半導体装置試料のサイドウォ
ール端欠陥の発生率を測定したところ、１６％であっ
た。

【００６２】以上に説明した、実施例−５、比較例−
２、比較例−３及び比較例−４で得られたサイドウォー
ル端欠陥の発生率を纏めると、以下のとおりとなる。

【００６３】（実施例−６）実施例−６においては、高
濃度のＡｓ⁺をシリコン基板にイオン注入することによ
ってＮ⁺拡散層をシリコン基板に形成する。浅い接合を
形成するためには、イオン種としてＡｓ⁺を使用するこ
とが最も有利であるからである。Ａｓ⁺のイオン注入に
よって、Ｎ⁺拡散層がシリコン基板に形成される。

【００６４】以下に説明する方法を、ＬＯＣＯＳ法にて
形成された素子分離領域を有する半導体素子に対して適
用することによってサイドウォール端欠陥の発生を防止
できることは勿論であるが、実施例−６では、シャロー
・トレンチ構造によってトレンチ素子分離領域が形成さ
れた半導体素子に対して本発明の半導体装置の製造方法
を適用する例を説明する。

【００６５】図９に模式的な一部断面図を示す半導体素
子を作製した。この半導体素子は、素子分離領域１２を
除き、図２に示した半導体素子と同様の構造を有する。
素子分離領域１２は、シャロー・トレンチ構造から構成
されている。

【００６６】図９に示した半導体素子を使用して、半導
体装置を以下の条件で作製した。第１のイオン注入工程：熱酸化膜３２を通して行う。使用イオン種Ａｓ⁺ 加速電圧２０ｋｅＶドーズ量５×１０¹⁵／ｃｍ² 第１のアニール工程：ＦＡ法８００゜Ｃ×３０分間第２のイオン注入工程：使用イオン種Ａｓ⁺ 加速電圧１０ｋｅＶドーズ量３×１０¹⁵／ｃｍ² 第２のアニール工程：ＲＴＡ法１０５０゜Ｃ×１０秒間

【００６７】このような工程を経て得られた半導体装置
のトレンチ素子分離領域１２に隣接したソース・ドレイ
ン領域４０をＴＥＭ観察した。その結果、かかるソース
・ドレイン領域には結晶欠陥が認められなかった。これ
は、第２のイオン注入を行うことで、ソース・ドレイン
領域４０の表面近くの結晶欠陥領域が破壊され、次い
で、高温、短時間アニールを行う第２のアニール工程に
よって不純物の活性化及び結晶性の回復が行われたから
であると考えられる。

【００６８】（比較例−５）図９に模式的な一部断面図
を示す、シャロー・トレンチ構造から構成されている素
子分離領域１２を有する半導体素子を基に、第１のイオ
ン注入工程、第１のアニール工程及び第２のアニール工
程を経た、即ち、第２のアニール工程を施していない半
導体装置を作製した。作製の条件は実施例−６と同様と
した。こうして作製した半導体装置のトレンチ素子分離
領域１２に隣接したソース・ドレイン領域をＴＥＭ観察
した。その結果、図１１に示したと同様に、かかるソー
ス・ドレイン領域には長さ２０ｎｍ程度の微細な結晶欠
陥が多数認められた。

【００６９】（実施例−７）実施例−７においては、実
施例−６と同様にシャロー・トレンチ構造を有する素子
分離領域１２を有する半導体素子を例にとり説明する
が、実施例−６と異なり、第２のイオン注入工程におい
てＰ⁺をイオン注入する。

【００７０】図９に示した半導体素子を使用して、半導
体装置を以下の条件で作製した。第１のイオン注入工程：熱酸化膜３２を通して行う。使用イオン種Ａｓ⁺ 加速電圧２０ｋｅＶドーズ量５×１０¹⁵／ｃｍ² 第１のアニール工程：ＦＡ法８００゜Ｃ×３０分間第２のイオン注入工程：使用イオン種Ｐ⁺ 加速電圧１０ｋｅＶドーズ量３×１０¹⁵／ｃｍ² 第２のアニール工程：ＲＴＡ法１０５０゜Ｃ×１０秒間

【００７１】このような工程を経て得られた半導体装置
のトレンチ素子分離領域１２に隣接したソース・ドレイ
ン領域をＴＥＭ観察した。その結果、かかるソース・ド
レイン領域には結晶欠陥が認められなかった。

【００７２】図１０の（Ｂ）に示した状態、即ち、第１
のイオン注入工程及び第１のアニール工程が完了した状
態では、コンタクトホール部下方のシリコン基板領域６
４には結晶欠陥７０が含まれている。次いで、第２のイ
オン注入工程及び第２のアニール工程を実施することに
よって、コンタクトホール部下方のシリコン基板領域６
４における結晶欠陥７０の発生を抑制することができ
る。

【００７３】以上、本発明を好ましい実施例に基づいて
説明したが、本発明はこれらの実施例に限定されるもの
ではない。各イオン注入工程及びアニール工程における
条件は、半導体装置中の結晶欠陥の発生を効果的に抑制
することができるような条件に適宜選択することができ
る。半導体素子の構造は例示であり、各種の構造を有す
る半導体素子から半導体装置を本発明の製造方法に基づ
き作製することができる。

【００７４】

【発明の効果】本発明によれば、シリコン基板に導入す
べき不純物量を減らすことなく、しかも拡散長の増加を
招くことなく、半導体装置中の結晶欠陥の発生を効果的
に抑制することができる。従って、半導体装置の拡散領
域のシート抵抗を増加させることがなく、接合リーク電
流を低減することができ、例えば半導体メモリーのデー
タ保持能力を改善することができる。

【００７５】また、第２のイオン注入工程において電気
的に中性のイオンを使用すれば、第２のイオン注入工程
におけるレジスト処理が不要となり、ウェハ全面にイオ
ン注入を１回行えばよいので、工程の簡略化が図れるば
かりか、注入エネルギー（加速電圧）やドーズ量の自由
度が大きいという利点がある。

【図面の簡単な説明】

【図１】本発明の第１の好ましい態様に係る製造方法の
各工程の概要を示す、半導体素子の一部断面図である。

【図２】本発明の半導体装置の製造方法に適したＬＯＣ
ＯＳ法による素子分離領域を有する半導体素子の一部断
面図である。

【図３】第１の態様に係る本発明の半導体装置の製造方
法における、イオン注入によって発生したシリコン基板
のアモルファス化された領域の深さと、アニール工程に
て発生したサイドウォール端欠陥の深さとの関係を表す
図である。

【図４】本発明の第２の好ましい態様に係る製造方法の
原理を示す、半導体素子の一部断面図である。

【図５】第１の態様に係る本発明の半導体装置の製造方
法における、イオンの注入ドーズ量とサイドウォール端
欠陥の発生率の関係を表す図である。

【図６】第１の態様に係る本発明の半導体装置の製造方
法における、イオンの加速電圧とサイドウォール端欠陥
の発生率の関係を表す図である。

【図７】サイドウォール端欠陥の発生率を説明するため
の半導体装置の模式的な平面図である。

【図８】第２の好ましい態様の製造方法における、イオ
ンの加速電圧とサイドウォール端欠陥の発生率の関係を
表す図である。

【図９】本発明の半導体装置の製造方法に適したシャロ
ー・トレンチ構造の素子分離領域を有する半導体素子の
一部断面図である。

【図１０】従来の半導体装置の結晶欠陥を表す図であ
る。

【図１１】従来のシャロー・トレンチ構造の素子分離領
域に隣接したソース・ドレイン領域における結晶欠陥を
表す図である。

【符号の説明】

１シリコン基板１０，１２素子分離絶縁領域２０ゲート電極２８サイドウォール３０サイドウォール端部３２熱酸化膜４０ソース・ドレイン領域５０，５２，７０，８０結晶欠陥６２コンタクトホール部６４コンタクトホール部下方のシリコン基板領域１００第１のイオン注入工程によって発生したアモル
ファス化された領域１０２第２のイオン注入工程において発生したアモル
ファス化された領域１１０第１のアモルファス化領域１１０Ａ結晶領域１２０第２のアモルファス化領域１２０Ａ結晶領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/316 21/336 8617−4ＭＨ０１Ｌ 21/265 Ｑ 7342−4Ｍ 21/94 Ａ 7377−4Ｍ 29/78 ３０１Ｐ

Claims

【特許請求の範囲】

【請求項１】（イ）シリコン基板に不純物をイオン注入
する第１のイオン注入工程と、（ロ）６００乃至８００゜Ｃの温度でアニールする第１
のアニール工程と、（ハ）第１のイオン注入工程でイオン注入されたシリコ
ン基板の領域に、不純物をイオン注入する第２のイオン
注入工程と、（ニ）高温、短時間アニールを行う第２のアニール工
程、から成ることを特徴とする半導体装置の製造方法。
【請求項２】第２のイオン注入工程によってシリコン基
板に形成されるアモルファス化される領域の深さが、第
１のイオン注入工程によって形成されたアモルファス化
された領域の深さよりも浅くなり、且つ第２のイオン注
入工程によってシリコン基板に形成されるアモルファス
化される領域の深さが、第１のアニール工程によって形
成された結晶欠陥領域の深さよりも深くなるように、第
２のイオン注入工程におけるイオン注入条件を選択する
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
【請求項３】第２のイオン注入工程によってシリコン基
板に形成されるアモルファス化領域の深さが、第１のイ
オン注入工程によって形成されたアモルファス化領域の
深さと同程度あるいは浅くなるように、第２のイオン注
入工程におけるイオン注入条件を選択することを特徴と
する請求項１に記載の半導体装置の製造方法。
【請求項４】第１のイオン注入工程で形成されたアモル
ファス化領域の深さと同程度あるいは浅いアモルファス
化領域をシリコン基板に形成するために、第２のイオン
注入工程におけるイオン加速電圧を、第１のイオン注入
工程におけるイオン加速電圧の５０乃至１３０％にする
ことを特徴とする請求項３に記載の半導体装置の製造方
法。
【請求項５】第１のイオン注入工程で形成されたアモル
ファス化領域の深さと同程度かあるいは浅いアモルファ
ス化領域をシリコン基板に形成するために、第２のイオ
ン注入工程におけるイオンドーズ量を、第１のイオン注
入工程におけるイオンドーズ量の２０乃至１００％にす
ることを特徴とする請求項３に記載の半導体装置の製造
方法。
【請求項６】第２のイオン注入工程において、電気的に
中性のイオンを注入することを特徴とする請求項１、請
求項２又は請求項３のいずれか１項に記載の半導体装置
の製造方法。
【請求項７】第１のイオン注入工程及び第２のイオン注
入工程でイオン注入されるイオン種はＡｓ⁺であり、第２のイオン注入工程におけるイオン加速電圧は、第１
のイオン注入工程におけるイオン加速電圧の５０乃至１
００％であることを特徴とする請求項３に記載の半導体
装置の製造方法。
【請求項８】全Ａｓイオンドーズ量は２×１０¹⁵／ｃｍ
²以上であり、第２のイオン注入工程におけるＡｓイオ
ンドーズ量は、１×１０¹⁵／ｃｍ²以上であることを特
徴とする請求項７に記載の半導体装置の製造方法。