JPH0513430A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH0513430A JPH0513430A JP19073291A JP19073291A JPH0513430A JP H0513430 A JPH0513430 A JP H0513430A JP 19073291 A JP19073291 A JP 19073291A JP 19073291 A JP19073291 A JP 19073291A JP H0513430 A JPH0513430 A JP H0513430A
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Abstract
(57)【要約】
【目的】 本発明は、素子の微細化が進んだ場合にも十
分に電界を緩和することが可能で、信頼性の高い半導体
素子を得るものである。 【構成】 本発明の半導体素子は、一導電型の半導体基
板１表面に、所定間隔をおいて形成され、上記半導体基
板１とは逆の導電型を有するソースおよびドレイン領域
７、８と、これらソース領域７およびドレイン領域８間
の上記半導体基板１上にゲート絶縁膜２を介して形成さ
れたゲート電極３を具備する。上記ソース領域７とドレ
イン領域８の間には、これら領域に隣接するとともに、
隣接するソースまたはドレイン領域７、８から離れるに
従って不純物濃度が連続的に変化して低くなる低濃度領
域９１を設けてある。
分に電界を緩和することが可能で、信頼性の高い半導体
素子を得るものである。 【構成】 本発明の半導体素子は、一導電型の半導体基
板１表面に、所定間隔をおいて形成され、上記半導体基
板１とは逆の導電型を有するソースおよびドレイン領域
７、８と、これらソース領域７およびドレイン領域８間
の上記半導体基板１上にゲート絶縁膜２を介して形成さ
れたゲート電極３を具備する。上記ソース領域７とドレ
イン領域８の間には、これら領域に隣接するとともに、
隣接するソースまたはドレイン領域７、８から離れるに
従って不純物濃度が連続的に変化して低くなる低濃度領
域９１を設けてある。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子、特に、微
細化に適したＭＩＳ型トランジスタの構造とその製造方
法に関するものである。
細化に適したＭＩＳ型トランジスタの構造とその製造方
法に関するものである。
【０００２】
【従来の技術】ＭＩＳ（金属−絶縁膜−半導体）型トラ
ンジスタの微細化が進むに従い、ドレイン領域のゲート
電極近傍で発生するホットエレクトロンによる諸特性の
劣化が問題となってきた。このホットエレクトロンを制
御するために、近年、図５に示すＬＤＤ（低濃度ドレイ
ン）構造を有するＭＩＳ型トランジスタが提案されてい
る。
ンジスタの微細化が進むに従い、ドレイン領域のゲート
電極近傍で発生するホットエレクトロンによる諸特性の
劣化が問題となってきた。このホットエレクトロンを制
御するために、近年、図５に示すＬＤＤ（低濃度ドレイ
ン）構造を有するＭＩＳ型トランジスタが提案されてい
る。
【０００３】図６で上記ＭＩＳ型トランジスタの製造工
程を示すと、まず、Ｐ型半導体基板１上に酸化シリコン
膜からなるゲート絶縁膜２とポリシリコン膜からなるゲ
ート電極３を順次形成する。（図６（ａ））。次に、図
６（ｂ）で上記ゲート電極３をマスクとしてリン（Ｐ）
イオンを低ドーズ量でイオン注入し（図中矢印参照）低
不純物濃度のソース領域５とドレイン領域６を形成す
る。続いて基板１表面全面に酸化シリコン膜４を形成し
（図６（ｃ））、これをゲート電極３側側面部を残して
異方性エッチングする（図７（ａ））。その後、ゲート
電極３および側面部のシリコン膜４をマスクとしてヒ素
（Ａｓ）イオンを高ドース量でイオン注入し（図７
（ｂ）中矢印）、高不純物濃度のソース領域７とドレイ
ン領域８を形成する。しかる後、注入不純物の活性化処
理を行なって、図５のＭＩＳ型トランジスタとする。
程を示すと、まず、Ｐ型半導体基板１上に酸化シリコン
膜からなるゲート絶縁膜２とポリシリコン膜からなるゲ
ート電極３を順次形成する。（図６（ａ））。次に、図
６（ｂ）で上記ゲート電極３をマスクとしてリン（Ｐ）
イオンを低ドーズ量でイオン注入し（図中矢印参照）低
不純物濃度のソース領域５とドレイン領域６を形成す
る。続いて基板１表面全面に酸化シリコン膜４を形成し
（図６（ｃ））、これをゲート電極３側側面部を残して
異方性エッチングする（図７（ａ））。その後、ゲート
電極３および側面部のシリコン膜４をマスクとしてヒ素
（Ａｓ）イオンを高ドース量でイオン注入し（図７
（ｂ）中矢印）、高不純物濃度のソース領域７とドレイ
ン領域８を形成する。しかる後、注入不純物の活性化処
理を行なって、図５のＭＩＳ型トランジスタとする。
【０００４】
【発明が解決しようとする課題】このＬＤＤ構造のＭＩ
Ｓ型トランジスタは、高不純物濃度のソースおよびドレ
イン領域７、８とチャネル領域の間に形成した低不純物
濃度のソースおよびドレイン領域によって電界を緩和
し、ホットエレクトロンの発生を抑制することができ
る。
Ｓ型トランジスタは、高不純物濃度のソースおよびドレ
イン領域７、８とチャネル領域の間に形成した低不純物
濃度のソースおよびドレイン領域によって電界を緩和
し、ホットエレクトロンの発生を抑制することができ
る。
【０００５】しかしながら、上記従来の構造では、素子
の微細化がさらに進んだ場合、特にゲート長をハーフミ
クロン以下とした場合には十分な電界緩和効果が期待で
きず、より信頼性を高めるにはドレイン領域にかかる電
界をさらに緩和する必要がある。
の微細化がさらに進んだ場合、特にゲート長をハーフミ
クロン以下とした場合には十分な電界緩和効果が期待で
きず、より信頼性を高めるにはドレイン領域にかかる電
界をさらに緩和する必要がある。
【０００６】本発明は、上記従来の問題点に鑑みなされ
たものであり、その目的は、ゲート長をハーフミクロン
以下としたときにも十分に電界を緩和することが可能
で、信頼性の高い半導体素子を得ることにある。
たものであり、その目的は、ゲート長をハーフミクロン
以下としたときにも十分に電界を緩和することが可能
で、信頼性の高い半導体素子を得ることにある。
【０００７】
【課題を解決するための手段】本発明の半導体素子の構
成を図１で説明すると、一導電型の半導体基板１表面
に、所定間隔をおいて形成され、上記半導体基板１とは
逆の導電型を有するソースおよびドレイン領域７、８
と、これらソース領域７およびドレイン領域８間の上記
半導体基板１上にゲート絶縁膜２を介して形成されたゲ
ート電極３を具備し、上記ソース領域７とドレイン領域
８の間に、これら領域に隣接するとともに、隣接するソ
ースまたはドレイン領域７、８から離れるに従って不純
物濃度が連続的に低下する低濃度領域９１を設けてあ
る。
成を図１で説明すると、一導電型の半導体基板１表面
に、所定間隔をおいて形成され、上記半導体基板１とは
逆の導電型を有するソースおよびドレイン領域７、８
と、これらソース領域７およびドレイン領域８間の上記
半導体基板１上にゲート絶縁膜２を介して形成されたゲ
ート電極３を具備し、上記ソース領域７とドレイン領域
８の間に、これら領域に隣接するとともに、隣接するソ
ースまたはドレイン領域７、８から離れるに従って不純
物濃度が連続的に低下する低濃度領域９１を設けてあ
る。
【０００８】また上記した半導体素子は、一導電型の半
導体基板１上に、ゲート絶縁膜２を介してゲート電極３
を積層する工程と、このゲート電極３をマスクとして上
記半導体基板１の基板構成元素または基板構成元素に対
し電気的に不活性な元素をイオン注入して損傷を与えら
れた領域とする工程と、ゲート電極側壁に側壁絶縁膜を
形成する工程と、上記ゲート電極３および側壁絶縁膜４
をマスクとして上記半導体基板１と逆の導電型を有する
不純物をイオン注入し、ソースおよびドレイン領域７、
８を形成する工程と、熱処理を行なって不純物を活性化
するとともに、上記絶縁膜４下方の、元素をイオン注入
して損傷された領域９に不純物を拡散して、ソースまた
はドレイン領域７、８から離れるに従って連続的に不純
物濃度が低くなる低濃度領域９１を形成する工程により
製造される。
導体基板１上に、ゲート絶縁膜２を介してゲート電極３
を積層する工程と、このゲート電極３をマスクとして上
記半導体基板１の基板構成元素または基板構成元素に対
し電気的に不活性な元素をイオン注入して損傷を与えら
れた領域とする工程と、ゲート電極側壁に側壁絶縁膜を
形成する工程と、上記ゲート電極３および側壁絶縁膜４
をマスクとして上記半導体基板１と逆の導電型を有する
不純物をイオン注入し、ソースおよびドレイン領域７、
８を形成する工程と、熱処理を行なって不純物を活性化
するとともに、上記絶縁膜４下方の、元素をイオン注入
して損傷された領域９に不純物を拡散して、ソースまた
はドレイン領域７、８から離れるに従って連続的に不純
物濃度が低くなる低濃度領域９１を形成する工程により
製造される。
【０００９】
【作用】上記構造の半導体素子において、低濃度領域９
１の不純物濃度は、ソースおよびドレイン領域７、８か
らチャネル領域に向けて連続的に低減しており（図４参
照）、ほぼ一定の濃度を有する従来のＬＤＤ構造の素子
に比べ（図８参照）、チャネル領域近傍での電界の大幅
な緩和を可能にする。これにより、ホットエレクトロン
が抑制され、素子性能が向上する。
１の不純物濃度は、ソースおよびドレイン領域７、８か
らチャネル領域に向けて連続的に低減しており（図４参
照）、ほぼ一定の濃度を有する従来のＬＤＤ構造の素子
に比べ（図８参照）、チャネル領域近傍での電界の大幅
な緩和を可能にする。これにより、ホットエレクトロン
が抑制され、素子性能が向上する。
【００１０】また、このような低濃度領域９１は、予め
基板構成元素もしくは基板に対して不活性な元素をイオ
ン注入した後、ゲート電極３側面の絶縁膜４をマスクと
して不純物を導入し、さらに熱処理を行なうことにより
容易に形成される。イオン注入により該当領域には格子
間原子が形成され、熱処理によってソースおよびドレイ
ン領域７、８から横方向に不純物が増速拡散して、緩や
かな濃度勾配を持った低濃度領域９１が実現できる。こ
のとき、格子間原子によりイオン注入領域９にのみ不純
物が増速拡散し、それ以外の領域では不純物の横方向拡
散は無視できるため、横方向拡散長の制御性においても
優れている。
基板構成元素もしくは基板に対して不活性な元素をイオ
ン注入した後、ゲート電極３側面の絶縁膜４をマスクと
して不純物を導入し、さらに熱処理を行なうことにより
容易に形成される。イオン注入により該当領域には格子
間原子が形成され、熱処理によってソースおよびドレイ
ン領域７、８から横方向に不純物が増速拡散して、緩や
かな濃度勾配を持った低濃度領域９１が実現できる。こ
のとき、格子間原子によりイオン注入領域９にのみ不純
物が増速拡散し、それ以外の領域では不純物の横方向拡
散は無視できるため、横方向拡散長の制御性においても
優れている。
【００１１】
【実施例】図１には、ＭＩＳ型トランジスタの一種であ
るＭＯＳ型トランジスタに本発明を適用した例を示す。
図２を参照して製造工程を説明すると、まず図２（ａ）
において、Ｐ型シリコン基板１上面の所定位置に、酸化
シリコン膜からなるゲート絶縁膜２とポリシリコン膜か
らなるゲート電極３を順次形成する。次に、このゲート
電極３をマスクして、図２（ｂ）に矢印で示すように、
シリコン（Ｓｉ）イオンを、例えば加速電圧６０ｋｅ
Ｖ、ドーズ量１０13cm−2 でイオン注入し、シリコンイ
オン注入領域９を形成する。ここでは基板１の構成元素
であるシリコンイオンを注入したが、基板構成元素に対
し電気的に不活性な他の元素を使用することもできる。
るＭＯＳ型トランジスタに本発明を適用した例を示す。
図２を参照して製造工程を説明すると、まず図２（ａ）
において、Ｐ型シリコン基板１上面の所定位置に、酸化
シリコン膜からなるゲート絶縁膜２とポリシリコン膜か
らなるゲート電極３を順次形成する。次に、このゲート
電極３をマスクして、図２（ｂ）に矢印で示すように、
シリコン（Ｓｉ）イオンを、例えば加速電圧６０ｋｅ
Ｖ、ドーズ量１０13cm−2 でイオン注入し、シリコンイ
オン注入領域９を形成する。ここでは基板１の構成元素
であるシリコンイオンを注入したが、基板構成元素に対
し電気的に不活性な他の元素を使用することもできる。
【００１２】続いてシリコン基板１の表面全面を覆うよ
うに、絶縁膜として酸化シリコン膜４を形成する（図２
（ｃ））。これを異方性エッチングを用いて、ゲート電
極３側面部分だけに酸化シリコン膜４が残るようにエッ
チングする（図３（ａ））。
うに、絶縁膜として酸化シリコン膜４を形成する（図２
（ｃ））。これを異方性エッチングを用いて、ゲート電
極３側面部分だけに酸化シリコン膜４が残るようにエッ
チングする（図３（ａ））。
【００１３】その後、ゲート電極３および側面部の酸化
シリコン膜４をマスクとして、ヒ素（Ａｓ）イオンを例
えば加速電圧６０ｋｅＶ、ドーズ量１０15cm−2 でイオ
ン注入し、高不純物濃度のソース領域７とドレイン領域
８を形成する（図３（ｂ））。
シリコン膜４をマスクとして、ヒ素（Ａｓ）イオンを例
えば加速電圧６０ｋｅＶ、ドーズ量１０15cm−2 でイオ
ン注入し、高不純物濃度のソース領域７とドレイン領域
８を形成する（図３（ｂ））。
【００１４】しかる後、熱処理を行なって、注入不純物
の活性化処理および不純物の横方向拡散を行なう。具体
的には、例えば８００〜１０００℃で所定時間熱処理す
ればよく、酸化シリコン膜下方のイオン注入領域９に高
不純物濃度のソース領域７またはドレイン領域８から不
純物が増速拡散し、これら領域７、８から離れるに従っ
て不純物濃度が連続的に低くなる低濃度領域９１が形成
される。この不純物拡散は、イオン注入によって形成さ
れた格子間シリコンによる増幅拡散を利用しており、イ
オン注入のない領域では拡散速度が極めて小さいため、
制御性に優れ、チャネル領域の寸法精度も高い。なお、
熱処理は、不純物拡散工程（９００℃以下で所定時間熱
処理）と、シリコンイオン注入によって導入された格子
欠陥の消滅工程（９００℃以上で所定時間熱処理）の２
段階とすることもできる。
の活性化処理および不純物の横方向拡散を行なう。具体
的には、例えば８００〜１０００℃で所定時間熱処理す
ればよく、酸化シリコン膜下方のイオン注入領域９に高
不純物濃度のソース領域７またはドレイン領域８から不
純物が増速拡散し、これら領域７、８から離れるに従っ
て不純物濃度が連続的に低くなる低濃度領域９１が形成
される。この不純物拡散は、イオン注入によって形成さ
れた格子間シリコンによる増幅拡散を利用しており、イ
オン注入のない領域では拡散速度が極めて小さいため、
制御性に優れ、チャネル領域の寸法精度も高い。なお、
熱処理は、不純物拡散工程（９００℃以下で所定時間熱
処理）と、シリコンイオン注入によって導入された格子
欠陥の消滅工程（９００℃以上で所定時間熱処理）の２
段階とすることもできる。
【００１５】このようにして得られたＭＩＳ型トランジ
スタ（図１）の、Ａ−Ａ´断面における不純物濃度の横
方向分布を図４に示す。図８に示す従来のＬＤＤ構造の
不純物濃度分布と異なり、本発明ではドレイン領域から
チャネル領域に向けて徐々に不純物濃度が低下する連続
的な濃度勾配を有することがわかる。
スタ（図１）の、Ａ−Ａ´断面における不純物濃度の横
方向分布を図４に示す。図８に示す従来のＬＤＤ構造の
不純物濃度分布と異なり、本発明ではドレイン領域から
チャネル領域に向けて徐々に不純物濃度が低下する連続
的な濃度勾配を有することがわかる。
【００１６】なお、上記実施例ではｎチャネル絶縁ゲー
ト（ＭＯＳ）電界効果半導体素子について述べたが、本
発明では、ｐ型基板をｎ型基板あるいはｎ型ウエルに変
更し、ソース・ドレイン領域に注入するイオンをｎ型不
純物であるヒ素からｐ型不純物であるボロンイオンに変
更することにより、ｐチャネル絶縁ゲート（ＭＯＳ）電
界効果半導体素子を製造することもできる。
ト（ＭＯＳ）電界効果半導体素子について述べたが、本
発明では、ｐ型基板をｎ型基板あるいはｎ型ウエルに変
更し、ソース・ドレイン領域に注入するイオンをｎ型不
純物であるヒ素からｐ型不純物であるボロンイオンに変
更することにより、ｐチャネル絶縁ゲート（ＭＯＳ）電
界効果半導体素子を製造することもできる。
【００１７】
【発明の効果】以上のように、本発明の半導体素子は、
ソースまたはドレイン領域に隣接してこれら領域から離
れるに従って連続的に不純物濃度が低くなる低濃度領域
を設けたので、電界の緩和がより促進される。従って、
素子をさらに微細化した場合にも、ホットエレクトロン
等による不具合は生じず、素子の信頼性を大きく向上さ
せる。しかも、本発明の製造方法は、不純物拡散時の制
御性に優れるので、高性能かつ寸法精度の高い素子を得
ることができる。
ソースまたはドレイン領域に隣接してこれら領域から離
れるに従って連続的に不純物濃度が低くなる低濃度領域
を設けたので、電界の緩和がより促進される。従って、
素子をさらに微細化した場合にも、ホットエレクトロン
等による不具合は生じず、素子の信頼性を大きく向上さ
せる。しかも、本発明の製造方法は、不純物拡散時の制
御性に優れるので、高性能かつ寸法精度の高い素子を得
ることができる。
【図１】半導体素子の全体断面図である。
【図２】半導体素子の製造工程を示す図である。
【図３】半導体素子の製造工程を示す図である。
【図４】図１のＡ−Ａ´断面における不純物濃度の横方
向分布図である。
向分布図である。
【図５】従来の半導体素子の全体断面図である。
【図６】従来の半導体の製造工程を示す図である。
【図７】従来の半導体の製造工程を示す図である。
【図８】図５のＢ−Ｂ’断面における不純物濃度の横方
向分布図である。
向分布図である。
１ シリコン基板（半導体基板）
２ ゲート絶縁膜
３ ゲート電極
４ 酸化シリコン膜（絶縁膜）
７ ソース領域
８ ドレイン領域
９ イオン注入領域
９１ 低濃度領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
8617−4Ｍ Ｈ０１Ｌ 21/265 Ａ
Claims (2)
- 【請求項１】 一導電型の半導体基板表面に、所定間隔
をおいて形成され、 上記半導体基板とは逆の導電型を有するソースおよびド
レイン領域と、これらソース領域およびドレイン領域間
の上記半導体基板上にゲート絶縁膜を介して形成された
ゲート電極を具備し、上記ソース領域とドレイン領域の
間に、これら領域に隣接するとともに、隣接するソース
またはドレイン領域から離れるに従って不純物濃度が連
続的に低下する低濃度領域を設けたことを特徴とする半
導体素子。 - 【請求項２】 一導電型の半導体基板上に、ゲート絶縁
膜を介してゲート電極を積層する工程と、このゲート電
極をマスクとして上記半導体基板の構成元素または基板
構成元素に対し電気的に不活性な元素をイオン注入して
損傷を与えられた領域とする工程と、ゲート電極側壁に
側壁絶縁膜を形成する工程と、上記ゲート電極および側
壁絶縁膜をマスクとして上記半導体基板と逆の導電型を
有する不純物をイオン注入し、ソースおよびドレイン領
域を形成する工程と、熱処理を行なって不純物を活性化
するとともに、上記絶縁膜下方の、元素をイオン注入し
て損傷された領域に不純物を拡散して、ソースまたはド
レイン領域から離れるに従って連続的に不純物濃度が低
くなる低濃度領域を形成する工程とからなることを特徴
とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19073291A JPH0513430A (ja) | 1991-07-04 | 1991-07-04 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19073291A JPH0513430A (ja) | 1991-07-04 | 1991-07-04 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513430A true JPH0513430A (ja) | 1993-01-22 |
Family
ID=16262867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19073291A Pending JPH0513430A (ja) | 1991-07-04 | 1991-07-04 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09135025A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-07-04 JP JP19073291A patent/JPH0513430A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09135025A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 半導体装置の製造方法 |
| US5915196A (en) * | 1995-11-10 | 1999-06-22 | Nec Corporation | Method of forming shallow diffusion layers in a semiconductor substrate in the vicinity of a gate electrode |
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