ITTO20120646A1 - Metodo di formazione di regioni di interfaccia di contatto elettrico di un dispositivo elettronico - Google Patents

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Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
“METODO DI FORMAZIONE DI REGIONI DI INTERFACCIA DI CONTATTO ELETTRICO DI UN DISPOSITIVO ELETTRONICOâ€
La presente invenzione à ̈ relativa ad un metodo di formazione di regioni di interfaccia di contatto elettrico di un dispositivo elettronico. In particolare, la presente invenzione à ̈ relativa alla formazione di regioni di interfaccia di contatto elettrico di siliciuro di nickel; ancora più in particolare le regioni di siliciuro di nickel sono formate su un substrato in carburo di silicio.
Come noto, materiali semiconduttori aventi un ampio intervallo di banda proibita ("wide forbidden band gap†), in particolare aventi un valore di energia Eg della banda proibita superiore a 1.1eV, bassa resistenza nello stato acceso (RON), alto valore di conduttività termica, alta frequenza operativa e elevato valore di saturazione di velocità delle cariche di conduzione, sono ideali per la realizzazione di componenti elettronici, come ad esempio transistori o interruttori, in particolare per applicazioni di potenza. Un materiale avente tali caratteristiche, ed atto ad essere utilizzato per la fabbricazione di componenti elettronici, à ̈ il carburo di silicio (“silicon carbide†- SiC). In particolare, il carburo di silicio, in suoi diversi politipi (ad esempio 3C-SiC, 4H-SiC, 6H-SiC), à ̈ preferibile al silicio per quanto riguarda le proprietà precedentemente elencate.
Dispositivi elettronici realizzati su un substrato di carburo di silicio, rispetto a dispositivi analoghi realizzati su un substrato di silicio, possiedono una pluralità di caratteristiche vantaggiose, come ad esempio una bassa resistenza di uscita in conduzione, una bassa corrente di perdita, alta temperatura di lavoro e alte frequenze di lavoro.
Un problema tecnologico rilevante, incontrato durante fasi di fabbricazione di dispositivi elettronici basati su SiC, à ̈ relativo a difetti strutturali osservati in seguito a fasi di formazione di contatti metallici utilizzati per fornire gli opportuni segnali elettrici di polarizzazione e/o controllo di tali dispositivi elettronici (ad esempio, per formare contatti dei terminali di sorgente “source†- e pozzo – “drain†- nel caso di un transistore), come illustrato nell’esempio delle figure 1-4.
Con riferimento alla figura 1, una fetta “wafer†alloggia un dispositivo elettronico (ad esempio un MOSFET), di tipo noto, e comprende: un corpo semiconduttore 1, di carburo di silicio, avente una conducibilità P; una prima e una seconda regione conduttiva 5, 6 (rispettivamente, sorgente e pozzo) estendentisi nel corpo semiconduttore ed aventi un secondo tipo di conducibilità N; e una regione di porta isolata 3 disposta al di sopra del corpo semiconduttore 1, tra la prima e la seconda regione conduttiva 5, 6. La regione di porta 3 comprende uno strato dielettrico 3a, in contatto diretto con il corpo semiconduttore 1 ed una regione conduttiva 3b, disposta al di sopra della regione dielettrica 3a.
Il corpo semiconduttore 1 à ̈ isolato dall’esterno mediante uno strato isolante 7 estendentesi sopra la prima e la seconda regione conduttiva 5, 6 e la regione di porta 3. La prima e la seconda regione conduttiva 5, 6 sono elettricamente accessibili dall’esterno del dispositivo elettronico per mezzo di rispettivi contatti metallici 8, 9 (in particolare, il metallo utilizzato à ̈ nickel) estendentisi attraverso lo strato isolante 7. Regioni di interfaccia 13, tra la prima e la seconda regione conduttiva 5, 6 e ciascun rispettivo contatto metallico 8, 9, sono regioni di nickel (“nickel silicide†) Ni2Si che favoriscono il contatto elettrico tra la prima e la seconda regione conduttiva 5, 6 e il rispettivo contatto metallico 8, 9.
La figura 2 mostra la fetta comprendente il dispositivo elettronico di figura 1 ad una fase di fabbricazione intermedia, in particolare per la formazione delle regioni di siliciuro di nickel 13.
In questo caso, sul corpo semiconduttore 1 (alloggiante la prima e la seconda regione conduttiva 5, 6) viene formato uno strato dielettrico 10, di ossido di silicio depositato o ossido di silicio TEOS, avente spessore compreso tra 0.5 µm e 2 µm. Lo strato dielettrico 10 viene quindi selettivamente attaccato (“etched†) utilizzando una maschera di fotoresist 14, in modo da formare nello strato dielettrico 10 aperture 11 che espongono la superficie del corpo semiconduttore 1 sottostante. Le aperture sono formate in corrispondenza della prima e della seconda regione conduttiva 5, 6. In generale, aperture analoghe alle aperture 13 sono formate nello strato dielettrico 10 ovunque sia necessario formare contatti metallici.
Quindi, figura 3, la maschera di fotoresist 14 viene rimossa ed uno strato metallico 12, in particolare di nickel, viene formato sullo strato dielettrico 10 e sulla superficie del corpo semiconduttore 1, esposto tramite le aperture 11. Lo strato metallico 12 à ̈ depositato mediante tecnica di sputtering. Un successivo processo termico comprendente un annealing rapido (RTA, “Rapid Thermal Annealing†) ad una temperatura compresa tra 700°C e 1100°C per alcuni minuti favorisce la formazione delle regioni di siliciuro di nickel 13 nelle regioni di contatto diretto tra il corpo semiconduttore 1 e lo strato metallico 12.
Quindi, figura 4, lo strato metallico 12 viene attaccato, ad esempio utilizzando una soluzione di acido nitrico HNO3, per rimuoverlo dalla fetta ad eccezione delle regioni di siliciuro di nickel. L’attacco con acido nitrico à ̈ selettivo rispetto al siliciuro, che non viene rimosso.
Inoltre, anche lo strato dielettrico 10 viene rimosso dove non necessario, per mezzo di un attacco mascherato utilizzando acido idrofluoridrico (HF).
La richiedente ha verificato che le elevate temperature utilizzate per la fase di RTA sono causa di una reazione tra il nickel dello strato metallico 12 e l’ossido di silicio dello strato dielettrico 10, tale per cui si assiste alla formazione di un sottile strato di interfaccia tra lo strato dielettrico 10 e lo strato metallico 12. Questo strato di interfaccia à ̈ (da analisi XPS) una matrice di siliciuro di nickel, ossido di nickel, idrossido di nickel, ossido di silicio e atomi di nickel. Di conseguenza, la fase di attacco con acido nitrico HNO3dello strato metallico 12 non consente di rimuovere agevolmente anche lo strato di interfaccia. Una rimozione completa dello strato di interfaccia à ̈ possibile prolungando nel tempo la fase di attacco con acido nitrico HNO3. La fase di attacco deve essere prolungata nel tempo di un fattore pari a 6 volte o superiore.
La richiedente ha altresì verificato che, in seguito alla rimozione completa dello strato metallico di interfaccia, lo strato dielettrico 10 mostra una superficie danneggiata. Il danneggiamento dello strato dielettrico 10 à ̈ un effetto indesiderato.
Una possibile soluzione a questo problema comprende depositare, mediante sputtering, lo strato metallico 12 direttamente sul corpo semiconduttore e quindi eseguire un attacco mascherato dello strato metallico 12 in modo da rimuovere quest’ultimo in corrispondenza di porzioni della superficie del corpo semiconduttore 1 in cui non si desidera formare le regioni di siliciuro di nickel. La fase di rimozione dello strato metallico 12 può essere eseguita mediante attacco secco (dry etching) o umido (wet etching). L’attacco secco dello strato metallico 12, tuttavia, ha mostrato una scarsa selettività in quanto, oltre alo strato metallico 12, anche ossidi e/o altri dielettrici presenti sulla fetta vengono rimossi; l’attacco umido, invece, non consente di definire lo strato metallico 12 con la precisione desiderata, a causa del diverso rate di attacco osservabile lungo piani paralleli alla direzione di attacco rispetto a piani ortogonali alla direzione di attacco.
Inoltre, la fase di rimozione dello strato dielettrico 10 con acido idrofluoridrico HF causa il danneggiamento del siliciuro di nickel. Infatti, tipicamente, il layout dei dispositivi in questione non consente di realizzare una maschera che copra anche le parti dove il siliciuro si à ̈ già formato.
Scopo della presente invenzione à ̈ fornire un metodo di formazione di regioni di interfaccia di contatto elettrico di un dispositivo elettronico che sia privo degli inconvenienti dell’arte nota.
Secondo la presente invenzione viene realizzato un metodo di formazione di regioni di interfaccia di contatto elettrico di un dispositivo elettronico, come definito nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra, in vista in sezione, una porzione di un dispositivo elettronico di tipo noto, avente un substrato provvisto di regioni di interfaccia di contato elettrico;
- la figure 2-4 mostrano il dispositivo elettronico di figura 1 durante fasi di fabbricazione intermedie, successive tra loro; e
- le figure 5-14 mostrano, in vista in sezione, fasi di fabbricazione di regioni di interfaccia di contatto elettrico di un dispositivo elettronico, secondo una forma di realizzazione della presente invenzione.
Il processo di fabbricazione descritto nel seguito à ̈ relativo ad un generico dispositivo elettronico. Infatti, come risulterà chiaro dalla descrizione seguente, il processo secondo la presente invenzione, con le opportune varianti, può essere applicato a qualsiasi dispositivo elettronico, ogni qual volta vi à ̈ la necessità di formare regioni di contatto elettrico (contatto ohmico) integrate nel dispositivo elettronico. In particolare, tali regioni di contatto elettrico sono regioni di siliciuro (“silicide†). Ancora più in particolare, le regioni di siliciuro sono formate mediante processo termico RTA a partire da una regione metallica formata in corrispondenza di una superficie di un substrato a semiconduttore basato su silicio del dispositivo elettronico. Secondo una forma di realizzazione, il substrato à ̈ di carburo di silicio (SiC). Secondo una forma di realizzazione, la regione metallica à ̈ di nickel.
Con riferimento alla figura 5, secondo una forma di realizzazione della presente invenzione, viene disposta una fetta 100 avente un corpo semiconduttore 20, di materiale semiconduttore avente una prima conducibilità (drogato P o N), in particolare carburo di silicio (SiC). Il corpo semiconduttore 20 comprende una superficie superiore 20a ed una superficie inferiore 20b, opposte tra loro.
Secondo una forma di realizzazione (non mostrata in dettaglio nelle figure), il corpo semiconduttore 20 include un substrato ed uno strato strutturale, formato sul substrato e in contatto diretto con esso. Lo strato strutturale à ̈, in particolare, di carburo di silicio, mentre il substrato può essere di carburo di silicio o di altro materiale, ad esempio silicio.
Nel seguito della descrizione, si farà riferimento ad un sistema di assi X, Y, Z. In particolare, gli assi X e Y definiscono un piano XY parallelo al piano di giacenza del corpo semiconduttore 20, ovvero parallelo alla superficie superiore 20a e alla superficie inferiore 20b. L’asse Z definisce una direzione ortogonale al piano XY, ovvero ortogonale alle superfici superiore 20a e inferiore 20b.
La figura 5 à ̈ relativa ad una fase intermedia di lavorazione della fetta 100; in particolare, il corpo semiconduttore 20 à ̈ di tipo precedentemente lavorato, e comprende almeno un’area attiva includente regioni conduttive 21 aventi una seconda conducibilità (ad esempio, ma non necessariamente, aventi un drogaggio opposto a quello del corpo semiconduttore 20), e appartenenti ad uno o più dispositivi elettronici (non mostrati in dettaglio) integrati nella fetta 100. Le regioni conduttive 21 sono formate, ad esempio, mediante impianto di specie droganti, e si estendono in corrispondenza della superficie superiore 20a del corpo semiconduttore 20. Secondo ulteriori forme di realizzazione, le regioni conduttive 21 possono estendersi per l’intera fetta 100. Le regione conduttive 21 possono essere formate in modo diverso dall’impianto, ad esempio mediante crescita epitassiale di uno strato drogato, o altro metodo ancora.
Con riferimento alla figura 5, un primo strato di resist 24 viene formato sulla fetta 100, al di sopra della superficie superiore 20a del corpo semiconduttore 20. In particolare, il primo strato di resist 24 à ̈ formato in corrispondenza dell’area attiva, al di sopra delle regioni conduttive 21.
Secondo una forma di realizzazione, lo strato di resist 24 à ̈ formato in contatto diretto con il corpo semiconduttore 20. Secondo una ulteriore forma di realizzazione (non mostrata), uno strato di interfaccia atto a promuovere l’adesione tra lo strato di resist 24 e il corpo semiconduttore 20 à ̈ interposto tra lo strato di resist 24 e il corpo semiconduttore 20. In ogni caso, risulta evidente che il corpo semiconduttore 20 dovrebbe essere pulito prima della fase di formazione del primo strato di resist 24. Ad esempio, il corpo semiconduttore 20 può essere pulito in corrispondenza della superficie superiore 20a mediante opportuno solvente e/o risciacquato (“rinsed†) con acqua deionizzata. Una successiva fase di riscaldamento a bassa temperatura (es., compresa tra 50°C e 200°C) favorisce l’evaporazione del solvente e/o dell’acqua.
Il primo strato di resist 24 à ̈ di un resist a base di polidimetilglutarimide (“polydimethylglutarimide†), ad esempio il resist PMGI o il resist LOR (“lift off resist†).
Il primo strato di resist 24 ha, ad esempio, uno spessore hR1(misurato lungo Z, a partire dalla superficie superiore 20a del corpo semiconduttore 20) compreso tra 100 nm e 1 µm, ad esempio pari a 300 nm; in ogni caso, lo spessore del primo strato di resist 24 può essere diverso da quello qui indicato, e scelto secondo le proprie necessità, come meglio illustrato nel seguito con riferimento alla figura 10.
Secondo una forma di realizzazione, supponendo di utilizzare una fetta 100 con diametro di 150 mm, il primo strato di fotoresist 24 à ̈ formato dispensando sulla fetta 100 un volume di fotoresist liquido compreso tra circa 2 ml e 7 ml, ad una velocità di rotazione (“spin speed†) della fetta 100 compresa tra 200 e 600 rotazioni al minuto (rpm); quindi, la velocità di rotazione viene aumentata fino a portarla a circa 2500-5000 rpm per un tempo totale di circa 40-60 secondi. In questo modo si ottiene una buona uniformità di copertura della fetta 100. Risulta evidente che, utilizzando una fetta 100 avente una diversa dimensione di diametro, la velocità di spin, così come la quantità di fotoresist dispensato, devono essere adattati di conseguenza, per ottenere l’uniformità di copertura della fetta 100, e uno spessore del primo strato di fotoresist 24, desiderati.
Quindi, una fase di cottura soft (“soft bake†), ad una temperatura compresa tra circa 150°C e 250°C, per un tempo compreso tra 150 s e 400 s, consente di stabilizzare le proprietà chimico-fisiche del primo strato di resist 24 per successive fasi di lavorazione. La fase di soft bake à ̈ tipicamente eseguita su un piatto (“hot plate†) riscaldato alla temperatura desiderata. Alternativamente à ̈ possibile utilizzare un forno a convezione.
Quindi, figura 6, si deposita un secondo strato di resist 26 sulla fetta 100, in particolare al di sopra del primo strato di resist 24. Il secondo strato di resist 26 à ̈ di un fotoresist di tipo “general purpose†, ad esempio un fotoresist OiR 906 o OiR 38 prodotto da Fujifilm. Tuttavia, altri fotoresist sono utilizzabili; in particolare à ̈ possibile utilizzare fotoresist iline, g-line, broadband, deep UV, 193nm, e-beam, e altri ancora.
Il secondo strato di resist 26 ha, ad esempio, uno spessore hR2(misurato lungo Z, a partire dalla superficie superiore 20a del corpo semiconduttore 20) compreso tra 200 nm e 2 µm, ad esempio pari a 500 nm; in ogni caso, lo spessore del secondo strato di resist 26 può essere diverso da quello qui indicato, e scelto secondo le proprie necessità, come meglio illustrato nel seguito con riferimento alla figura 10.
Il secondo strato di resist 26 à ̈ formato in contatto diretto con il primo strato di fotoresist 24, senza la necessità di utilizzare strati intermedi. Quindi, una fase di pre-cottura (“pre-bake†) del secondo strato di resist 26 à ̈ eseguita, per stabilizzare le proprietà chimico-fisiche del fotoresist del secondo strato di resist 26. Temperatura e tempo di pre-cottura dipendono dal tipo di fotoresist utilizzato.
Quindi, figura 7, si dispone sulla fetta 100 una maschera fotolitografica 28, per definire fotolitograficamente (mediante la sorgente luminosa 27), in corrispondenza del secondo strato di fotoresist 26, aree 30. Le aree 30 definite fotolitograficamente corrispondono a rispettive aree del corpo semiconduttore 20 in corrispondenza delle quali si desiderano formare i contatti metallici che, al termine delle fasi di fabbricazione, formeranno i terminali di conduzione dei dispositivi elettronici integrati nella fetta 100. A seconda del tipo di fotoresist utilizzato per il secondo strato di resist 26, la fotolitografia à ̈ di tipo positivo o negativo. La figura 7 mostra una maschera fotolitografica 28 per fotolitografia positiva.
Quindi, figura 8, si procede con una fase di sviluppo del secondo strato di resist 26. Ad esempio, per sviluppare il secondo strato di resist 26 si utilizza uno sviluppatore OPD 4262 prodotto da Fujifilm. Tuttavia, altri sviluppatori sono utilizzabili, secondo necessità.
In particolare, lo sviluppo del secondo strato di resist 26 consente di ottenere aperture passanti nel secondo strato di resist 26 che espongono rispettive regioni del primo strato di resist 24. Le aperture passanti 32 hanno pareti laterali (“sidewalls†) 32’ sostanzialmente verticali (cioà ̈ estendentisi lungo Z).
Quindi, figura 9, si procede con lo sviluppo del primo strato di resist 24 in corrispondenza delle aree di quest’ultimo esposte attraverso le aperture passanti 32. Il primo strato di resist 24 à ̈ di tipo negativo, cioà ̈ esso viene rimosso in corrispondenza di aree non impressionate mediante fotolitografia. Durante la fase di figura 7, solo il secondo strato di resist 26 viene impressionato, e non il primo strato di resist 24. Di conseguenza, durante la fase di sviluppo di figura 9, il primo strato di fotoresist viene attaccato dallo sviluppatore anche in corrispondenza di regioni estendentisi al di sotto del secondo strato di resist 26, lungo direzioni parallele al piano XY. Conoscendo il “rate†di attacco del primo strato di resist 24, à ̈ possibile definire una durata di attacco tale da consentire di rimuovere completamente il primo strato di resist 24 esposto in corrispondenza delle aperture passanti 32, ed anche lateralmente al di sotto del secondo strato di resist 26 per una estensione dUNDER, misurata sulla sezione di figura 9, compresa tra 200 nm e 600 nm. Si espongono così rispettive regioni 20a’ della superficie superiore 20a del corpo semiconduttore 20.
Secondo una forma di realizzazione, lo sviluppo del primo e del secondo strato di fotoresist 24, 26 avviene in una singola fase, utilizzando uno stesso sviluppatore liquido (“liquid developer†). In questo caso, le fasi delle figure 7 e 8 sono eseguite in una stessa, continua, fase di processo.
Secondo una diversa forma di realizzazione, lo sviluppo del primo e del secondo strato di fotoresist 24, 26 avviene in due fasi separate, utilizzando rispettivi sviluppatori.
Quindi, figura 10, si esegue una fase di deposito di materiale metallico, in particolare di nickel.
Alternativamente al nickel, à ̈ possibile utilizzare altri metalli ad esempio alluminio, o metalli di transizione, quale ad esempio oro o titanio, o altri ancora. Nel seguito della descrizione si farà riferimento in modo particolare, ma non limitativo, al nickel.
La fase di deposito di materiale metallico di figura 10 à ̈ effettuata, in particolare, mediante processo di evaporazione (che consente di operare a temperature più basse rispetto al processo di sputtering).
In seguito alla fase di deposizione, regioni metalliche 34a, 34b, 34c (in particolare, come detto, di nickel) si estendono al di sopra del secondo strato di resist 26, in corrispondenza di pareti laterali 32’ delle aperture passanti 32, e su parte delle regioni esposte 20a’ della superficie superiore 20a del corpo semiconduttore 20. In particolare, le regioni metalliche 34c si estendono verticalmente allineate (cioà ̈ allineate lungo Z) alle pareti laterali 32’ delle aperture passanti 32. Infatti, durante la fase di deposizione del materiale metallico, il secondo strato di resist 26 opera come maschera di deposito, impedendo la formazioni di ulteriori regioni metalliche sulle porzioni della superficie superiore 20a del corpo semiconduttore 20 estendentesi al di sotto del secondo strato di resist 26.
Al fine di realizzare regioni metalliche 34c separate dalle regioni metalliche 34b, le regioni metalliche 34c hanno uno spessore hM(misurato lungo Z) inferiore allo spessore hR1del primo strato di resist 24. Inoltre, sempre per realizzare regioni metalliche 34c separate dalle regioni metalliche 34b, le regioni metalliche 34c hanno uno spessore hM(misurato lungo Z) inferiore allo spessore hTOT=hR1+hR2(sempre misurato lungo Z) dato dalla somma dello spessore del primo strato di resist 24 e dello spessore del secondo strato di resist 26; ad esempio hMÃ ̈ inferiore di circa il 10-30% rispetto a hTOT. Secondo una forma di realizzazione esemplificativa, il primo strato di resist 24 ha uno spessore hR1pari a circa 300 nm, il secondo strato di resist 26 ha uno spessore hR2pari a circa 500 nm, e le regioni metalliche 34c hanno un rispettivo spessore hMpari a circa 200 nm.
Secondo una ulteriore forma di realizzazione, lo spessore hMà ̈ inferiore di circa il 25%-30% rispetto al valore di hR1(cioà ̈ hMà ̈ compreso tra circa 0.7·hR1e 0.75·hR1).
Risulta evidente che, in ogni caso, gli spessori hR1e hR2del primo e del secondo strato di resist 24, 26 (durante le fasi delle figure 5 e 6) possono essere scelti in funzione dello spessore hMdesiderato per le regioni metalliche 34c.
Quindi, figura 11, si procede con una fase di rimozione del primo e del secondo strato di resist 24, 26. Questa fase comporta la conseguente rimozione delle regioni metalliche 34a e 34b, solidali al secondo strato di resist 26, ma non delle regioni metalliche 34c che, come detto, sono solidali al solo corpo semiconduttore 20. La fase di figura 11 può essere eseguita utilizzando un solvente atto a rimuovere il primo strato di resist 24 senza danneggiare la fetta 100. Ad esempio, nel caso precedentemente descritto in cui il primo strato di resist 24 à ̈ di PMGI, à ̈ possibile utilizzare un solvente a base di N-metil-pirolidone (“N-Methylpyrrolidone†), anche conosciuto come NMP. Questa fase à ̈ eseguita mediante uno o più bagni a temperatura di alcune decine di °C, ad esempio 60°C, per circa 20-30 minuti, seguita da una fase di risciacquo.
Infine, figura 12, un processo termico rapido (“rapid thermal annealing†) RTA, ad una temperatura compresa tra circa 700 e 1100 °C, ad esempio pari a circa 1000°C, per un tempo compreso tra 40 s e 70 s, ad esempio pari a circa 60 s, favorisce la formazione di regioni di siliciuro 40 in corrispondenza della superficie superiore 20a della fetta 20 in cui sono presenti le regioni metalliche 34c. Il tipo di siliciuro dipende dal materiale delle regioni metalliche 34c. Nel caso in cui le regioni metalliche 34c siano di nickel, la fase di RTA porta alla formazione di regioni 40 di siliciuro di nickel (Ni2Si). Il processo di formazione del siliciuro di nickel, derivante dalla reazione chimica ad elevata temperatura delle molecole di silicio del substrato in SiC con il nickel delle regioni metalliche 34c, à ̈ un processo di per sé noto e dunque non ulteriormente descritto.
Le regioni di siliciuro 40 così formate realizzano una interfaccia conduttiva per favorire l’accoppiamento elettrico (contatto ohmico) tra le regioni conduttive 21 e i contatti metallici che realizzano terminali di conduzione dei dispositivi elettronici.
La figura 13 mostra una vista in sezione di una porzione ingrandita di una regione di siliciuro 40, in cui sono meglio illustrati spaziatori (“spacers†) laterali 40’, estendentisi trasversalmente rispetto al piano XY.
Questi spaziatori 40’ sono generati in conseguenza del fatto che le regioni metalliche 34c sono libere lateralmente e dunque il nickel reagisce con il substrato in SiC, durante la fase di RTA, anche lateralmente, formando così gli spaziatori 40’.
È possibile tenere in considerazione la variazione dimensionale delle regioni di siliciuro 40 a causa della formazione degli spaziatori 40’ già durante la fase di definizione fotolitografica delle aperture 32 (figure 7 e 8), realizzando aperture 32 aventi dimensione, lungo X, inferiore alla dimensione desiderata per le regioni di siliciuro 40, di una quantità pari all’estensione, sempre lungo X, degli spaziatori 40’.
La figura 14 mostra, a titolo di esempio, la fetta 100 in cui, sulla superficie superiore 20a del corpo semiconduttore 20 sono formati uno strato dielettrico 45 (ad esempio ossido di silicio) e terminali di conduzione 48, 49, di materiale metallico, estendentisi attraverso lo strato dielettrico 45 fino a contattare il corpo semiconduttore 20 in corrispondenza delle regioni di siliciuro 40.
Il processo precedentemente descritto con riferimento alle figure 5-14 à ̈ applicabile alla fabbricazione di qualsiasi dispositivo elettronico presentante un substrato in carburo di silicio sul quale si desiderano formare una o più regioni di siliciuro di nickel, al fine di creare una interfaccia conduttiva. I dispositivi elettronici comprendono, ad esempio, diodi, transistori MOSFET a canale N, transistori MOSFET a canale P, transistori VMOS a canale verticale, JFET.
Da un esame delle caratteristiche del trovato realizzato secondo la presente invenzione sono evidenti i vantaggi che essa consente di ottenere.
In particolare, secondo la presente invenzione si superano i problemi derivanti dai difetti causati dall’interazione tra lo strato di nickel e l’ossido TEOS durante l’annealing RTA, descritti con riferimento all’arte nota.
Inoltre, poiché non à ̈ presente una fase di etching con acido idrofluoridrico HF, le regioni di siliciuro di nickel non sono danneggiate dall’HF.
Inoltre, il processo di formazione delle regioni di siliciuro di nickel à ̈ notevolmente semplificato, con conseguente vantaggio in termini di economicità del processo e riduzione dei tempi di fabbricazione.
Inoltre, il processo di fabbricazione secondo la presente invenzione consente di definire geometrie delle regioni di silicuro aventi una generica (qualsiasi) forma e/o dimensione, e in cui l’unico limite à ̈ dato dai limiti della tecnica fotolitografica utilizzata
Infine, il processo secondo la presente invenzione à ̈ completamente compatibilità con eventuali materiali (ossidi, dielettrici, semiconduttori, ecc.) già presenti sulla fetta, in quanto si usano solventi comunemente utilizzati in litografia.
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.
Ad esempio, il metodo di formazione delle regioni di siliciuro descritto secondo la presente invenzione può essere utilizzato per formare una o più regioni di siliciuro al di fuori dell’area attiva del dispositivo elettronico, ad esempio in corrispondenza di una regione di bordo del dispositivo elettronico, e comunque ogni qual volta ci sia la necessità di formare regioni di interfaccia che realizzino un contatto ohmico.

Claims (13)

  1. RIVENDICAZIONI 1. Metodo di formazione di regioni di interfaccia di contatto elettrico di un dispositivo elettronico su una fetta (“wafer†) (100) includente un corpo semiconduttore (20) di carburo di silicio avente una superficie (20a) e un primo tipo di conducibilità, e alloggiante almeno una regione conduttiva (21), affacciata a detta superficie, avente un secondo tipo di conducibilità, il metodo comprendendo le fasi di: - formare, sulla superficie (20a) del corpo semiconduttore (20), un primo strato di resist (24); - formare, sul primo strato di resist, un secondo strato di resist (26); - sviluppare (“develop†) porzioni selettive del secondo strato di resist (26), formando un’apertura passante (32) attraverso il secondo strato di resist (26), l’apertura passante essendo almeno parzialmente allineata a detta regione conduttiva (21); - sviluppare, attraverso l’apertura passante (32), porzioni selettive del primo strato di resist (24) estendentisi al di sotto dell’apertura passante (32) in modo da esporre la superficie (20a) del corpo semiconduttore (20) in corrispondenza di detta regione conduttiva (21); - proseguire lo sviluppo del primo strato di resist (24) in modo da rimuovere porzioni selettive del primo strato di resist (24) estendentisi lateralmente sfalsate rispetto all’apertura passante (32); - depositare un primo materiale metallico (34a-34c) sulla fetta (100) così da formare una regione metallica (“metal region†)(34c) sul corpo semiconduttore (20) in corrispondenza della regione conduttiva (21); - rimuovere completamente il primo e il secondo strato di resist (24, 26) dalla fetta (100); e - eseguire una fase di trattamento termico della fetta (100) formando una regione di siliciuro (40) in contatto elettrico con la regione conduttiva (21).
  2. 2. Metodo secondo la rivendicazione 1, in cui il primo materiale metallico à ̈ nickel e la regione di siliciuro (40) comprende siliciuro di nickel.
  3. 3. Metodo secondo la rivendicazione 1 o 2, in cui il primo strato di resist à ̈ di un fotoresist di tipo positivo, e il secondo strato di resist e di un fotoresist di tipo negativo.
  4. 4. Metodo secondo una qualsiasi delle rivendicazioni precedenti, in cui il primo strato di resist (24) à ̈ di un resist a base di polidimetilglutarimide (“polydimethylglutarimide†).
  5. 5. Metodo secondo una qualsiasi delle rivendicazioni precedenti, in cui il secondo strato di resist (26) Ã ̈ di un resist scelto tra: fotoresist i-line, fotoresist g-line, fotoresist broadband, fotoresist deep UV, fotoresist 193nm, fotoresist e-beam.
  6. 6. Metodo secondo una qualsiasi delle rivendicazioni precedenti, in cui la superficie (20a) del corpo semiconduttore (20) giace su un piano (XY), la fasi di sviluppare porzioni selettive del primo e del secondo strato di resist (24, 26) comprendendo rimuovere porzioni del primo e, rispettivamente, del secondo strato di resist lungo una prima direzione (Z) sostanzialmente ortogonale a detto piano (XY), e la fase di proseguire lo sviluppo del primo strato di resist (24) comprendendo rimuovere porzioni del primo strato di resist lungo una seconda direzione (X) sostanzialmente ortogonale alla prima direzione (Z).
  7. 7. Metodo secondo una qualsiasi delle rivendicazioni precedenti, in cui formare la regione metallica (34c) comprende depositare detto primo materiale metallico fino a raggiungere un primo spessore (hM), misurato a partire dalla superficie (20a) del corpo semiconduttore (20), inferiore ad un secondo spessore (hR1), misurato a partire dalla superficie (20a) del corpo semiconduttore (20), del primo strato di resist (24).
  8. 8. Metodo secondo la rivendicazione 7, in cui il secondo strato di resist (26) ha un terzo spessore (hR2) misurato a partire dalla superficie (20a) del corpo semiconduttore (20), il primo spessore (hM) essendo inferiore alla somma (hTOT) del primo e del secondo spessore di un valore compreso tra il 10% e il 30%.
  9. 9. Metodo secondo una qualsiasi delle rivendicazioni precedenti, in cui la fase di depositare il primo materiale metallico (34a-34c) comprende eseguire un processo di deposizione per evaporazione.
  10. 10. Metodo secondo una qualsiasi delle rivendicazioni precedenti, in cui la fase di eseguire il trattamento termico della fetta (100) comprende eseguire un trattamento termico rapido (“rapid thermal annealing†) ad una temperatura compresa tra circa 800 e 1100 °C per un tempo compreso tra circa 40 e 70 secondi.
  11. 11. Metodo secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre le fasi di: - formare, sulla superficie (20a) del corpo semiconduttore (20), uno strato dielettrico (45); - rimuovere porzioni selettive dello strato dielettrico (45) in corrispondenza della regione di siliciuro (40), formando una apertura attraverso lo strato dielettrico (45) che espone la regione di siliciuro (40); e - formare un terminale di contatto elettrico (49) attraverso lo strato dielettrico (45), contattando elettricamente la regione di siliciuro (40).
  12. 12. Metodo secondo la rivendicazione 11, in cui la fase di formare il terminale di contatto elettrico (49) comprende depositare un secondo materiale metallico sulla regione di siliciuro (40) esposta attraverso detta apertura dello strato dielettrico (45), riempiendo detta apertura dello strato dielettrico (45).
  13. 13. Metodo secondo una qualsiasi delle rivendicazioni precedenti, in cui detto dispositivo elettronico à ̈ scelto nel gruppo comprendente: un diodo, un transistore a canale orizzontale, un transistore a canale verticale, un JFET.
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