KR20020001432A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로,

제1플러그가 구비되는 제1층간절연막 상부에 제2플러그 및 비트라인이 구비되는 제2층간절연막을 형성하는 공정과, 상기 제2층간절연막 상부에 제3층간절연막, 플레이트전극용 폴리실리콘, 제4층간절연막을 형성하는 공정과, 저장전극 마스크를 이용한 식각공정으로 저장전극으로 예정된 부분의 상기 제4층간절연막과 플레이트전극용 폴리실리콘을 식각하는 공정과, 상기 플레이트전극용 폴리실리콘 측벽에 플레이트전극용 질화티타늄을 형성하는 증착하는 공정과, 전체표면상부에 제1유전체막을 형성하고 그 상부에 저장전극용 제1질화티타늄을 형성하는 공정과, 상기 저장전극용 제1질화티타늄 및 제1유전체막을 전면식각하여 스페이서 형태로 형성하되, 과도식각하여 상기 제3층간절연막을 패터닝하는 공정과, 전체표면상부에 저장전극용 제2질화티타늄을 형성하는 공정과, 상기 제4층간절연막이 노출될때까지 상기 저장전극용 제2질화티타늄을 식각하는 에치백하되, 상기 저장전극용 제2질화티타늄이 상기 제2플러그와 콘택되어 구비되는 공정과, 상기 제1유전체막과 접속되는 제2유전체막(13)을 전체표면상부에 형성하는 공정과, 전체표면상부에 플레이트전극용 질화티타늄막을 형성하는 공정으로 캐패시터를 형성함으로써 캐패시터의 높이를 낮출 수 있어 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 삼차원적 구조를 갖는 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는데 있어서, 플레이트전극을 먼저 형성하여 셀면적을 증가시키고 플레이트전극 상부에 얇은 금속막을 증착하여 유전체막 두께를 감소시키는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.

도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(100)에 소자분리막(2)를 형성하여 활성영역(1)을 정의한다.

이때, 상기 소자분리막(2)은 트렌치 방법을 이용하여 형성한다.

그 다음, 상기 반도체기판(100)의 활성영역에 접속되는 저장전극 콘택용 제1플러그(3)가 구비되는 제1층간절연막(20)을 형성한다.

그리고, 상기 제1층간절연막(20) 상부에 비트라인(4) 및 저장전극 콘택용 제2플러그(5)가 구비되는 제2층간절연막(30)을 형성한다.

여기서, 상기 제1,2층간절연막(20,30)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 전체표면상부에 제3층간절연막(6), 플레이트전극용 폴리실리콘(7) 및 제4층간절연막(8)을 적층한다.

이때, 상기 제3,4층간절연막(6,8)은 실리콘산화막으로 형성한다.

그 다음, 상기 제2플러그(5)를 노출시킬 수 있는 노광마스크(도시안됨)를 이용한 식각공정으로 상기 제3층간절연막(6), 플레이트전극용 폴리실리콘(7) 및 제4층간절연막(8)을 식각함으로써 상기 제2플러그(5)를 노출시킨다.

그 다음, 상기 폴리실리콘(7)의 식각면에 반구형 실리콘(16)을 형성한다.

그리고, 전체표면상부에 유전체막(10)을 증착하고 상기 유전체막(10) 상부에 저장전극으로 사용되는 질화티타늄(11)을 상기 제2플러그(5)에 접속되도록 저장전극용 폴리실리콘(17)을 전체표면상부에 형성한다.

그리고, 상기 제4층간절연막(8)이 노출되도록 평탄화식각한다. (도 1)

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 플레이트전극을 먼저 형성하고 후속공정으로 저장전극을 형성하여 유전체막의 두께를 감소시키는데 한계가 있고 반구형 실리콘을 형성하는 경우 캐패시터의 높이를 2.5 ㎛ 이상으로 하여야 하여 소자의 구현이 어려운 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여,

플레이트전극으로 사용되는 폴리실리콘 상부에 금속막을 증착하여 금속, 유전체막, 금속의 적층구조를 형성함으로써 유전체막의 두께를 2/3으로 감소시키고, 바깥쪽에 다시 유전체막을 증착하여 면적을 1.7배 증가킴으로써 유효한 정전용량을 확보할 수 있도록 하고, 캐패시터의 높이를 1/1.25 크기로 감소시킬 수 있으며, 반구형 실리콘을 사용하는 캐패시터의 높이를 1/1.3 크기로 감소시킬 수 있어 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도 2a 내지 도 2h 는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

1 : 활성영역 2 : 소자분리막

3 : 제1플러그 4 : 비트라인

5 : 제2플러그 6 : 제3층간절연막

7 : 플레이트전극용 폴리실리콘 8 : 제4층간절연막

9 : 플레이트전극용 제1질화티타늄

10 : 제1유전체막 11 : 저장전극용 제1질화티타늄

12 : 저장전극용 제2질화티타늄 13 : 제2유전체막

14 : 플레이트전극용 제2질화티타늄 15 : 금속배선 콘택플러그

16 : 반구형 실리콘 17 : 저장전극용 폴리실리콘

20 : 제1층간절연막 30 : 제2층간절연막

100 : 반도체기판

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

제1플러그가 구비되는 제1층간절연막 상부에 제2플러그 및 비트라인이 구비되는 제2층간절연막을 형성하는 공정과,

상기 제2층간절연막 상부에 제3층간절연막, 플레이트전극용 폴리실리콘, 제4층간절연막을 형성하는 공정과,

저장전극 마스크를 이용한 식각공정으로 저장전극으로 예정된 부분의 상기 제4층간절연막과 플레이트전극용 폴리실리콘을 식각하는 공정과,

상기 플레이트전극용 폴리실리콘 측벽에 플레이트전극용 제1질화티타늄을 형성하는 증착하는 공정과,

전체표면상부에 제1유전체막을 형성하고 그 상부에 저장전극용 제1질화티타늄을 형성하는 공정과,

상기 저장전극용 제1질화티타늄 및 제1유전체막을 전면식각하여 스페이서 형태로 형성하되, 과도식각하여 상기 제3층간절연막을 패터닝하는 공정과,

전체표면상부에 저장전극용 제2질화티타늄을 형성하는 공정과,

상기 제4층간절연막이 노출될때까지 상기 저장전극용 제2질화티타늄을 식각하는 에치백하되, 상기 저장전극용 제2질화티타늄이 상기 제2플러그와 콘택되어 구비되는 공정과,

상기 제1유전체막과 접속되는 제2유전체막을 전체표면상부에 형성하는 공정과,

전체표면상부에 플레이트전극용 제2질화티타늄막을 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2h 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(100)에 소자분리막(2)를 형성하여 활성영역(1)을 정의한다.

이때, 상기 소자분리막(2)은 트렌치 방법을 이용하여 형성한다.

그 다음, 상기 반도체기판(100)의 활성영역에 접속되는 저장전극 콘택용 제1플러그(3)가 구비되는 제1층간절연막(20)을 형성한다.

그리고, 상기 제1층간절연막(20) 상부에 비트라인(4) 및 저장전극 콘택용 제2플러그(5)가 구비되는 제2층간절연막(30)을 형성한다.

여기서, 상기 제1,2층간절연막(20,30)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 전체표면상부에 제3층간절연막(6), 플레이트전극용 폴리실리콘(7) 및 제4층간절연막(8)을 적층한다.

이때, 상기 제3,4층간절연막(6,8)은 실리콘산화막으로 형성한다.

그리고, 상기 제3층간절연막(6)은 500 - 1000 Å 두께로 형성하고, 상기 제플레이트전극용 폴리실리콘(7)은 10000 - 12500 Å 두께로 형성하며, 상기 제4층간절연막(8)은 2000 - 4000 Å 두께로 형성한다. (도 2a)

그 다음, 저장전극 마스크(도시안됨)를 이용한 식각공정으로 상기 제4층간절연막(8)과 플레이트전극용 폴리실리콘(7)을 식각하여 상기 제3층간절연막(6)을 노출시킨다.

이때, 상기 저장전극마스크를 이용한 식각공정으로 상기 제4층간절연막(8) 상부에 감광막을 노포하고 이를 저장전극마스크를 이용하여 노광하고 현상해 패터닝한 다음, 패터닝된 감광막을 이용하여 상기 제4층간절연막(8)과 플레이트전극용 폴리실리콘(7)을 식각하고 상기 감광막을 제거하는 공정으로 실시한다.

그 다음, 상기 전체표면상부에 플레이트전극용 제1질화티타늄(9)을 증착하고 이를 전면식각하여 상기 폴리실리콘(7)의 식각면에만 남긴다. (도 2b)

그 다음, 상기 제1유전체막(10)인 탄탈륨산화막을 화학기상증착 ( chemical vapor deposition, 이하에서 CVD 라 함 ) 방법으로 50 - 100 Å 두께 형성하고, 저장전극용 제1질화티타늄(11)을 CVD 방법으로 100 - 200 Å 두께 형성한다. (도 2c)

그 다음, 상기 저장전극용 제1질화티타늄(11) 및 제1유전체막(10)을 전면식각하되, 과도식각하여 제3층간절연막(6)을 패터닝한다.

이때, 상기 전면식각공정후 형상은, 상기 패터닝된 제3층간절연막(6) 상부에 플레이트전극용 폴리실리콘(7)과 제4층간절연막(8) 적층구조가 구비되고, 상기 적층구조 측벽에 제1유전체막(10)과 저장전극용 제1질화티타늄(11)가 스페이서 형태로 구비된다.

여기서, 상기 폴리실리콘(7)은 상기 제1유전체막(10) 내측 측벽에 플레이트전극용 질화티타늄(9)이 구비된 것이다. (도 2d)

그 다음, 전체표면상부에 저장전극용 제2질화티타늄(12)을 CVD 방법으로 150- 250 Å 두께 형성한다. (도 2e)

그리고, 도 2e 의 구조에서 상기 제4층간절연막(8) 상부에 적층된 저장전극용 제2질화티타늄(12)을 에치백하여 상기 제1유전체막(10)을 노출시킨다. (도 2f)

그 다음, 전체표면상부에 제2유전체막(13)인 탄탈륨산화막을 CVD 방법으로 100 - 200 Å 두께 형성한다.

이로인하여, 상기 제2유전체막(13)과 제1유전체막(11)은 접속되어 형성된다. (도 2g)

그 다음, 전체표면상부에 플레이트전극용 제2질화티타늄(14)을 CVD 방법으로 1000 - 1500 Å 두께 형성한다.

"15" 는 상기 플레이트전극용 폴리실리콘(7)과 플레이트전극용 질화티타늄(14)을 접속시켜주며 후속공정으로 실시되는 금속배선과 콘택 역할을 하는 콘택플러그이다. (도 2h)

본 발명의 다른 실시예는 상기 플레이트전극용 폴리실리콘(7)의 패터닝후 상기 플레이트전극용 폴리실리콘(7)의 식각면에 반구형 실리콘(도시안됨)을 형성하고 후속공정을 실시하는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 동일한 정전용량을 갖는 캐패시터를 종래기술과 본 발명으로 각각 형성하는 경우, 종래의 실리콘/유전체/금속 구조에서 캐패시터의 높이는 2.5 ㎛ 이고 본 발명의 실시예에 따라 금속/유전체/금속 구조에서 캐패시터의 높이는 1.0 ㎛ 가 되고,본 발명의 다른 실시예에 따라 형성되는 캐패시터의 높이는 0.825 ㎛ 가 되어 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (11)

1. 제1플러그가 구비되는 제1층간절연막 상부에 제2플러그 및 비트라인이 구비되는 제2층간절연막을 형성하는 공정과,

   상기 제2층간절연막 상부에 제3층간절연막, 플레이트전극용 폴리실리콘, 제4층간절연막을 형성하는 공정과,

   저장전극 마스크를 이용한 식각공정으로 저장전극으로 예정된 부분의 상기 제4층간절연막과 플레이트전극용 폴리실리콘을 식각하는 공정과,

   상기 플레이트전극용 폴리실리콘 측벽에 플레이트전극용 제1질화티타늄을 형성하는 증착하는 공정과,

   전체표면상부에 제1유전체막을 형성하고 그 상부에 저장전극용 제1질화티타늄을 형성하는 공정과,

   상기 저장전극용 제1질화티타늄 및 제1유전체막을 전면식각하여 스페이서 형태로 형성하되, 과도식각하여 상기 제3층간절연막을 패터닝하는 공정과,

   전체표면상부에 저장전극용 제2질화티타늄을 형성하는 공정과,

   상기 제4층간절연막이 노출될때까지 상기 저장전극용 제2질화티타늄을 식각하는 에치백하되, 상기 저장전극용 제2질화티타늄이 상기 제2플러그와 콘택되어 구비되는 공정과,

   상기 제1유전체막과 접속되는 제2유전체막을 전체표면상부에 형성하는 공정과,

   전체표면상부에 플레이트전극용 제2질화티타늄막을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 제1,2층간절연막은 BPSG 와 같이 유동성이 우수한 절연물질로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 제3층간절연막은 500 - 1000 Å 두께의 실리콘산화막으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 플레이트전극용 폴리실리콘은 10000 - 12500 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
5. 제 1 항에 있어서,

   상기 제4층간절연막은 2000 - 4000 Å 두께의 실리콘산화막으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
6. 제 1 항에 있어서,

   상기 제1유전체막은 탄탈륨산화막을 CVD 방법으로 50 - 100 Å 두께 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
7. 제 1 항에 있어서,

   상기 저장전극용 제1질화티타늄을 CVD 방법으로 100 - 200 Å 두께 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
8. 제 1 항에 있어서,

   상기 저장전극용 제2질화티타늄을 CVD 방법으로 150 - 250 Å 두께 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
9. 제 1 항에 있어서,

   상기 제2유전체막인 탄탈륨산화막을 CVD 방법으로 100 - 200 Å 두께 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
10. 제 1 항에 있어서,

    상기 플레이트전극용 제2질화티타늄을 CVD 방법으로 1000 - 1500 Å 두께 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
11. 제 1 항에 있어서,

    상기 플레이트전극용 폴리실리콘 측벽에 반구형 실리콘을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.