KR20020002784A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로,

저장전극 콘택플러그가 구비되는 하부절연층 상부에 제1상부전극 및 제1절연막을 적층하는 공정과, 저장전극 콘택마스크를 이용한 식각공정으로 상기 제1절연막과 제1상부전극을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과, 상기 제1상부전극 측벽에 스페이서 형태의 제1유전체막을 형성하는 공정과, 상기 제1유전체막 측벽에 스페이서 형태의 제1저장전극을 형성하는 공정과, 전체표면상부에 제2저장전극 물질을 증착하고 상기 제1절연막이 노출될때까지 상기 평탄화식각하여 제1저장전극과 제2저장전극의 적층구조로 저장전극을 형성하는 공정과, 전체표면상부에 제2유전체막을 형성하고 그 상부를 평탄화시키는 제2상부전극을 형성하는 공정과, 상기 제2상부전극 상부에 평탄화된 제2절연막을 형성하는 공정과, 상기 제1상부전극과 제2상부전극에 접속되는 금속배선을 형성하는 공정으로 캐패시터를 형성함으로써 캐패시터의 브릿지 현상을 최소화하고 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있어 반도체소자의 고집적화에 따른 수율을 향상시키며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 삼차원적 구조를 갖는 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는데 있어서, 플레이트전극을 먼저 형성하여 셀면적을 증가시키고 플레이트전극 상부에 얇은 금속막을 증착하여 유전체막 두께를 감소시키는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.

도시되지않았으나, 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 저장전극을 먼저 형성하고 그 상부에 유전체막과 플레이트전극을 형성하였다.

그러나, 이는 캐패시터 간에 브릿지 ( bridge ) 현상이 유발될 수 있는 가능성이 매우 높아 수율을 저하시키는 문제점이 있다.

특히, 캐패시터의 높이가 1 ㎛ 이상인 경우 하부에서 브릿지를 셈으로 확인하기 힘들어 불량분석도 매우 힘들다.

또한, 캐패시터 높이가 매우 높아 실리더형 캐패시터에서 측벽에 손상될 수있는 가능성이 높아 저장전극의 두께를 일정값 이상으로 증착해야 하는 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여,

상부전극을 먼저 형성하고 후속공정으로 유전체막과 저장전극을 형성하여 저장전극 물질을 얇게 형성할 수 있으며 캐패시터의 높이를 낮출 수 있고, 상기 저장전극의 표면에 반구형 실리콘을 형성할 수도 있어 반도체소자의 수율을 향상시키며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시켜 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1 내지 도 7 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도 및 회로도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 저장전극 콘택플러그 13 : 하부절연층

15 : 제1상부전극 17 : 제1절연막

19 : 제1유전체막 21 : 제1저장전극

23 : 저장전극 25 : 제2유전체막

27 : 제2상부전극 28 : 제2절연막

29 : 제1콘택홀 31 : 제2콘택홀

33 : 금속배선

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

저장전극 콘택플러그가 구비되는 하부절연층 상부에 제1상부전극 및 제1절연막을 적층하는 공정과,

저장전극 콘택마스크를 이용한 식각공정으로 상기 제1절연막과 제1상부전극을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,

상기 제1상부전극 측벽에 스페이서 형태의 제1유전체막을 형성하는 공정과,

상기 제1유전체막 측벽에 스페이서 형태의 제1저장전극을 형성하는 공정과,

전체표면상부에 제2저장전극 물질을 증착하고 상기 제1절연막이 노출될때까지 상기 평탄화식각하여 제1저장전극과 제2저장전극의 적층구조로 저장전극을 형성하는 공정과,

전체표면상부에 제2유전체막을 형성하고 그 상부를 평탄화시키는 제2상부전극을 형성하는 공정과,

상기 제2상부전극 상부에 평탄화된 제2절연막을 형성하는 공정과,

상기 제1상부전극과 제2상부전극에 접속되는 금속배선을 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 7 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도 및 회로도이다.

먼저, 반도체기판(도시안됨)에 콘택플러그(11)가 구비되는 하부절연층(13)을 형성한다.

이때, 상기 하부절연층(13)은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한 것이다.

그 다음, 전체표면상부에 제1상부전극(15)과 제1절연막(17)을 각각 일정두께 형성한다.

이때, 상기 제1상부전극(15)은 제1플레이트전극으로서, 다결정실리콘, 백금, 루테늄 또는 루테늄산화막을 2 - 100 ㎚ 의 두께로 형성한 것이다.

그리고, 상기 제1절연막(17)은 후속식각공정시 공정마진을 확보하기 위하여 50 - 300 ㎚ 두께로 형성한다. (도 1)

그 다음, 저장전극 마스크를 이용한 식각공정으로 상기 제1절연막(17)과 제1상부전극(15)을 식각하여 저장전극용 콘택플러그(15)를 노출시킨다. (도 2)

그리고, 전체표면상부에 스페이서 형태의 제1유전체막(19)을 형성한다.

이때, 상기 제1유전체막(19)은 ONO, NO, Ta₂O₅, BT, BST, Pb계 강유전체 중에서 한가지를 이용하여 형성한다.

그 다음, 전체표면상부에 제1저장전극 물질을 일정두께 증착하고 이를 이방성식각하여 상기 제1절연막(17)과 제1상부전극(15) 측벽에 스페이서 형태의 제1저장전극(21)을 형성한다. (도 3)

그리고, 상기 제1저장전극(21) 상부에 제2저장전극을 형성한다.

이때, 상기 제2저장전극은 전체표면상부에 제2저장전극 물질을 증착하고 이를 에치백하거나 화학기계연마 방법을 이용하여 평탄화식각함으로써 상기 제1절연막(17)을 노출시켜 이웃하는 제2저장전극과 전기적으로 분리시켜 형성된 것이다.

여기서, '23' 은 상기 제1저장전극(21)과 제2저장전극을 하나로 도시한 것이다. (도 4)

그 다음, 전체표면상부에 제2유전체막(25)을 일정두께 형성한다. 이때, 상기 제2유전체막(25)은 상기 제1유전체막(19)과 같은 물질로 형성한다.

그리고, 전체표면상부를 평탄화시키는 제2상부전극(27)을 형성한다. 이때, 상기 제2상부전극(27)은 다결정실리콘, 백금, 루테늄 또는 루테늄산화막으로 형성한다. (도 5)

그 다음, 상기 제2상부전극(27) 상부에 제2절연막(28)을 형성한다.

그리고, 금속배선 콘택마스크를 이용한 식각공정으로 상기 제1상부전극(15)과 제2상부전극(27)을 노출시키는 제1콘택홀(29)과 제2콘택홀(31)을 형성한다.

그리고, 상기 콘택홀(29,31)을 통하여 제1,2상부전극(15,27)에 접속되는 금속배선(33)을 형성한다. (도 6)

도 7 은 상기 도 6 도시된 캐패시터가 구비되는 디램의 단위셀을 도시한 등가회로도로서, 캐패시터가 하부전극인 저장전극(23)과 제1상부전극(15), 제2상부전극(27)으로 구성됨을 도시한다.

본 발명의 다른 실시예는, 상기 도 1에서 제1상부전극(15) 상부에 제2절연막(17) 형성공정을 생략하고 후속 평탄화식각공정시 상기 제1상부전극(15)의 상부 꼭지점으로부터 5 - 300 ㎚ 두께 식각하는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 상부전극을 먼저 형성하고 유전체막 및 저장전극을 형성하는 방법으로 캐패시터의 브릿지 현상을 최소화하고 저장전극 형성공정후 유전체막을 추가로 형성하여 반구형 실리콘 형성공정을 용이하게 적용할 수 있음으로써 캐패시터의 정전용량을 증가시킬 수 있어 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있고 반도체소자의 고집적화에 따른 수율을 향상시키며 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (5)

1. 저장전극 콘택플러그가 구비되는 하부절연층 상부에 제1상부전극 및 제1절연막을 적층하는 공정과,

   저장전극 콘택마스크를 이용한 식각공정으로 상기 제1절연막과 제1상부전극을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,

   상기 제1상부전극 측벽에 스페이서 형태의 제1유전체막을 형성하는 공정과,

   상기 제1유전체막 측벽에 스페이서 형태의 제1저장전극을 형성하는 공정과,

   전체표면상부에 제2저장전극 물질을 증착하고 상기 제1절연막이 노출될때까지 상기 평탄화식각하여 제1저장전극과 제2저장전극의 적층구조로 저장전극을 형성하는 공정과,

   전체표면상부에 제2유전체막을 형성하고 그 상부를 평탄화시키는 제2상부전극을 형성하는 공정과,

   상기 제2상부전극 상부에 평탄화된 제2절연막을 형성하는 공정과,

   상기 제1상부전극과 제2상부전극에 접속되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 제1상부전극은 다결정실리콘, 백금, 루테늄 및 루테늄산화막로 이루어지는 군에서 임의로 선택되는 하나의 막으로 2 - 100 ㎚ 의 두께로 형성하는 것을특징으로하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 제1절연막은 후속 식각공정시 공정마진을 확보하기 위하여 50 - 300 ㎚ 두께로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 제1유전체막와 제2유전체막은 ONO, NO, Ta₂O₅, BT, BST 및 Pb계 강유전체로 이루어지는 군에서 임의로 선택되는 하나의 막으로 한가지를 이용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
5. 제 1 항에 있어서,

   상기 제2상부전극은 다결정실리콘, 백금, 루테늄 및 루테늄산화막 로 이루어지는 군에서 임의로 선택되는 하나의 막으로 한가지로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.