KR100632593B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 캐패시터의 하부 또는 상부 전극으로 사용되는 Ru막의 식각을 위한 하드마스크로 질화막을 사용하고, 하드마스크를 형성하는 식각 공정 및 Ru막을 식각하는 공정을 조절하여 안정적으로 Ru 패턴을 형성하고, 금속의 높은 일함수로 인하여 누설전류가 증가하는 현상을 감소시키고, 전극에 디프리션 영역이 없어지도록 하여 유전막의 두께를 감소시킬 수 있도록 하는 기술에 관한 것이다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체소자의 단면도.
도 2는 종래 기술에 따른 Ru막 패턴의 SEM 사진.
도 3a 내지 도 3d는 본 발명에 따른 반도체소자의 제조 공정도.
도 4는 본 발명에 따른 Ru막 패턴의 SEM 사진.
< 도면의 주요 부분에 대한 부호의 설명 >
10,20 : 층간절연막 12, 26 : Ru막
14 : 감광막 패턴 22 : 하부전극
24 : 유전막 28 : 질화막
30 : 감광막 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 캐패시터의 하부 또는 상부전극으로 쓰이는 Ru막의 식각공정을 안정적으로 진행하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위 해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.
캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하는데, 소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.
기존 0.1㎛ 디자인룰의 소자에서는 금속-절연막-반도체(MIS) 캐패시터나 금속-절연막-금속(MIM) 캐패시터의 경우 캐패시터의 종횡비가 20을 넘고, 홀 크기로 작아 캐패시터 형성 공정마진이 작아지고 있어 유전막의 두께를 감소시킬 수 있는 Ru막을 전극으로 사용하고 있다.
도 1은 종래 기술에 따른 반도체소자의 Ru 식각 단면도이다.
먼저, 소정의 공정을 진행하여 하부구조물들을 반도체기판(도시되지 않음)상에 형성하고, 전하저장전극 콘택플러그를 구비하는 층간절연막(10)을 형성하고, 상기 층간절연막(10) 상에 캐패시터의 하부전극이 되는 Ru막(12)을 형성한다.
그다음 전하저장전극 마스크인 감광막 패턴(14)을 형성하고, 이를 마스크로 노출되어있은 Ru막(12)을 식각하여 전하저장전극을 형성한 후, 산소 플라즈마를 이용하여 상기 감광막 패턴(14)을 제거한다.
상기와 같은 종래 기술에 따른 Ru막의 식각 공정은 감광막 패턴 제거를 위한 산소 에슁 공정시 Ru막이 산소와 반응하여 RUOx의 휘발성 식각 부산물을 형성하여 Ru 전극이 심하게 손상되어 도 2와 같이 패턴이 일그러지는 현상이 발생하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 하부 또는 상부 전극으로 사용되는 Ru막 패턴을 안정적으로 형성할 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 캐패시터의 하부 또는 상부 전극을 Ru막으로 형성하는 반도체 소자의 제조 방법에 있어서,
(a) Ru막 상에 질화막을 형성하는 단계와,
(b) 상기 질화막상에 상기 캐패시터의 하부 또는 상부 전극을 정의하는 감광막 패턴을 형성하는 단계와,
(c) 상기 감광막 패턴에 의해 노출되어있는 질화막을 CHF3/O2/Ar 혼합 가스로 제거하여 질화막 패턴을 형성하는 단계와,
(d) 상기 감광막 패턴을 제거하는 단계 및
(e) 상기 질화막 패턴을 마스크로 노출되어있는 Ru막을 O2 및 Ar/Cl2 중 선택된 어느 하나를 베이스 플라즈마로 하는 혼합 가스를 이용하여 식각하여 Ru막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 (a) 단계의 Ru막은 300∼2000Å 두께로 형성하고, 상기 (a) 단계의 질화막은 100∼3000Å 두께로 형성하고, 상기 (c) 단계의 질화막 식각 공정 후에 습식 세정을 하이드록실 아민계나 암모니아 플로라이드 계열로 실시하고, 상기 (d) 단계의 감광막 패턴 제거 공정은 H2O 또는 O2/N2 혼합가스를 주 가스로 제거하고, 상기 (d) 단계의 감광막 패턴 제거 공정에 불소계 가스를 첨가하고, 상기 (e) 단계의 O2 베이스 플라즈마에는 CF4, SF6, HBr 및 이들의 혼합 가스중 선택된 어느 하나를 첨가하고, Ar/Cl2 베이스 플라즈마에는 CF4, CHF3, CH2F2, SF6 및 이들의 혼합 가스 중 선택된 어느 하나를 첨가하는 것을 특징으로 한다.
또한, 상기 (d) 단계의 감광막 제거 공정은 O2/N2 로 실시하는 제 1 제거 공정 및 H2O /CF4 로 오버 스트립하는 제 2 제거 공정을 포함할 수 있으며, 상기 (d) 단계 수행 후 (e) 단계의 Ru막 식각 공정을 실시하기 전에 BOE 계 케미칼을 이용한 폴리머 제거 공정을 실시하는 것을 특징으로 한다.
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이하, 본 발명에 따른 반도체 소자의 제조 방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명에 따른 반도체소자 제조 공정도로서, 캐패시터의 하부전극의 예이다.
먼저, 소자분리산화막과 트랜지스터 및 비트라인등의 소정의 하부 구조물을 반도체기판(도시되지 않음)상에 형성하고 전표면에 층간절연막(20)을 형성한 후, 상기 층간절연막(20)상에 하부전극(22)과 유전막(24)을 통상의 방법으로 형성하고, 상기 유전막(24)상에 플레이트전극이 되는 300∼2000Å 두께의 Ru막(26)을 형성하고, 상기 Ru막(26)상에 하드마스크인 질화막(28)을 100∼3000Å 두께로 형성한 후, 상기 질화막(28)상에 감광막 패턴(30)을 형성한다. (도 3a 참조).
그다음 상기 감광막 패턴(30)을 마스크로 노출되어있는 질화막(28)을 CHF3/O2/Ar 혼합 식각가스로 식각하여 질화막(28) 패턴을 형성한다. 또한 상기 식각 공정후 생성된 폴리머를 완전 제거하기 위하여 습식 세정을 실시할 수도 있으며, 상기 습식 세정 공정은 솔밴트 크리닝으로서, 하이드록실 아민계나 암모니아 플로라이드 계열로 실시한다. (도 3b 참조).
그후, 상기 감광막 패턴(30)을 제거한다. 여기서 상기 감광막 패턴(30) 제거 공정은 H2O 또는 O2/N2 혼합가스를 주 가스로 제거하며, 제거 비율을 증가시키기 위하여 감광막 제거 공정을 200℃ 이상의 온도에서 실시하거나, CF4, CHF3, CH2F2, SF6 등의 불소계 가스를 첨가할 수도 있으며, O2/N2 로 실시하는 제 1 제거 공정 및 H2O /CF4 로 오버 스트립을 실시하는 제 2 제거 공정으로 나누어 실시할 수도 있다. 이때, 제 1 제거 공정이 주 제거 공정이 된다. (도 3c 참조).
그 다음 상기 질화막(28) 패턴을 마스크로 노출되어있는 Ru막(26)을 제거하여 플레이트전극을 완성한다. 상기 Ru막(26) 제거 공정전에 BOE 계 케미칼을 이용한 폴리머 제거 공정을 다시 실시할 수도 있으며, 상기 Ru막(26) 식각 공정은 O2 베이스 플라즈마 분위기에서 실시하며, 여기에 CF4, SF6 또는 HBr를 첨가하여 식각할 수도 있고, Ar/Cl2 베이스 플라즈마로 식각하되, 폴리머 감소를 위해 CF4, CHF3, CH2F2, SF6 등의 불소계 가스를 첨가할 수도 있다. 또한 식각은 50∼200% 정도의 과식각을 실시한다. (도 3d 참조).
도 4는 본 발명에 따른 형성된 Ru막 패턴의 단면 SEM 사진으로서, 패턴닝이 막 손상 없이 안정적으로 진행된 것을 볼 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 캐패시터의 하부 또는 상부 전극으로 사용되는 Ru막의 식각을 위한 하드마스크로 질화막을 사용하고, 하드마스크를 형성하는 식각 공정 및 Ru막을 식각하는 공정을 조절하여 안정적으로 Ru 패턴을 형성하고, 금속의 높은 일함수로 인하여 누설전류가 증가하는 현상을 감소시키고, 전극에 디프리션 영역이 없어지도록 하여 유전막의 두께를 감소시킬 수 있도록 한다. 따라서, 본 발명은 반도체 소자의 제조 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (10)

  1. 캐패시터의 하부 또는 상부 전극을 Ru막으로 형성하는 반도체 소자의 제조 방법에 있어서,
    (a) Ru막 상에 질화막을 형성하는 단계;
    (b) 상기 질화막상에 상기 캐패시터의 하부 또는 상부 전극을 정의하는 감광막 패턴을 형성하는 단계;
    (c) 상기 감광막 패턴에 의해 노출되어있는 질화막을 CHF3/O2/Ar 혼합 가스로 제거하여 질화막 패턴을 형성하는 단계;
    (d) 상기 감광막 패턴을 제거하는 단계; 및
    (e) 상기 질화막 패턴을 마스크로 노출되어있는 Ru막을 O2 및 Ar/Cl2 중 선택된 어느 하나를 베이스 플라즈마로 하는 혼합 가스를 이용하여 식각하여 Ru막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 (a) 단계의 Ru막은 300∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 (a) 단계의 질화막은 100∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 (c) 단계의 질화막 식각 공정 후에 습식 세정을 하이드록실 아민계나 암모니아 플로라이드 계열로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 (d) 단계의 감광막 패턴 제거 공정은 H2O 또는 O2/N2 혼합가스를 주 가스로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 (d) 단계의 감광막 패턴 제거 공정에 불소계 가스를 첨가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 (d) 단계의 감광막 패턴 제거 공정은 O2/N2 로 실시하는 제 1 제거 공정 및 H2O /CF4 로 오버 스트립하는 제 2 제거 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 (d) 단계 수행 후 (e) 단계의 Ru막 식각 공정을 실시하기 전에 BOE 계 케미칼을 이용한 폴리머 제거 공정을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 (e) 단계의 O2 베이스 플라즈마에는 CF4, SF6, HBr 및 이들의 혼합 가스중 선택된 어느 하나를 첨가하고, Ar/Cl2 베이스 플라즈마에는 CF4, CHF3, CH2F2, SF6 및 이들의 혼합 가스 중 선택된 어느 하나를 첨가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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