KR100670684B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 패턴 붕괴 및 패턴간 브릿지를 방지하여 소자의 특성을 개선하는데 적합한 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 셀과 주변 회로 영역이 구분된 기판 상부에 전도막, 하드마스크 및 반사방지막을 차례로 형성하는 단계; 마스크 패턴을 사용하여 상기 반사방지막 및 하드마스크를 식각하는 단계; 및 식각된 상기 반사방지막 및 하드마스크를 식각 베리어로 상기 전도막을 식각하되, NF3/N2/O2 혼합 가스를 사용하여 상기 주변 회로 영역의 상기 전도막 측면에 폴리머를 발생시켜 상기 전도막의 선폭을 증가시키는 단계를 포함한다.
비트라인, 슈링크, 패턴 붕괴, 브릿지

Description

반도체 소자 제조 방법{METHOD FOR MANUFCTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도와 TEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
1 : 기판 2 : 베리어 메탈
3 : 비트라인 텅스텐막 4 : 비트라인 하드마스크
5 : 반사방지막 6 : 포토레지스트 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 비트라인 형성 방법에 관한 것이다.
반도체 메모리 소자 중 DRAM(DynmicRandom Access Memory) 등은 예컨대, 1T1C(하나의 트랜지스터와 하나의 캐패시터)로 구성된 단위 셀을 복수개 포함하는 셀 영역과 그 이외의 단위 소자들을 포함하는 주변 영역으로 크게 구분된다.
예컨대, 비트라인(Bit line)은 셀 트랜지스터의 소스 쪽에 연결되어 실제로 데이타가 전송되는 라인으로, 셀 영역 측면에서는 이러한 비트라인의 전기적 연결을 위해 게이트 전극(예컨대, 워드라인) 측면의 소스/드레인 접합 영역에 콘택된 셀 콘택 플러그와 비트라인 콘택을 통해 연결되며, 이러한 비트라인을 통해 전달된 셀 데이타를 감지 및 증폭하기 위한 비트라인 감지 증폭기를 포함하는 주변 영역 측면에서는 비트라인 감지증폭기와 비트라인 간의 전기적 연결을 위해 콘택이 필요하다.
한편, 현재 0.13㎛의 기술 이하 DRAM 게이트 식각시에 발생하는 문제점 중에 셀 영역 크기 대비 주변 영역 크기의 취약점을 들 수 있다. 셀은 지속적으로 작아지고 이에 따라 셀 주변부 라인도 작아지면서 포토 리소그라피 작업 후 주변 영역 상의 라인이 붕괴되는 현상이 발생하게 된다.
즉, DRAM 소자의 슈링크(shrink)에 따라 디자인 룰(design rule) 역시 감소하고, 이에 따라 메인 셀 영역 외에 SA. Y-Dec와 같은 주변 영역의 비트라인 사이즈 역시 작아지고 있다.
종래 기술에 따른 비트라인 형성 방법(도면 생략)으로는, 기판 상에 캐패시터에 접속되는 랜딩 플러그(landing plug)가 형성된 하부 절연층을 형성한다. 이어서, 하부 절연층 상에 베리어 메탈, 비트라인 텅스텐막, 비트라인 하드마스크, 반사방지막을 형성하고, 반사방지막 상에 비트라인 마스크를 형성하고, 이를 식각 마스크로 식각 공정을 실시하여 비트라인을 형성한다.
이 때, 비트라인 마스크로 반사방지막 및 비트라인 하드마스크를 식각할 때, CF4/CHF3 가스를 이용하여 식각하고, 비트라인 하드마스크를 식각 마스크로 비트라인 텅스텐막 및 베리어 메탈은 SF6/N2 가스를 사용하여 식각한다.
한편, 비트라인 텅스텐막을 식각하는 공정을 자세히 살펴보면, SF6 가스는 20sccm∼100sccm, N2 가스를 10sccm∼30sccm 첨가하여 식각하며 이 때, 챔버 압력은 5mT∼10mT로 유지하면서 공정을 진행한다.
상술한 바와 같이, 셀 영역과 주변 영역 선폭의 무리한 감소로 라인간 공간(spacing)이 부족한 주변 영역에서는 패턴 얇아짐 또는 패턴 붕괴 등이 발생한다.
이를 방지하기 위하여 주변 영역쪽 마스크 DI 즉, 선폭을 증가시키는 경우 주변 영역의 일부 공간이 부족한 지역에서 포토레지스트 스컴(scum)에 의한 마스크 브릿지(bridge)가 발생하게 되고 비트라인 식각 진행 후, 패턴간 브릿지를 유발하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 패턴 붕괴 및 패턴간 브릿지를 방지하여 소자의 특성을 개선하는데 적합한 반도체 소자의 비트라인 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 셀과 주변 회로 영역이 구분된 기판 상부에 전도막, 하드마스크 및 반사방지막을 차례로 형성하는 단계; 마스크 패턴을 사용하여 상기 반사방지막 및 하드마스크를 식각하는 단계; 및 식각된 상기 반사방지막 및 하드마스크를 식각 베리어로 상기 전도막을 식각하되, NF3/N2/O2 혼합 가스를 사용하여 상기 주변 회로 영역의 상기 전도막 측면에 폴리머를 발생시켜 상기 전도막의 선폭을 증가시키는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도와 TEM 사진이다.
도 1a에 도시된 바와 같이, 셀과 주변 회로 영역이 구분된 기판(1) 상부에 Ti/TiN의 적층 구조의 베리어 메탈(2), 비트라인 텅스텐막(3), 비트라인 하드마스크(4) 및 반사방지막(5)을 차례로 형성한다.
베리어 메탈(2)에서 티타늄막(Ti)은 기판(1)과 비트라인 텅스텐막(3) 간의 접착력을 향상시키기 위한 접착층으로서의 역할을 하며 티타늄나이트라이드막(TiN)은 확산방지막으로서의 역할을 한다.
비트라인 하드마스크(4)는 실리콘 질화막(Si3N4)을 사용하고 2000Å∼3000Å의 두께로 형성하며, 반사방지막(5)은 실리콘산화질화막(SiON)을 사용하고 600Å의 두께로 형성한다.
이어서, 반사방지막(5) 상에 포토레지스트를 도포하고, 노광 및 현상 공정을 실시하여 포토레지스트 패턴(6)을 형성한다.
이어서, 포토레지스트 패턴(6)을 식각 마스크로 CF4/CHF3 가스를 이용하여 반사방지막(5)과 비트라인 하드마스크(4)를 식각한다.
계속해서, 반사방지막(5)과 비트라인 하드마스크(4) 식각이 끝나면 포토레지스트 패턴(6)을 스트립하고, 식각 잔유물을 제거하기 위해 세정을 실시한다.
도 1b에 도시된 바와 같이, 식각된 반사방지막(5) 및 비트라인 하드마스크(4)를 식각 마스크로 비트라인 텅스텐막(3a)과 베리어메탈(2a)을 패터닝한다.
이 때, 비트라인 텅스텐막(3a)은 NF3/N2/O2 혼합 가스를 사용하고 10mT∼30mT의 압력 조건으로 패터닝 하는데, 이는 식각 가스(특히 NF3와 N2)와 비트라인 텅스텐막(3a)이 반응하여 폴리머(Polymer)가 발생하고 폴리머의 증착으로 비트라인 텅스텐막(3a)의 폭이 증가하는 것이다.
폴리머(P)는 셀 영역과 주변 회로 영역에서 모두 발생하는데 패턴간 공간이 좁은 셀 영역에서는 폴리머 흡착 정도가 낮고, 패턴간 공간이 넓은 주변 회로 영역에서 상대적으로 폴리머 흡착 정도가 높다.
따라서, 패턴간 공간이 좁은 부분은 버티컬한 모양을 유지하면서 공간이 넓 은 주변 회로 영역의 비트라인 텅스텐막(3a)은 패턴 폭을 넓게 하여 주변 회로 영역의 패턴 얇아짐 현상 또는 패턴 붕괴 현상을 방지할 수 있다.
비트라인 텅스텐막(3a) 식각 가스로 NF3 가스는 10sccm∼30sccm, N2 가스는 10sccm∼30sccm, O2 가스는 10sccm∼50sccm을 사용한다.
베리어메탈(2a) 식각 가스로 통상적으로 Ti 계열의 물질막 식각시 사용되는 염소계(Chlorine) 가스 예컨대 BCl3 또는 Cl2를 사용한다.
한편, 표 1은 종래 기술 대비 본 발명을 적용했을 경우 셀 영역 및 주변 회로 영역의 선폭을 비교한 것이다.
㎛ 종래 본 발명
셀 영역(Cell) 0.116 0.122
주변 회로 영역(Peri) 0.164 0.176
차이 0.048 0.054
표 1에서 보는 바와 같이 셀 영역 대비 주변 회로 영역의 선폭이 0.006㎛ 증가함을 알 수 있다.
도 1c는 본 발명을 적용하여 폴리머(P)가 비트라인 텅스텐막의 양측면에 붙어서 패턴 폭이 증가함을 볼 수 있다.
상술한 바와 같이, NF3/N2/O2 혼합 가스를 식각 가스로 사용하여 셀 영역의 비트라인 패턴은 버티컬한 모양을 유지하고 주변 회로 영역의 비트라인 패턴은 측면에 폴리머가 부착되면서 선폭을 증가시켜 주변 회로 영역의 선폭 증가로 포토레지스트 패턴의 스컴 현상 없이 패턴 얇아짐 또는 패턴 붕괴와 같은 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 NF3/N2/O2 혼합 가스를 사용하여 비트라인 텅스텐막을 식각할 때, 특히 NF3/N2 가스에 의해서 폴리머가 생성되고, 주변 회로 영역의 비트라인 패턴에 폴리머가 증착되어 비트라인 패턴 폭을 증가시킬 수 있어 패턴 붕괴에 의한 브릿지를 방지하여 소자의 동작 특성을 개선하는 효과를 얻을 수 있다.

Claims (4)

  1. 삭제
  2. 셀과 주변 회로 영역이 구분된 기판 상부에 전도막, 하드마스크 및 반사방지막을 차례로 형성하는 단계;
    마스크 패턴을 사용하여 상기 반사방지막 및 하드마스크를 식각하는 단계; 및
    식각된 상기 반사방지막 및 하드마스크를 식각 베리어로 상기 전도막을 식각하되, NF3/N2/O2 혼합 가스를 사용하여 상기 주변 회로 영역의 상기 전도막 측면에 폴리머를 발생시켜 상기 전도막의 선폭을 증가시키는 단계
    를 포함하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 NF3/N2/O2 혼합 가스에서 NF3는 10sccm∼30sccm, N2는 10sccm∼30sccm, O2는 10sccm∼50sccm을 혼합하여 사용하는 반도체 소자 제조 방법.
  4. 제 2 항에 있어서,
    상기 전도막의 식각은 챔버 압력을 10mT∼30mT 로 하여 진행하는 반도체 소자 제조 방법.
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