KR20000042293A - 반도체 소자의 제조 방법 - Google Patents

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KR20000042293A
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Abstract

본 발명은 베리어(Barrier)층과 같은 물성으로 하드 마스크(Hard Mask)를 형성하여 소자의 신뢰성 및 수율을 향상시키기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 기판 상에 콘택홀을 갖는 절연 막을 형성하는 단계, 상기 콘택홀내에 플러그층을 형성하는 단계, 전면에 제 1, 제 2 도전 층을 형성하는 단계, 상기 제 1 도전 층과 같은 물성이며 상기 제 2 도전 층과의 식각비가 큰 제 3 도전 층을 상기 제 2 도전 층상에 형성하는 단계, 상기 콘택홀을 중심으로 하부전극이 형성될 부위에만 남도록 상기 제 3 도전 층을 식각하는 단계, 상기 제 3 도전 층을 마스크로 상기 제 2 도전 층을 선택 식각하는 단계, 상기 제 3 도전 층을 마스크로 상기 제 1 도전 층을 선택 식각하여 하부전극을 형성함과 동시에 상기 제 3 도전 층을 제거하는 단계와, 상기 하부전극을 포함한 절연 막 상에 유전 막과 상부전극을 형성하여 커패시터를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자의 신뢰성 및 집적화를 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
최근의 연구결과에 의하면 백금(Pt) 식각은 스퍼터링(Sputtering)방법에 의하여 가능하다.
상기 스퍼터링 방법은 마스크 주변의 원하지 않는 측 벽에 식각 반응물질이 쌓인다.
이물질은 100 ~ 300Å에 이르기 때문에 하부전극 형성 후 300 ~ 500Å의 BST(Ba0.3Sr0.7TiO3)막과 같은 유전 막을 스퍼터 증착 할 때 치명적인 결과를 초래한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
종래 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)상에 제 1 산화 막(12)과 제 1 감광막을 형성한 다음, 상기 제 1 감광막을 커패시터(Capacitor) 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 산화 막(12)을 선택 식각 하여 콘택홀을 형성한 후, 상기 제 1 감광막을 제거한다.
이어, 상기 콘택홀을 포함한 제 1 산화 막(12)상에 다결정 실리콘을 형성하고, 상기 제 1 산화 막(12)을 스톱퍼(Stopper)로 상기 다결정 실리콘을 에치 백(Etch Back)하여 상기 콘택홀 내에 플러그(Plug)층(13)을 형성한다.
도 1b에서와 같이, 상기 플러그층(13)을 포함한 제 1 산화 막(12)상에 베리어(Barrier) 층으로써 티타늄(Ti)/질화티타늄(TiN) 층(14), 커패시터의 하부전극 형성용 백금 층(15)과, 하드 마스크(Hard Mask)로써 제 2 산화 막(16)을 형성한다.
이때, 상기 백금 층(15)을 1000 ~ 1500Å의 두께로 형성하고, 상기 제 2 산화 막(16)을 4000 ~ 5000Å의 두께로 형성한다.
도 1c에서와 같이, 상기 제 2 산화 막(16)상에 제 2 감광막(17)을 도포하고, 상기 제 2 감광막(17)을 하부전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(17)을 마스크로 상기 제 2 산화 막(16)을 선택적으로 식각한다.
도 1d에서와 같이, 상기 제 2 감광막(17)을 제거하고, 저압의 메리 타입(Merie type) 장치에서 상기 선택 식각된 제 2 산화 막(16)을 마스크로 Cl2/Ar/O2를 적절하게 배합한 가스(Gas)에 의해 상기 백금 층(15)과 티타늄/질화티타늄 층(14)을 선택적으로 식각하여 하부전극을 형성한 후, 상기 제 2 산화 막(16)을 HF에 의해 제거한다.
이때, 상기 백금 층(15)과 티타늄/질화티타늄 층(14)의 식각 공정 시 상기 백금 층(15)의 양 측 벽에 발생한 반응 생성물이 상기 제 2 산화 막(16)의 제거 공정에도 제거되지 않으므로 상기 백금 층(15)의 양 측 벽에 발생한 반응 생성물을 HCL 용액에 의해 제거한다.
그리고, 후 공정으로 하부전극을 포함한 전면에 유전 막과 상부전극을 형성하여 커패시터를 형성한다.
그러나 종래의 반도체 소자의 제조 방법은 산화 막을 하드 마스크로 사용하므로 다음과 같은 문제점이 있었다.
첫째, 하부전극 형성용인 백금 층과 하드 마스크인 산화 막의 선택비가 1.2:1이하이므로 백금 층의 선택 식각 시 산화 막의 식각률이 커 추후 요구되는 산화 막의 두께가 남도록 산화 막을 두껍게 형성하기 때문에 고집적화에 의한 백금 두께의 증가에 따라 산화 막 패턴의 감광막 두께에 한계가 있다.
둘째, 백금 층과 산화 막과의 점착력이 작아 감광막의 노광 및 현상 시 백금 층에 필링(Peeling)이 발생한다.
셋째, 백금 층의 식각 공정 시 산화 막의 주위에 발생한 백금과의 반응 생성물이 산화 막의 제거 공정에도 제거되지 않아 래비트 이어(Rabbit Ear)의 역할을 하여 유전 막의 증작 공정이 어려우므로 커패시터의 동작시 누설전류가 발생된다.
넷째, HF에 의해 산화 막의 제거 공정 시 티타늄/질화티타늄 층에도 영향을 주기 때문에 고집적화가 어렵고 또한 하드 마스크와 층간 절연막 사이의 식각 선택성을 고려하는 등 공정이 복잡하다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 베리어 층과 같은 물성으로 하드 마스크를 형성하여 소자의 신뢰성 및 수율을 향상시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 3은 플라즈마 가스들에 따른 백금, 티타늄 계열과 산화 막의 식각률을 각각 나타낸 도면
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: 산화 막
33: 플러그 층 34: 제 1 티타늄 층
35: 백금 층 36; 제 2 티타늄 층
37: 제 2 감광막
본 발명의 반도체 소자의 제조 방법은 기판 상에 콘택홀을 갖는 절연 막을 형성하는 단계, 상기 콘택홀내에 플러그층을 형성하는 단계, 전면에 제 1, 제 2 도전 층을 형성하는 단계, 상기 제 1 도전 층과 같은 물성이며 상기 제 2 도전 층과의 식각비가 큰 제 3 도전 층을 상기 제 2 도전 층상에 형성하는 단계, 상기 콘택홀을 중심으로 하부전극이 형성될 부위에만 남도록 상기 제 3 도전 층을 식각하는 단계, 상기 제 3 도전 층을 마스크로 상기 제 2 도전 층을 선택 식각하는 단계, 상기 제 3 도전 층을 마스크로 상기 제 1 도전 층을 선택 식각하여 하부전극을 형성함과 동시에 상기 제 3 도전 층을 제거하는 단계와, 상기 하부전극을 포함한 절연 막 상에 유전 막과 상부전극을 형성하여 커패시터를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이고, 도 3은 플라즈마 가스들에 따른 백금, 티타늄 계열과 산화 막의 식각률을 각각 나타낸 도면이다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 반도체 기판(31)상에 산화 막(32)과 제 1 감광막을 형성한 다음, 상기 제 1 감광막을 커패시터 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 산화 막(32)을 선택 식각 하여 콘택홀을 형성한 후, 상기 제 1 감광막을 제거한다.
이어, 상기 콘택홀을 포함한 산화 막(32)상에 다결정 실리콘을 형성하고, 상기 산화 막(32)을 스톱퍼로 상기 다결정 실리콘을 에치 백하여 상기 콘택홀 내에 플러그 층(33)을 형성한다.
도 2b에서와 같이, 상기 플러그 층(33)을 포함한 산화 막(32)상에 제 1 티타늄 층(34), 커패시터의 하부전극 형성용 백금 층(35)과, 하드 마스크로써 제 2 티타늄 층(36)을 형성한다.
도 2c에서와 같이, 상기 제 2 티타늄 층(36)상에 제 2 감광막(37)을 도포하고, 상기 제 2 감광막(37)을 하부전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(37)을 마스크로 상기 제 2 티타늄 층(36)을 선택적으로 식각한다.
도 2d에서와 같이, 상기 제 2 감광막(37)을 제거한 다음, 상기 선택 식각된 제 2 티타늄 층(36)을 마스크로 산소(O2)와 할로겐 가스를 적절히 배합한 플라즈마에 의해 상기 백금 층(35)을 선택적으로 식각한다.
그리고, 상기 제 2 티타늄 층(36)과 제 1 티타늄 층(34)을 도 3에서와 같이 상기 산화 막(32)과 백금 층(35)에 고선택성을 갖는 Cl2가스 또는 Cl2가스를 포함한 플라즈마에 의해 선택적으로 식각하여 하부전극을 형성한다.
그리고, 후 공정으로 하부전극을 포함한 전면에 유전 막과 상부전극을 형성하여 커패시터를 형성한다.
본 발명의 반도체 소자의 제조 방법은 베리어층과 같은 물성인 티타늄으로 하드 마스크를 형성하기 때문에 다음과 같은 효과가 있다.
첫째, 하부전극 형성용인 백금 층과 하드 마스크인 제 2 티타늄 층의 선택비가 종래의 1.2:1이하보다 크기 때문에 백금 층의 선택 식각 시 두꺼운 제 2 티타늄 층이 필요하지 않고, 하드 마스크와 층간 절연막 사이의 식각 선택성을 고려하지 않는 등 공정이 단순해지므로 소자의 수율 및 고집적화를 향상시킨다.
둘째, 감광막의 노광 및 현상 시 백금 층에 필링이 발생되지 않고, 백금 층의 식각 공정 시 제 2 티타늄 층의 주위에 발생한 백금과의 반응 생성물이 제 2 티타늄 층의 제거 공정에 제거되기 때문에 유전 막의 증작 공정이 용이하여 커패시터의 동작시 누설전류가 발생되지 않는 등 소자의 신뢰성을 향상시킨다.

Claims (4)

  1. 기판 상에 콘택홀을 갖는 절연 막을 형성하는 단계;
    상기 콘택홀내에 플러그층을 형성하는 단계;
    전면에 제 1, 제 2 도전 층을 형성하는 단계;
    상기 제 1 도전 층과 같은 물성이며 상기 제 2 도전 층과의 식각비가 큰 제 3 도전 층을 상기 제 2 도전 층상에 형성하는 단계;
    상기 콘택홀을 중심으로 하부전극이 형성될 부위에만 남도록 상기 제 3 도전 층을 식각하는 단계;
    상기 제 3 도전 층을 마스크로 상기 제 2 도전 층을 선택 식각하는 단계;
    상기 제 3 도전 층을 마스크로 상기 제 1 도전 층을 선택 식각하여 하부전극을 형성함과 동시에 상기 제 3 도전 층을 제거하는 단계;
    상기 하부전극을 포함한 절연 막 상에 유전 막과 상부전극을 형성하여 커패시터를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 도전 층을 백금(Pt)이나 루테늄(Ru) 또는 이리듐(Ir)으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1, 제 3 도전 층을 Ti계열의 도전 층으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1, 제 3 도전 층을 Cl2가스 또는 Cl2가스를 포함한 플라즈마에 의해 선택적으로 식각함을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100598161B1 (ko) * 1998-12-24 2006-09-18 주식회사 하이닉스반도체 커패시터의 전하저장전극 형성방법

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KR100598161B1 (ko) * 1998-12-24 2006-09-18 주식회사 하이닉스반도체 커패시터의 전하저장전극 형성방법
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