TW483105B - A semiconductor integrated circuit device and a method of manufacturing the same - Google Patents

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TW483105B
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TW
Taiwan
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film
wiring
dielectric layer
conductive film
scope
Prior art date
Application number
TW090105990A
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English (en)
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Tatsuyuki Saito
Naofumi Ohashi
Toshinori Imai
Junji Noguchi
Tsuyoshi Tamaru
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Hitachi Ltd
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Description

483105 Α7 Β7 五、發明説明（；） 【發明領域】 (請先閱讀背面之注意事項再填寫本頁) 本發明係關於半導體積體電路裝置及其製造技術，特 別是關於適用於在介電層中形成配線用的溝槽後，利用埋 入導電膜於溝槽內部之所謂的金屬鑲嵌（Damascene)法所形 成的配線之有效的技術。 【發明背景】 【習知技藝之說明】 近年來伴隨著半導體積體電路裝置中的配線的微細化 以及多層化，例如 T. Saito et.al，in Proceedings of International Interconnect Technology Conference in 1 998， pp. 1 60- 1 62等檢討在介電層中形成配線用的溝槽後，藉由 埋入導電膜於溝槽內部形成配線之所謂的金屬鑲嵌技術。 此外，日本特開平8-2225 68號公報揭示在介電層中形 成配線用的溝槽，利用CVD(化學氣相沉積，Chemical Vapor Deposition)法形成由氮化鈦（TiN)薄膜所構成的阻障層 ，然後，在此阻障層上形成銅薄膜後蝕刻銅薄膜，然後， 經濟部智慧財產局員工消費合作社印製 在形成由ΤίΝ薄膜所構成的保護膜後，藉由蝕刻使保護膜 殘存於銅薄膜配線上之技術。 此外，三菱電機技報ρρ333-336，1997揭示在銅金屬鑲 嵌配線頂面配設UWN等的阻障層之技術。 【發明槪要】 在上述介電層中形成配線用的溝槽後，在利用藉由埋 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -4 - 483105 A7 B7 五、發明説明（2) (請先閲讀背面之注意事項再填寫本頁) 入導電膜於溝槽內部形成配線之所謂的金屬鑲嵌技術之配 線的形成中，本發明者們認識了如以下所示的非眾所週知 的問題。 例如，上述導電膜雖然使用銅，惟與銅（Cu)、鋁（A1)或 鎢（w)等的金屬比較，具有容易擴散於介電層之氧化矽膜中 的性質。而且，若在導電膜上直接形成氧化矽膜的話，接 觸部分的銅被氧化配線電阻會上升。 因此，在覆蓋配線的阻障膜之檢討很重要。此覆蓋配 線的阻障膜之中，氮化鈦.（ΤιΝ)膜被檢討當作配線溝槽內部 的阻障膜，氮化矽（SiN)膜被檢討當作覆蓋配線上部的被膜（ 蓋（C a p)膜）。 但是，爲了藉由覆蓋配線上部的氮化矽膜來防止銅的 擴散或氧化，需要形成某種程度厚的氮化砂膜。而且，氮 化矽膜因介電常數高，故配線的RC時間常數（RC time constant)大，妨礙裝置的高速動作。 經濟部智慧財產局員工消費合作社印製 此外，雖然藉由在銅配線內或銅表面之銅擴散可產生 電致遷移（Electromigration)，惟本發明者們檢討銅的擴散容 易度之結果推測在銅-阻障膜界面與銅-氮化矽膜界面，擴散 的活化能在銅-阻障膜界面較大（即銅不易擴散）。因此，電 、 致遷移壽命被銅-氮化矽膜界面之銅的擴散的活化能値律則 〇 而且，在銅配線上中介介電層更形成上層的配線時， 雖然經由形成於介電層中的插塞（Plug)使銅配線與上層配線 連接，惟這種情形銅配線上的氮化矽膜爲了保持接觸 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 483105 A7 _ B7 _ 五、發明説明（3) (Contact)而被除去，插塞底面直接與下層配線的銅接觸。 因此，由於自插塞底部朝下層的銅配線之電流通路（Path)， 使電流集中容易產生電致遷移。再者，在插塞正下方若因 電致遷移而產生孔洞（V〇1d)的話，插塞與下層的銅配線之接 觸面積變小，會加速地降低配線壽命。 而且，上述插塞形成時雖然開連接孔，惟此時或在蝕 刻用以提高接觸特性之連接孔底部時，連接孔底部的銅配 線自身因被濺擊餓刻（Sputter etching)，故銅附著在連接孔 的側壁。如此的銅如前述容易擴散到介電.層中，會帶來絕 緣耐壓的降低或遺漏（Leak)電流的增加。 而且，對於埋入上述導電膜於配線溝槽內部，在包含 配線溝槽內部的介電層上例如形成銅膜，利用化學機械硏 磨（CMP: Chemical Mechanical Polishing)除去溝槽外部的多 餘銅膜。此時，在銅配線上部產生凹陷或產生種種缺陷。 接著，若在銅配線上形成氮化矽膜的話，在上述缺陷部會 產生孔洞，此孔洞會成爲電致遷移的起點。 再者，上述的連接孔用的光罩（Mask)相對於下層的銅 配線偏移時，在下層配線的側部會產生微細的凹陷。在這 種微細的凹陷內很難埋入插塞，與上述情形一樣變成孔洞 ，會成爲電致遷移的起點。再者，這種情形插塞與下層配 線之接觸面積因光罩偏移而減少，故在如此的接觸部界面 ，前述的孔洞移動時無法確保插塞與下層配線的接觸造成 接觸不良。 本發明的目的爲藉由在配線上形成蓋導電性膜’以謀 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） - I 5 f--—φ^— — (請先閱讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 483105 A7 B7 五、發明説明（4) 求半導體積體電路裝置的高速化。 此外，本發明的其他目的爲抑制電致遷移或應力遷移 (Stressmigration)的發生，增加配線壽命。 此外，本發明的其他目的爲進行連接孔底部的蝕刻時 ，防止底層的銅配線直接被濺鍍，謀求絕緣耐壓的提高或· 遺漏電流的降低。 而且，本發明的其他目的爲即使連接孔相對於配線偏 移時，仍可降低接觸不良。. 本發明的前述目的g新穎的特徵可由本說明書的記述 以及添附圖面來了解。 若簡單地說明本案中所揭示的發明之中代表的發明之 槪要的話如以下所示。 本發明的半導體積體電路裝置的製造方法係在配線溝 槽內依次形成阻障層以及導電性膜後，藉由除去配線溝槽 外部的阻障層以及導電性膜形成配線後，藉由在配線上選 擇成長或優先成長蓋導電性膜，在配線上形成蓋導電性膜 〇 如此，藉由在配線上選擇成長或優先成長蓋導電性膜 ，可容易地形成蓋導電性膜，可謀求半導體積體電路裝置 的高速化。而且，可抑制電致遷移或應力遷移的發生，增 加配線壽命。再者，進行形成於配線上的連接孔底部的蝕 刻時，可防止底層的配線直接被濺鍍，可謀求絕緣耐壓的 提高或遺漏電流的降地。而且，即使連接孔相對於配線偏 移時，仍可維持接觸可降低接觸不良。 本紙張尺度適用中.國國家標準（CNS ) A4規格（210'〆297公釐） - I ^---J---- (請先閱讀背面之注意事項再填寫本頁)
、1T 離 經濟部智慧財產局員工消費合作社印製 483105 A7 B7 五、發明説明（5) 此外，前述配線係使用例如銅（Cu)、銀（Ag)、鋁（A1)或 以這些金屬爲主成分的合金所構成的配線，而且，前述蓋 導電性膜使用例如鎢（W)膜。此蓋導電性膜可使用氮化鎢 (WN)、氮化欽（丁iN)、鉬（Ta)、氮化鉬（TaN)或鎳（Ni)膜。再 者，此蓋導電性膜可在lTo^(lxl.33322xl02Pa)以下的壓力 下形成。 此外，前述蓋導電性膜上的介電層也能以TEOS(矽酸四 乙酯，Tetraethylorthosilicate)膜或含碳的矽系介電層與介 電常數比這些膜還低的膜_之疊層膜。而且，該蓋導電性膜 上的介電層也能以防止構成導電性膜的導電體材料之擴散 的擴散防止介電層與低介電介電層。此擴散防止介電層使 用例如氮化砂、PSG膜或碳化矽膜等。而且，低介電介電 層使用例如TE0S膜或SiOF膜等。 再者，在該蓋導電性膜形成前也能以包含像除去異物 或/及污染金屬的氫氟酸（HF)等的溶液來洗滌基板表面。而 且，在該蓋導電性膜形成前也能氫處理基板表面。而且， 在該蓋導電性膜形成後也能以包含氫氟酸（HF)或過氧化氫 (H2〇2)的溶液來洗滌基板表面。 藉由這些處理可形成可靠度高的蓋導電性膜。 此外，本發明的半導體積體電路裝置具有： 阻障層，形成於配線溝槽側壁以及底部； 導電性膜，形成於阻障層上；以及 蓋導電性膜，形成於導電性膜上。 如此，藉由在導電性膜（配線）上形成蓋導電性膜，可謀 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---^---^---—, I (請先閎讀背面之注意事項再填寫本頁) 訂 * 經濟部智慧財產局員工消費合作社印製 483105 A7 ___ B7 _ 五、發明説明（6) (請先閲讀背面之注意事項再填寫本頁) 求半導體積體電路裝置的高速化。而且，可抑制電致遷移 或應力遷移的發生，增加配線壽命：。再者’進行形成於配 線上的連接孔底部的蝕刻時，可防止底層的配線直接被濺 鍍，可謀求絕緣耐壓的提高或遺漏電流的降地。而且，即 使此連接孔相對於配線偏移時，仍可維持接觸可降低接觸 不良。 此外，前述配線係使用例如銅、銀、鋁或以這些金屬 爲主成分的合金所構成的配線，而且，前述蓋導電牲膜使 用例如W膜。此蓋導電性膜可使用WN、TiN、Ta、TaN 或⑷膜。再者，此蓋導電性膜爲藉由選擇成長或優先成長 所形成的膜也可以，而且，爲在lTorr(lxl.33322xl02Pa)以 下的壓力下形成的膜也可以。而且，此蓋導電性膜的膜厚 在同一配線內爲均勻，且不管配線寬度可視爲均勻。再者 ，可視此蓋導電性膜的膜厚之偏差爲50%以下。而且可使 此蓋導電性膜的膜厚比阻障層還薄。而且，此蓋導電性膜 的膜厚例如爲2〜20nm。 經濟部智慧財產局員工消費合作社印製 此外，前述蓋導電性膜上的介電層也能以TEOS膜或含 碳的矽系介電層與介電常數比這些膜還低的膜之疊層膜。 而且，該蓋導電性膜上的介電層也能以防止構成導電性膜 的導電體材料之擴散的擴散防止介電層與低介電介電層。 此擴散防i介電層使用例如氮化矽、PSG膜或碳化矽膜等 。而且，低介電介電層使用例如TEOS膜或SiOF膜等。 【圖式之簡單說明】 本紙張尺度適用中國國家標準（CNS ) A4胁（210X 297公董) -9- 483105 A7 B7 五、發明説明（7) 圖1¾:顯示本發明的實施形態一之半導體積體電路裝 置的製造:1¾呈的剖面圖。 示本發明的實施形態一之半導體積體電路裝 置的製氧.¾程的剖面圖。 ml · 圖3¾丨顯示本發明的實施形態一之半導體積體電路裝 置的製逢程的剖面圖。
l&jM 圖41顯示本發明的實施形態一之半導體積體電路裝 置的製造,:无、程的剖面圖。 圖5^顯示本發明的實施形態一之半導體積體電路裝 置的製造、.工程的剖面圖。 圖顯示本發明的實施形態一之半導體積體電路裝 置的製遙乐程的剖面圖。 曝. 圖_:顯示本發明的實施形態一之半導體積體電路裝 ίΓ'ΐ".' ，r：，,; 置的製载‘4程的剖面圖。 wkl· 圖顯示本發明的實施形態一之半導體積體電路裝 置的製造工程的剖面圖。 圖9係顯示本發明的實施形態一之半導體積體電路裝 置的製造工程的剖面圖。 圖1 0係顯示本發明的實施形態一之半導體積體電路裝 置的製造工程的剖面圖。 圖1 Γ係顯示本發明的實施形態一之半導體積體電路裝 置的製造工程的剖面圖。 圖1 2係顯示本發明的實施形態一之半導體積體電路裝 置的製造工程的剖面圖。 本纸張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） —----r--W---- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -10- 483105 半導體積體電路裝 之半導體積體電路裝 A7 B7 五、發明説明（8) 圖1_顯示本發明的實施形態二之半導體積體電路裝 置的製造工_的剖面圖。 圖顯示本發明的實施形態二之半導體積體電路裝 置的製造工程的剖面圖。 圖1 5^顯示本發明的實施形態 置的製造工程的剖面圖。 圖顯示本發明的實施形態二之半導體積體電路裝 置的製造..Χι程的剖面圖。 ;!‘丨:.成.-邊 圖示本發明的實施形態二之半導體積體電路裝 置的製造.j:.·丨程的剖面圖。 圖示本發明的實施形態二 置的製造工程的剖面圖。 圖19係顯示本發明的實施形態二之半導體積體電路裝 置的製造工程的剖面圖。 圖20係顯示本發明的實施形態二之半導體積體電路裝 置的製造工程的剖面圖。 之半導體積體電路裝 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 置的製造工程的剖面圖。 圖2¾¾用以說明本發明的效果的 圖2
It 圖 以說明本發明的效果的圖 圖 圖以說明本發明的效果的 圖示本發明的實施形態 置的製造工程的剖面圖。 圖2¾¾示本發明的實施形態四 之半導體積體電路裝 之半導體積體電路裝 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 483105 A7 ___B7__ 五、發明説明（9) 置的製造的剖面圖。 (請先閱讀背面之注意事項再填寫本頁) 圖2^_南以說明與本發明的實施形態五以及實施形態 七有關的_ _的圖。 圖2¾¾以說明與本發明的實施形態五以及實施形態 六有關的效果的圖。 圖29係:用以說明本發明的效果的圖。 圖3丨Q:係顯示本發明的其他實施形態之半導體積體電路 裝置的製造工程的剖面圖。. 【符號說明】 1:半導體基板 2:元件隔離區域 3: p型井 4·· η型井 6:多晶矽膜 7:閘電極 10:側壁 經濟部智慧財產局員工消費合作社印製 11: η +型半導體區域 12: ρ +型半導體區域 13、329、337:介電層 14:引出電極 R:導體膜 16:金屬矽化物層 18:金屬間介電層 本紙張尺度適用中.國國家標準（CNS ) Α4規格（210X297公釐） -12- 483105 A7 _ B7 _ 五、發明説明（以 20、 30、38:連接孔 21、 31、39、P3、P4:插塞 22、 28、32、36、44、49、51、53、55、428、436: 氮化矽膜 23、 29、33、3 7、41、42a、4 5、5 0、5 2、5 4、56: 氧化矽膜 25、 34:配線溝槽 26、 35、40、43:配線 26a、35a:阻障層 26b、35b:銅膜 26c、31b、35c、39b、M3c、M4c:鎢膜 31:銅插塞 31a、39a、40c、40a:氮化鈦膜 33a:光阻膜 ：35:第二層配線 M3:第三層配線 M4:第四層配線 40:鋁配線 4 0 b :鋁膜
42: SOG II 47 :凸塊產層電極 4 8 :凸塊電極 328 、 3 3 6 、 429 、 437: TEOS 膜 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I ^--.---- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 .··*! I 1¾ -13- 483105 A7 B7 五、發明説明（j 【較佳實施例之詳細說明】 以下，根據圖示詳細說明本發明的實施形態。此外， (請先閱讀背面之注意事項再填寫本頁) 在用以說明實施形態的全圖中，對於同一構件附加相同的 符號，省略其反覆的說明。 (實施例一） 圖1到圖_ 11係顯示本發明的實施形態一之半導體積體 電路裝置的製造方法於工程順序的剖面圖。 首先，如圖1(a)所示準備例如由P型單晶矽所構成的半 導體基板1，在半導體基板1的主面形成元件隔離區域2。 對於形成元件隔離區域2，首先蝕刻元件隔離區域的半導 體基板1，在形成深度350nm左右的溝槽後，藉由以約850 °C〜1 00(TC熱氧化半導體基板1，在此溝槽的內壁形成膜厚 10nm左右的薄氧化矽膜（未圖示）。其次，在包含溝槽的內 部之半導體基板1上利用CVD法沉積膜厚450〜5OOnm左右 的氧化矽膜，藉由利用CMP除去溝槽外部的氧化矽膜，平 坦化其表面。 經濟部智慧財產局員工消費合作社印製 其次，對半導體基板.1離子植入p型雜質（例如硼（B))以 及η型雜質（例如磷（P))後，以約950 °C熱處理半導體基板1 ，藉由擴散上述雜質形成P型井3以及η型井4。 然後圖1 (b)所示，利用例如使用氟酸的濕式蝕刻 (Wet etching)洗滌半導體基板1的表面，接著以約800 °C 〜85 0 °C熱氧化半導體基板1，在其表面形成膜厚7nm左右 之淸潔的閘極氧化膜5。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 經濟部智慧財產局員工消費合作社印製 483105 A7 _ B7 ___ 五、發明説明（j 其次，形成例如多晶矽膜6，藉由蝕刻如圖2(a)所示形 成閘電極7此诗，藉由植入η型雜質（例如磷）到p型井3 上的多晶矽6中，而且，藉由植入Ρ型雜質（例如硼）到.η型 井4上的多晶矽6中，可當作視η通道（Channel)型MISFET 的閘電極爲η型，與ρ通道型MISFET的閘電極爲ρ型之所 謂的雙閘極（Dual gate)構造。藉由採用雙閘極構造，可降低 MISFET的起始値（Threshold)(Vth)，可以低電壓驅動MISFET 〇 其次如圖2(b)所示，在ρ型井3上的閛電極7的兩側之 半導體基板1離子植入η型雜質（例如磷（P)或砷（As))，.形成 η型半導體區域8(源極（Source)/汲極（Drain))。而且，在η型 井4上的閘電極7的兩側之半導體基板1離子植入ρ型雜質（ 例如硼），形成Ρ型半導體區域9(源極/汲極）。 接著，形成側壁（Side wall)10於閘電極7的側壁。側壁 10例如在半導體基板1上利用CVD法沉積膜厚50〜lOOnm左 右的當作介電層的氮化矽膜後，藉由非等向地 (A n i s 〇 t r ο p i c a 11 y)餓刻此氮化政膜來形成。此外，介電層以 氧化矽膜來構成也可以。 接著，藉由以閘電極7以及側壁10爲罩幕（Mask)，即 自對準地（Self-aligned)對ρ型并3離子植入η型雜質（磷或砷 )形成η +型>導體區域.11(源極/汲極），藉由對η型井4離子 植入Ρ型雜質(硼），形成Ρ +型半導體區域12(源極/汲極）。到 此爲·止的工程形成具備LDD(輕摻雜的汲極，Lightly Doped Dram)構造的源極/汲極之η通道型MISFETQn以及ρ通道型 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） I---------- (請先閱讀背面之注意事項再填寫本頁) ，1Τ -15- 483105 A7 ___；_ B7 __
五、發明説明（J MISFETQp 。 (請先閲讀背面之注意事項再填寫本頁) 其次如圖3(a)所示，在寬廣的元件隔離區域2上形成電 阻元件。此電阻元件係由元件隔離區域2上的導體膜R、覆 蓋導體膜R的介電層13以及介電層13上的引出電極14所 構成，如以下而形成。例如在半導體基板1的全面沉積雜 質的導入量少的多晶矽等的導體膜，藉由形成此導體膜的 圖案形成導體膜R。對於此導體膜R除了多晶矽膜等的半 導體膜外，可使用鎢等的金屬膜。 接著，在導體膜R上利用CVD法（化學氣相沉積法， Chemical Vapor Deposition)或濺鍍（Sputter)法，沉積由氧化 ΐ夕膜或氮化砂膜等所構成的介電層Π。 再者，藉由蝕刻上述介電層1 3的一部分形成連接孔， 在利用CVD法於包含此連接孔內的介電層13上沉積多晶砂 膜後，藉由用以殘存於連接孔上部來形成圖案，形成引出 電極14。 其次，在半導體基板1的全面形成鈦等的高溶點金屬 膜（未圖示）。如此的膜除了鈦外，也可使用鎢、鈷等的金屬 經濟部智慧財產局員工消費合作社印製 〇 其次如圖3(b)所示，在半導體基板1藉由實施使用 RTA(快速熱回火，Rapid Thermal Anneal)法的熱處理，在高 熔點金屬Λ與閘電極7、引出電極1 4以及半導體基板1的 接觸部形成金屬矽化物（Silicide)層16.。然後，除去未反應 的高熔點金屬膜。藉由形成這些金屬矽化物層1 6，可降低 金屬矽化物層1 6與後述的形成於其上部的插塞2 1等的連接 本紙張尺度適用中，國國家標準（CNS ) A4規格（210 X 297公釐） -16- 經濟部智慧財產局員工消費合作社印製 483105 A7 ^___BL. _—
五、發明説明（U 電阻，而且，可降低閘電極7或n +型半導體區域1 1或者p + 型半導體區域12自身的薄片（Sheet)電阻。 其次如圖4(a)所示，藉由利用CVD法沉積氧化矽膜， 形成金屬間介電層18。此金屬間介電層18使用PSG(磷矽 坡璃，Phosphor Silicate Glass)膜或 S〇G(旋塗式玻璃，Spin Glass)膜也可以。而且，利用CMP平坦化此金屬間介電 層1 8的表面也可以。在本實施形態中，利用CMP平坦化此 金屬間介電層18的表面。 其次如圖4(b)所示，藉由利用蝕刻除去構成n +型半導 體區域11或P +型半導體區域12上以及電阻元件R的金屬 矽化物層1 6上的金屬間介電層1 8，形成連接孔20。 其次如圖5(a)所示，在包含連接孔20內的金屬間介電 層18上，利用CVD法形成氮化鈦膜（未圖示）後，利用CVD 法形成鎢（W)膜（申請專利範圍第3項的第一導電性膜）。接 著，利用CMP除去連接孔20以外的氮化鈦膜（TiN)以及鎢膜 ’形成插塞2 1。此外，前述氮化鈦膜利用濺鍍法來形成也 可以。而且，此氮化鈦膜可當作鈦（Τι)與氮化鈦（TiN)的疊 層膜。 其次如圖5(b)所示，在金屬間介電層18以及插塞21上 形成氮化矽膜22，接著利用CVD法沉積氧化矽膜23。 其次如圖6(a)所示，利用鈾刻除去第一層配線形成預 定區域上的氧化矽膜23，然後藉由蝕刻由於此蝕刻而露出 的氮化矽膜22形成配線溝槽25。因此，氧化矽膜23的蝕 刻係以氮化矽膜22難以被蝕刻、氧化矽膜23容易被蝕刻的 本紙張尺度逍用中.國國家標準（CNS ) A4規格（210 X 297公釐） I----^--.--------IT—-----» (請先閲讀背面之注意事項再填寫本頁) -17- 483105 A7 ____B7 ___ 五、發明説明（j (請先閲讀背面之注意事項再填寫本頁) 條件來進行。接著，以氮化矽膜22容易被蝕刻的條件來進 行蝕刻。如此，氮化矽膜22係當作鈾刻終止層（Etching stopper)來利用，惟以時間等可控制蝕刻量時不形成氮化矽 膜2 2，直接在氧化矽膜1 8上形成氧化矽膜2 3也可以。 經濟部智慧財產局員工消費合作社印製 其次如圖6(b)所示，在包含配線溝槽25內的氧化矽膜 23上，利用濺鍍法或CVD法沉積由氮化鈦所構成的阻障層 26a，接著在阻障層26a上利用濺鍍法形成黏附銅膜26b(申 請專利範圍第1、1 8以及1 9項的導電性膜、申請專利範圍 第2項的第一導電性膜、申請專利範圍第3項的第二導電性 膜）。此時，在標鈀（Target)與晶圓間的距離爲300mm、形 成膜的壓力爲0.21111:0^(0.2x 1.33322x 1 013)以下，形成膜的 初期溫度爲20 °C、最終到達溫度爲300 °C的條件下，在平 坦部形成厚度0.4 // m的銅膜26b。接著，在還原環境中回 火（Anneal)，例如在 15Torr(15xl.33322xl02Pa)、430 °C 的氫 環境中進行兩分鐘的處理。此氫回火處理係還原銅膜表面 的氧化層，且藉由使銅膜流動化，用以提高銅埋入配線溝 槽內的特性來進行。而且，藉由此氫回火處理改善銅膜26b 的膜質，可提高Cu配線26的可靠度。此外，也可利用電解 電鍍法形成黏附銅膜26b。這種情形在利用濺鍍法形成薄 的銅膜後，也可以如此的膜當作籽晶（Seed)膜使電鍍膜成長 。而且，籍由對利用電鍍法所黏附的銅膜實施此氫回火處 理，可改善銅膜26b的膜質，可提高Cu配線26的可靠度。 而且，阻障層26a不僅氮化鈦也能使用鉅（Ta)、氮化钽 (TaN)、鎢（W)或氮化鎢（WN)等的單層膜。而且，在鈦膜上 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） -18- 483105 A7 B7 五、發明説明（4 形成氮化鈦膜，再者，除了形成鈦膜的三層疊層膜 (Ti/TiN/Ti)外，也能使用 Ti/TiN、Ta/TaN/Ta、Ta/TaN 等的 疊層膜。 其次如圖7(a)所示，利用CMP除去配線溝槽25外部的 銅膜26b以及氮化鈦膜26a形成配線26。 接著，在配線26上藉由選擇成長或優先成長鎢，在配 線26(銅膜26b)上形成2〜20nm左右的鎢膜26c(申請專利範 圍的蓋導電性膜）。鎢膜26c例如在0.3Ton(0.3xl.33322x 102Pa)、設定溫度460 °C、六氟化鎢（WF〇流量5scc、氫（Η〇 流量500scc的條件下藉由進行1.5分鐘的處理來形成。 藉由如此的處理，使鎢僅在配線26上選擇性地成長或 與在氧化矽膜1 8上比較，鎢在配線26上優先地成長。 此外，此選擇成長或優先成長均可利用CVD法或電鍍 法來達成，利用CVD法來形成膜時，可用形成膜的壓力 2Toir(2xl.33322xl02Pa)以下、溫度 250 t：、六氟化鎢（WF6) 與氫（HO的流量比WF6/ Hh爲1/50以下的條件來形成膜。 而且除了鎢之外TiN、Ta、TaN、WN或Νι膜等也可 當作配線26上的蓋導電性膜來使用。此處，因鎢的電阻爲 5〜20 β Ω · cm與比TiN的電阻80〜150 // Ω · cm還小，藉 由使用鎢膜以低電阻可謀求良好的接觸。 如此如果依照本發明的實施形態，因在配線26上藉由 選擇成長或優先成長來形成鎢，故配線26的頂面不直接與 氮化砂膜或氧化矽膜等的介電層接觸，因與相同金屬的鎢 膜26c接觸，故可降低電致遷移。這點因如前述可推測在銅 本紙張尺度適用中國國家標準（CNS ) Α4規格（210χ297公釐） (請先聞讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -19- 483105 A7 _____ B7 _ 五、發明説明（j 與阻障膜界面與銅與氮化矽膜界面，擴散的活化能在銅與 阻障膜界面較大（即銅不易擴散）。其結果可提高配線壽命。 而且，即使因埋入銅膜26b於配線溝槽25內時的埋入 不良或因配線26形成時的CMP或之後的熱處理，在配線26 表面產生缺陷、收縮或刮傷（Scratch)等（圖22(a))，由於在 配線26表面形成鎢膜26c，被覆缺陷等的缺陷部，故可進 行缺陷的修復（圖22(b))。此外，圖22(a)係模式地顯示在配 線26上產生缺陷時的圖，圖22(b)爲在（a)所示的配線26上 選擇成長或優先成長前述的鎢膜後的模式圖。 特別是如上述，因膜厚2〜20nm左右的鎢成長可以較低 壓來進行（1 TQrr(lxl.3 3 322xl02Pa)以下）來進行，故配線26 表面的被覆性良好連小的缺陷也能修復。 再者，這些缺陷爲孔洞的原因，因以如此的孔洞爲起 點引起電致遷移，故藉由修復缺陷可降低電致遷移。其結 果可提高配線壽命。 其次，如圖8(a)所示在氧化矽膜23以及配線26(鎢膜 26c)上形成氮化矽膜28，接著利用CVD法沉積氧化矽膜29 〇 接著，利用蝕刻除去配線26的接觸區域上的氧化矽膜 29，然後藉由蝕刻由於此蝕刻而露出的氮化矽膜28，形成 連接孔3(f。因此，氧化矽膜29的蝕刻係以氮化矽膜28難 以被蝕刻、氧化矽膜29容易被蝕刻的條件來進行。接著， 以氮北矽膜.28容易被蝕刻的條件來進行。如此氮化矽膜28 當作蝕刻終止層而被利用，惟以時間等可控制蝕刻量時， 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） —---^------- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -20- 483105 A7 ____ B7 _ 五、發明説明（d (請先閲讀背面之注意事項再填寫本頁) 不形成氮化矽膜28 ’在氧化矽膜23以及配線26上直接形 成氧化矽膜29也可以。此外，不使用氮化矽膜時可降低配 線間電容’可謀求電路動作的高速化。 此處，在連接孔3 0形成時或蝕刻後述的連接孔3 0的底 面時，下層的配線26因其表面被堅固的鎢膜26c覆蓋，故 可防止濺擊-蝕刻時銅的飛散。即未形成鎢膜26c時，如圖 23 (a)所示配線表面被蝕刻，飛散的銅SCu附著於連接孔30 的側壁。相對於此，下層的配線26的表面爲被堅固的鎢膜 2 6c覆蓋的本實施形態的情形如圖23(b)所示，可防止銅的 飛散。因此，在後述的阻障層的下部不形成銅的污染層， 可防止銅污染到氧化矽膜（介電層）。 經濟部智慧財產局員工消費合作社印製 而且，藉由利用選擇成長或優先成長在配線26(銅膜 26b)表面可容易地形成鎢膜26c。而且，如果依照這種選擇 成長或優先成長，可在配線表面形成比較均勻的鎢膜26c。 例如，即使像形成配線寬度不同的複數條配線，不管配線 寬度可形成較均勻的鎢膜。而且，即使在同一配線內，也 能使其端部或中央部中的膜厚較均勻（偏差50%以下）。而且 ，如果依照選擇成長或優先成長，可形成配線26表面的鎢 膜2 6c比配線側壁以及覆蓋底部的阻障層26a(特別是其底部 的膜厚）還薄，在與上層配線之間可獲得良好的接觸特性。 而且_，因可將習知所檢討的配線26表面的氮化矽膜28 當作鎢膜，故可降低或廢止介電常數高、妨礙高速動作的 銅擴散防止用的氮化矽膜28的使用量，可謀求裝置的高速 動作。即與無鎢膜26c的情形比較因可使氮化矽膜28的膜 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 483105 A7 B7 五、發明説明（d 厚變薄，故可謀求裝置的高速動作。 (請先閱讀背面之注意事項再填寫本頁) 而且，即使在後述的插塞3 0正下方產生孔洞覆蓋接觸 區域，如圖24(b)所示鎢膜26c變成電流通路，可謀求接觸 。此外，對於形成習知所檢討的氮化矽膜於配線26表面， 如圖24(a)所示接觸因產生的孔洞而被阻礙。 圖29係顯示銅膜的CMP後：A、鎢膜形成後：B以及氧化 矽膜形成後：C之配線電阻的圖。此外，這種情形在配線上 直接形成氧化矽膜，未使用氮化矽膜。對兩種配線（0.4 # m 寬（〇、·）以及〇·8 // m寬（□、))在配線上形成鎢膜（籲 、.)與未形成的情形（〇、□)中，關於鎢膜形成的前後狀 態測定配線電阻。這種情形的配線電阻係指被形成圖案成 深度0.4 // m、長度1 m m的配線之電阻。如圖2 9所示當形 成鎢膜時（·、)，即使在鎢膜形成後形成氧化矽膜，配線 電阻也幾乎不變化（參：1 4 0 Ω、 : 6 5 Ω )，相對於此，未形 成鎢膜（〇、□)在配線上直接形成氧化矽膜時，配線電阻極 端地上升（〇：140到400 Ω、□ :65到180 Ω )。 經濟部智慧財產局員工消費合作社印製 此點可考慮原因爲在配線與氧化矽的接觸部中配線（銅 膜26b)被氧化。如此，藉由形成鎢膜26c可防止配線26表 面的氧化，可降低配線電阻的上升。 其次，如圖8(b)所示在連接孔30內形成插塞31。在此 插塞3 1形成前爲了獲得良好的接觸特性，蝕刻連接孔30的 底面。 此外，由於此蝕刻或前述連接孔30的開孔時的蝕刻’ 使連接孔30底面的鎢膜26c也被蝕刻。而且’藉由這些倉虫 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 483105 A7 _·_ B7 _ 五、發明説明（2() 刻即使連接孔底面的鎢膜26c消失也無妨，另外再進行連接 孔底面的鎢膜26c之蝕刻也可以。 前述插塞31如以下來形成。首先，在包含連接孔30內 的氧化矽膜29上利用CVD法或濺鍍法形成氮化鈦膜3 1 a後 ，利用CVD法形成鎢膜31b。接著，利用CMP除去連接孔 30外部的氮化鈦膜31a以及鎢膜31b，形成插塞31。此外 ，與配線26 —樣在氮化鈦膜3 1 a上利用濺鍍法或電鍍法形 成銅膜，當作銅插塞3 1較佳。這種情形取代氮化鈦膜3 1 a 使用例如钽、氮化鉅、鎢或氮化鎢等的單層膜，或在鈦膜 上形成氮化鈦膜，然後除了形成鈦膜的三層疊層膜 (Τι/ΤιΝ/Τι)之外，使用 Ti/TiN、Ta/TaN/Ta、Ta/TaN等的疊 層膜也可以。 其次，如圖9所示與配線2 6 —樣形成配線3 5。首先， 在氧化矽膜29以及插塞3 1上形成氮化矽膜32，接著，利 用CVD法沉積氧化矽膜33。 接著’與配線2 5 —樣利用蝕刻除去第二層配線形成預 定區域上的氧化矽膜33，然後藉由蝕刻由於此蝕刻而露出 的氮化矽膜32形成配線溝槽3 4。 其次，在包含配線溝槽34內的氧化矽膜33上利用濺鍍 法或CVD法沉積由氮化鈦所構成的阻障層35a，接著，在 阻障層35a上利用濺鍍法形成銅膜35b。此時的形成膜的條 件與銅膜26b的情形相同。 其次，利用CMP除去配線溝槽34外部的銅膜35b以及 阻障層3 5 a形成配線3 5。 本紙張尺度適用中國國家標準（CNS ) A4規格（2i〇X297公着)一 -- -23- I ^ ^ Φ (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 483105 A7 ____ B7 ___ 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 接著，.在配線35 (銅膜35b)上藉由選擇成長或優先成長 鎢，在配線35上選擇性地或優先地形成鎢膜35c。此時的 形成膜的條件與配線26上的鎢膜26c相同。 其次，如圖10所示在氧化砂.膜3 3以及配線35 (鎢膜 35c)上形成氮化矽膜36，接著利用CVD法沉積氧化矽膜37 〇 其次，與連接孔30 —樣利用蝕刻除去在配線35的接觸 區域上的氧化矽膜37，然後藉由蝕刻由於此蝕刻而露出的 氮化矽膜36形成連接孔38。 其次，與插塞31 —樣在包含連接孔38內的氧化矽膜37 上，利用濺鍍法或CVD法形成氮化鈦膜39a後，利用CVD 法形成鎢膜3.9b。接著，利用CMP除去連接孔38以外的氮 化鈦膜39a以及鎢膜39b，形成插塞39。此外，插塞39當 作銅插塞也可以。 其次，在氧化矽膜37以及插塞39上依次沉積鈦膜或氮 化鈦膜40a、鋁膜40b以及氮化鈦膜40c，藉由形成這些疊 層膜成所希望的形狀，形成延伸到插塞39上的配線40。 經濟部智慧財產局員工消費合作社印製 接著，如圖1 1所示在配線40以及氧化矽膜37上利用 CVD法沉積氧化矽膜41後，在此氧化矽膜41上形成SOG膜 42。藉由形成此SOG膜42可平坦化因配線40所產生的凹 凸。此外，在S.OG膜42上利用CVD法形成TEOS膜等的氧 化矽膜42a也可以。· 然後，利用蝕刻除去配線40的接觸區域上的氧化矽膜 42a、SOG膜42以及氧化矽膜41。接著，在配線40的接觸 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24- 483105 A7 _ B7 五、發明説明（ 區域以及氧化砍膜42a上利用濺鍍法沉積銘膜’藉由形成所 希望的形狀以形成配線43。 (請先閱讀背面之注意事項再填寫本頁) 接著，在配線43上形成氮化矽膜44 ’在氮化矽膜44 上形成氧化矽膜45。這些氮化砂膜44以及氧化矽膜45係 當作進行防止來自外部的水分或雜質的侵入或抑制^線的 穿透之保護（Passivation)膜的功能。 其次，藉由蝕刻除去氧化矽膜45以及氮化矽膜44使配 線43的一部分（接合銲墊（Bonding pad)部）露出。接著，在 露出的配線43上形成由金膜以及鎳膜等的疊層膜所構成的 凸塊（Bump)底層電極47，在凸塊底層電極47上形成由金或 銲錫等所構成的凸塊電極48。此凸塊電極48變成外部連接 用電極。 然後，完成封裝於封裝（Package)基板等的半導體積體 電路裝置，惟省略這些的說明。 此外，在本實施形態中形成配線26當作第一層配線、 經濟部智慧財產局員工消費合作社印製 形成配線35當作第二層配線，在第二層配線上中介插塞39 形成鋁配線40，惟如圖12所示在第二層配線35與鋁配線 40之間形成第三層配線M3以及第四層配線M4也可以。這 種情形第三層配線M3以及第四層配線M4也與第一以及第 二層配線2 6、3 5 —樣地形成，在配線表面形成鎢膜Μ 3 c ' M4c。而且，在第三層配線與第四層配線之間的插塞Ρ3以 及第四層配線與鋁配線40之間的插塞P4與插塞3 1以及39 一樣地形成。此處，49、51、53、55爲氮化矽膜’ 50、 5 2、5 4、5 6爲氧化砂膜。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） -25- 483105 A7 __ B7 _ _ 五、發明説明（2》 (請先閱讀背面之注意事項再填寫本頁) 此外，在本實施形態中雖然在配線26、35等上選擇成 長或優先成長鎢膜26c、3 5c等，惟在插塞31、39等上選 擇成長或優先成長鎢膜也可以。 (實施形態二） 在實施形態一中雖然以與連接配線間的插塞不同的工 程所形成的所謂單道金屬鑲嵌（Single damascene)法來形成 配線，惟也能以雙道金屬鑲嵌（Dual damascene)法來形成。 由圖1 3到圖20係顯示本發明的實施形態二之半導體積體電 路裝置的製造方法於工程順序的剖面圖。此外，由圖1到 使用圖6(a)所說明的插塞21形成爲止的工程因與實施形態 一的情形相同，故省略其說明。 經濟部智慧財產局員工消費合作社印製 在圖6(a)所示的半導體基板1上於p型井3上以及η型 井4上分別形成具備LDD(輕摻雜的汲極，Lightly Doped Dram)構造的源極/汲極之η通道型MISFETQn以及p通道型 MISFETQp，而且，在寬廣的元件隔離區域2上形成由導體 膜R、覆蓋導體膜R的介電層13以及介電層13上的引出電 極14所構成的電阻元件。然後，在這些半導體元件上形成 金屬間介電層1 8，在這種金屬間介電層1 8中形成到達 MISFET的源極/汲極區域上以及電阻元件上的插塞21。 準備這種半導體基板1，如圖i 3 (a)所示在金屬間介電· 層18以及插塞21上形成氮化矽膜22，接著利用CVD法沉 積氧化矽膜D 〇 其次，如圖1 3 (b)所示利用蝕刻除去第一配線形成預定 本紙張又度適用中國國家標準（CNS ) A4規格（210X297公釐） -26- 483105 經濟部智慧財產局員工消費合作社印製 A7 __ B7 _五、發明説明（ 區域上的氧化矽膜23，然後，藉由蝕刻由於此触刻而露出 的氮化矽膜22形成配線溝槽25。因此，氧化矽膜23的蝕 刻係以氮化矽膜22難以被蝕刻、氧化矽膜23容易被蝕刻的 條件來進行。接著，以氮化矽膜.22容易被蝕刻的條件來進 行蝕刻。如此，氮化矽膜22係當作蝕刻終止層來利用，惟 以時間等可控制蝕刻量時不形成氮化矽膜22，在氧化矽膜 1 8上直接形成氧化矽膜23也可以。 其次如圖14(a)所示，在包含配線溝槽25內的氧化矽膜 22上，利用濺鍍法或CVD法沉積由氮化鈦所構成的阻障層 26a，接著在阻障層26a上利用濺鍍法形成銅膜26b。此時 ，在標鈀與晶圓間的距離爲300mm、形成膜的壓力爲 0.21^〇^(0.2\1.333221101&)以下，形成膜的初期溫度爲20 °C、最終到達溫度爲300 °C的條件下，在平坦部形成厚度 0.4 // m的銅膜26b。接著，在還原環境中回火，例如在 15Torr( 1 5 x 1.3 3 3 22x 1 02Pa)、430 °C的氫環境中進行兩分鐘的 處理。此氫處理係還原銅膜表面的氧化層，且藉由使銅膜 流動化，用以提高銅對配線溝槽內的埋入特性來進行。而 且，藉由此氫處理可改善銅膜26b的膜質，可提高Cu配線 2 6的可靠度。 此外，也可利用電解電鍍法形成銅膜26b。這種情形 在利用濺鍍法形成薄的銅膜後，也可以如此的膜當作籽晶 膜使電鍍膜成長。即在標鈀與晶圓間的距離爲300mm、形 成膜的壓力爲0.2mTorr(0.2xl.33322x 1 013)以下，形成膜的 初期溫度爲1 0 °C、最終到達溫度爲50 °C的條件下，在平坦 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） (請先閲讀背面之注意事項再填寫本頁) -27- 483105 經濟部智慧財產局員工消費合作社印製 A7 _ B7 _五、發明説明（ 部形成厚度200nm的銅膜。接著，將半導體基板1浸漬到以 硫酸以及硫酸銅爲根基（Base)的電鍍液，藉由對半導體基板 1施加負的電位來進行電解電鍍，在平坦部中形成膜厚 6〇0nm的銅膜。圖14(a)中係顯示利用此電解電鍍法所形成 的銅膜26b的狀態。而且，利用CVD法形成前述籽晶膜也 可以。此銅膜26b與前述一樣被施以氫處理。藉由此氫處 理，可改善銅膜26b的膜質，可提高Cu配線26的可靠度。 而且，阻障層26a不僅是氮化鈦也能使用鉅、氮化钽、 鎢或氮化鎢等的單層膜。.而且，在鈦膜上形成氮化鈦膜， 再者，除了形成鈦膜的三層疊層膜（Ti/TiN/Ti)外，也能使用 Ti/TiN、Ta/TaN/Ta、Ta/TaN 等的疊層膜。 其次如圖14(b)所示，利用CMP除去配線溝槽25外部 的銅膜26b以及阻障層26a形成配線26。 接著如圖15(a)所示，在配線26(銅膜26b)上藉由選擇 成長或優先成長鎢，在配線26上形成2〜20nm左右的鎢膜 26c。鎢膜 26c 例如在 0.3Torr(0.3xl.33322xl02Pa)、設定溫 度460 °C、六氟化鎢（WF6)流量5scc、氫（H2)流量500scc的 條件下藉由進行1.5分鐘的處理來形成。 藉由如此的處理，使鎢僅在配線26上選擇性地成長或 與在氧化矽膜1 8上比較，鎢在配線26上優先地成長。 而且除了鎢之外，TiN、Ta、TaN、WN或此外除了 鎢之外，TiN、Ta、TaN、WN或Νι膜等也可當作配線26 上的蓋導電性膜來使用。此處，因鎢的電阻爲5〜2 0 // Ω · cm與比TiN的電阻80〜150 // Ω · cm還小，故藉由使用鎢 (請先閲讀背面之注意事項再填寫本頁) 衣· 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -28- 483105 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（ 膜以低電阻可謀求良好的接觸。 如此如果依照本實施形態，因在配線26上藉由選擇成 長或優先成長來形成鎢，故配線26的頂面不直接與氮化矽 膜或氧化矽膜等的介電層接觸，因與相同金屬的鎢膜26c接 觸，故可降低電致遷移。這點因如前述可推測在銅與阻障 膜界面與銅與氮化矽膜界面，擴散的活化能在銅與阻障膜 界面較大（即銅不易擴散）。其結果可提高配線壽命。 而且，因配線26的側面以及底面被阻障層26a、其頂 面被鎢膜26c覆蓋，配線26的周圍全被硬.金屬覆蓋，故也 能防止因應力遷移所造成的配線缺陷等。其結果可提高配 線壽命。 而且，即使因埋入銅膜26b於配線溝槽25內時的埋入 不良或因配線26形成時的CMP或之後的熱處理，在配線26 表面產生缺陷、收縮或刮傷等（圖22(a))，由於在配線26表 面形成鎢膜26c，被覆缺陷等的缺陷部’故可進彳了缺陷的修 復（圖 2 2 (b))。 特別是如上述，因膜厚2~20nm左右的鎢成長可以較低 壓（1 Torr(lxl.33322xl02Pa)以下）來進行，故配線26表面的 被覆性良好連小的缺陷也能修復。 再者，這些缺陷爲孔洞的原因’因以如此的孔洞爲起 點引起電致遷移，故藉由修復缺陷可降低電致遷移。其結 果可提高配線壽命。_ 其次，如圖1 5 (b)所示在氧化砍膜2 3以及配線2 6上利 用CVD法依次沉積氮化矽膜28、氧化矽膜29、氮化矽膜 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 483105 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（2$ 32以及氧化矽膜33。此處，氮化矽膜32係當作形成配線溝 槽34時的蝕刻終止層，而且，氮化矽膜28係當作形成用以 謀求與下層配線26之連接的連接孔30時的蝕刻終止層之功 能。 接著，如圖16(a)所示利用蝕刻除去配線26的接觸區域 上的氧化矽膜33、氮化矽膜32以及氧化矽膜29，然後藉 由蝕刻由於此蝕刻而露出的氮化矽膜2 8，形成連接孔3 0。 其次，如圖16(b)所示在包含連接孔30內的氧化矽膜 33上形成反射防止膜或光阻膜33a，以反射防止膜或光阻 膜3 3a埋入連接孔內。然後，如圖17(a)所示以開口第二層 配線形成預定區域之光阻膜（未圖示）爲罩幕，蝕刻反射防止 膜或光阻膜33a、氧化矽膜33。接著，藉由鈾刻由於此蝕 刻而露出的氮化矽膜32，形成配線溝槽34。此時在連接孔 30內殘存反射防止膜或光阻膜33a。其次，除去殘存於連 接孔內的反射防止膜或光阻膜33a與上述光阻膜。 藉由以上的工程如圖17(b)所示，形成用以連接第二層 配線用的配線溝槽34與第二層配線與第一層配線的連接孔 30。 此外，在藉由以開口第二層配線形成預定區域之光阻 膜爲罩幕，蝕刻氧化矽膜33以及氮化矽膜32形成配線溝槽 34後，以反射防止膜等埋入配線溝槽34內，藉由以開口第 一層配線上的接觸區域之光阻膜爲罩幕，蝕刻反射防止膜 、氧化矽膜29以及氮化矽膜.28形成連接孔30也可以。 而且，當作時刻終止層而使用的氮化矽膜32、28爲以 本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -30- 483105 A7 _________ B7 _ 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 時間等可控制飩刻量時可省略。即在氧化矽膜23以及配線 26上形成具有配合氧化矽膜29以及33的膜厚之膜厚的氧化 矽膜，以開口第二層配線形成預定區域之光阻膜爲罩幕， 蝕刻氧化矽膜一定時間形成配線溝槽34後，以開口第一層 配線上的接觸區域之光阻膜爲罩幕，形成連接孔30也可以 。即使是這種情形在形成連接孔30後才形成配線溝槽34也 可以。 此外，在鎢膜26c以及氧化矽膜23(稱爲A膜種）上形成 氧化矽膜29(稱爲B膜種)後，於其上以A膜種或者以分別 與氧化矽膜29、23不同的C膜種形成氧化矽膜33，在氧 化矽膜33 (A或C膜種）的蝕刻中以其下層的氧化矽膜29(B 膜種）難以被蝕刻、氧化矽膜33(A或C膜種）容易被蝕刻的 條件來進行。其次，在氧化矽膜29(B膜種）的触刻中，以其 下層的鎢膜26c難以被鈾刻、氧化矽膜29(B膜種）容易被蝕 刻的條件來進行。 經濟部智慧財產局員工消費合作社印製 這些A、B以及C膜種不限於氧化矽膜，若爲介電層 即可。這些膜的例子可舉出CVD氧化矽膜、有機系或無機 系的塗佈膜、除了 PIQ膜之外SiOF膜或多孔矽土膜、有機 介電層等。 接著，爲了獲得良好的接觸特性，蝕刻連接孔30的底 面。 其次，如圖1 8(a).所示在包含配線溝槽34以及連接孔30 內的氧化矽膜32上利用濺鍍法或CVD法沉積由氮化鈦所構 成的阻障層3 5 a ’接著’在阻障層3 5 a上利用電解電鍍法與 -31 - 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇><297公釐） 483105 A7 B7 五、發明説明（ 銅膜26b —樣.形成銅膜35b(申請專利範圍第1、4、5、18 以及1 9項所述之導電性膜、申請專利範圍第2以及20項所 述之第一導電性膜）。而且，也能利用濺鍍法形成銅膜35b 。而且，阻障層不僅是氮化鈦，也能如實施形態一所說明 的以鉅等的單層膜或Ti/TiN/Ti膜等的疊層膜。 其次，如圖18(b)所示利用CMP除去配線溝槽34以及 連接孔30外部的銅膜35b以及阻障層35a，形成配線35以 及配線35與配線26的連接部。 如此，若藉由雙道金屬鑲嵌法同時埋入銅膜35b於配 線溝槽35以及連接孔30內的話，因第二層配線與第一層配 線之連接變成銅膜35b-氮化鈦膜35a-鎢35c-銅膜26b，故與 實施形態一比較可獲得良好的接觸特性。 其次，如圖19所示藉由在配線35 (銅膜3 5b)上選擇成 長或優先成長鎢，形成2到20nm左右的鎢膜35c(申請專利 範圍之蓋導電性膜）。鎢膜35c例如在 0.3T〇H(0.3xl.3 3 322xl02Pa)、設定溫度 460 °C、WF6 流量 5scc、H2流量500scc的條件下’藉由進行1.5分鐘的處理 來形成。 藉由如.此的處理，使鎢僅在配線35(銅膜35b)上選擇性 地成長或鎢在配線35上比氧化矽膜34上還優先地成長。 此處，在連接孔3 0形成時或餓刻連接孔3 0的底面時’ 可防止濺擊蝕刻時銅的飛散係與同時參照圖2 3說明的實施 形態——樣。 而且，藉由利用選擇成長或優先成長’在配線35表面 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 丨 ^---·--衣-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -32- 483105 A7 B7 五、發明説明（3(ί (請先閱讀背面之注意事項再填寫本頁) 可容易地形成鎢膜，可在配線表面形成較均勻的鎢膜也如 實施形態一所說明的。而且，如果依照選擇成長或優先成 •.長 > 可薄薄地形成配線表面的鎢膜 > 可獲得良好的接觸特 性；因可將介電常數高、妨礙高速動作的銅膜表面之氮化 矽膜當作鎢膜，故可謀求裝置的高速動作；在後述的插塞 附近產生孔洞，即使覆蓋接觸區域，鎢膜變成電流通路可 謀求接觸（參照圖24)，這三點也如實施形態一所說明的。 再者，在實施形態一中如同時參照圖29所說明的，藉 由形成鎢膜35c，可防止_配線35表面的氧.化，可降低配線 電阻的上升。 而且除了鎢之外也能考慮形成TiN、Ta、TaN、WN 或W等於銅配線上，惟若.鎢的電阻爲5〜20 // Ω · cm的話 ，因比例如TiN的電阻80〜150 // Ω · cm還小，故藉由使用 鎢膜可謀求良好的接觸。 經濟部智慧財產局員工消費合作社印製 其次，如圖20所示在氧化矽膜3 3以及配線3 5上利用 CVD法依次形成氮化矽膜36以及氧化矽膜37後，形成插塞 39 ’然後形成配線40，惟因這些形成工程與實施形態一的 情形一樣，故省略其詳細的說明。而且，在配線40上中介 氧化矽膜.4 1等所形成的配線43以及在配線43上中介氮化 矽膜44以及氧化矽膜45所形成的凸塊底層電極47以及凸 塊電極4 8也因以和實施形態--樣的工程來形成，故省略 其詳細的說明。 而且’在凸塊電極48形成後完成安裝於封裝基板等的 半導體積體電路裝置，其說明省略。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -33- 483105 A7 B7 五、發明説明（3) (請先閲讀背面之注意事項再填寫本頁) 此外，在本實施形態中形成第一層配線26、第二層配 線35，在第二層配線35上中介插塞39形成鋁配線40 ’惟 與實施形態一的情形一樣，在第二層配線與鋁配線4〇之間 形成第三層配線M3以及第四層配線M4也可以（圖21)。這 .種情形第三層配線以及第四層配線也與第一以及第二層配 線一樣，利用雙道金屬鑲嵌法來形成。即在形成配線溝槽 與連接孔後，藉由同時埋入於這些配線溝槽與連接孔來形 成配線。再者，於此配線表.面形成鎢膜（3Me、4Me)。 (實施形態三） 實施形態一以及實施形態二在形成鎢膜26c、35c後（ 在實施形態一中參照圖7(b)、在實施形態二中參照圖19)， 經濟部智慧財產局員工消費合作社印製 、 於鎢膜26c、35c上形成氮化矽膜28、36以及氧化矽膜29 、37，惟如圖25 (a)以及（b)所示，在鎢膜26c、35c上以四 乙氧基矽烷（Tetraethoxy silane)爲原料氣體薄薄地形成利用 CVD法所沉積的氧化矽膜（以下稱爲TE0S膜）328、33 6，在 其上部形成介電常數比TE0S膜還低的介電層（介電常數爲4 以下）329、3 3 7也可以。此外，取代TE0S膜32 8、336以 碳化砂SiC膜、SiCO膜等的含碳的较系介電層也可以。含 碳的矽系介電層SiC、SiCO其介電常數低到ε与4〜6，且 與氮化矽膜SiN —樣，當作Cu的擴散防止（阻障）層而作用 〇 如此，若在鎢膜26c、35c上形成TE0S膜328、336的 話，藉由細緻的TE0S膜可保護配線26、35，若形成介電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -34- 483105 A7 B7 五、發明説明（3么 常數低的介電層329、3 37的話，可謀求半導體積體電路裝 置的動作之高速化。而且，藉由在鎢膜26c、35c上’形成 SiC膜或SiCO膜等的含碳的矽系介電層3 2 8、3 3 6，因介電 常數（ε与4〜6)比氮化矽膜低且與氮化矽膜一樣當作Cu的 .擴散阻障層而動作，故可謀求半導體積體電路裝置的高速 化、高可靠度。 此外，到鎢膜26c、35c形成爲止的工程因與實施形態 一或實施形態二所說明的情.形一樣，故省略其說明。 此外，前述介電層329、3 3 7的形成後之工程因與實施 形態一以及實施形態二中的氧化矽膜29、37的形成後之工 程一樣，故省略其說明。 (實施形態四） 實施形態一〜實施形態三在鎢膜26c、35c形成後（在實 施形態一中參照圖7(b)、在實施形態二中參照圖19)，於鎢 膜2 6c、35c上形成氮化矽膜28、36以及氧化矽膜29、37 ，惟如圖2 6 (a)以及（b)所示，在鎢膜2 6 c、3 5 c上形成氮化 矽膜、PSG膜或含碳的矽系介電層、碳化矽SiC膜、SlC〇 膜等的具有防止銅的擴散之能力的介電層428、436，在其 上部形成由介電常數比此介電層4 2 8、4 3 6還低的低介電材 料所構成的介電層429、437也可以。由此低介電材料所構 成的介電層429、437.可舉出例如介電常數爲4以下的介電 層’可舉出TE0S膜、SiOF膜、有機系塗佈膜以及多孔石夕 土膜等。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閎讀背面之注意事項再填寫本頁} 、τ 經濟部智慧財產局員工消費合作社印製 483105 A7 B7 五、發明説明（33) 如此，若在鎢膜26c、3 5c上形成氮化矽膜等42 8、 4 36的話，即使在鎢膜26c、35c的膜厚不充分的部分中， 藉由氮化矽膜等428、436也能防止銅擴散到氮化矽膜428 、43 6以及TE〇S膜429、437。而且，因TEOS膜429、 437其介電常數爲4以下是較低的介電，故可降低介電層全 體的介電常數，可謀求半導體積體電路裝置的動作之高速 化。而且，藉由使用含碳C的矽系介電層之碳化矽SiC膜、 SiCO膜428、436，可降低介電層全體的介電常數並且也 因可謀求當作Cu的擴散阻障層而作用，故可謀求半導體積 體電路裝置的動作之高速化、提高可靠度。 此外，到鎢膜26c、35c形成爲止的工程因與實施形態 一或實施形態二所說明的情形一樣，故省略其說明。 而且，在由低介電材料所構成的介電層429、437的形 成後之工程，因與實施形態一以及實施形態二中的氧化矽 膜29、37的形成後之工程一樣，故省略其說明。 (實施形態五） 實施形態一〜實施形態四雖然在銅膜26b、35b等的 CMP後，在配線26、35的表面選擇成長或優先成長鎢膜 26c、35c，惟在鎢膜26c、35c形成前進行如以下的前處 理也可以。 在銅膜26b、35b.的CMP後（在實施形態一中參照圖 7(a)、在實施形態二中參照圖18(b))，於以像除去異物、污 染金屬的包含氫氟酸（HF)、檸檬酸（Citric acid)、草酸 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I---^---Ί---0^-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -36- 483105 A7 B7 五、發明説明（34) (請先閲讀背面之注意事項再填寫本頁) (Oxalic acid)、過氧化氫（H2〇2)、鹽酸（HC1)、硫酸（H2S〇4)、 氨（NEh)、氨基乙醇（Amino ethanol)之至少一種以上的溶液 等的洗滌液來洗滌後，在配線26、35上選擇成長或優先成 長鎢膜26c、35c。 如此，在配線26、35上選擇成長或優先成長鎢膜26c 、35c前，若以包含.氫氟酸（HF)的溶液來洗滌基板表面的話 ，因氧化矽膜上的金屬污染被蝕刻（圖27(b))，故選擇性或 優先性良好，可在配線26、35上形成鎢膜（圖27(c))。相對 於此，在銅膜26b、3 5b等的CMP後，於氧化矽膜23、33 上污染金屬不存在時，如圖27 (a)所示也在污染金屬上成長 鎢膜。 圖28(a)係顯示進行以氫氟酸（HF)溶液之洗滌時（處理時 間20秒：B，處理時間60秒：C)與未進行以氫氟酸（HF)溶液 之洗滌時：A之配線短路（Short)良率之圖。 經濟部智慧財產局員工消費合作社印製 如圖28(a)所示，相對於未進行以氫氟酸（HF)溶液之洗 滌時：A其良率約30%左右，進行以氫氟酸（HF)溶液之洗滌 時，處理時間20秒：B、60秒：C之雙方其良率均爲100%。 如此，可大大地提高配線短路良率等的良率。 此外，本實施形態中的前處理也能適用於實施形態一〜 四所說明的半導體積體電路裝置的製造時。 而且，本實施形態中的前處理即使在Cu配線26、35 上未配設當作阻障膜的鎢膜26c、3 5c，因除去異物或污染 金屬，故可提高配線短路良率等的良率。即如圖7(a)所示 在銅膜26b、35b的CMP後，以像本實施形態中的除去異物 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐） -37- 483105 A7 B7 五、發明説明（35) 、污染金屬之包含HF、HC1、H2〇2、檸檬酸、草酸、氨、 氨基乙醇之中的至少一種以上的溶液之洗滌液來洗滌，然 後，如圖8(a)所示形成氮化矽膜28。據此，異物、污染金 屬被除去，可提高配線短路良率等的良率。在選擇成長鎢 膜26c、3 5c前與後，藉由以前述洗滌液來洗滌處理，可更 提高配線短路良率等的良率。 (實施形態六） 此外，實施形態一以.及實施形態二雖然在銅膜26b、 35b等的CMP後，在配線26、35的表面選擇成長或優先成 長鎢膜2 6 c、3 5 c，惟在鎢膜2 6 c、3 5 c形成前進行如以下 的前處理也可以。 在銅膜26b、35b的CMP後（在實施形態一中參照圖 7(a)、在實施形態二中參照圖18(b))，對基板表面在例如 430 °C、10T〇rr(10xl.3 3 322xl02Pa)的條件下，進行一分鐘的 (氫回火）處理。此外，此氫處理可與鎢膜26c、35c的形成 在相同的裝置內來進行。 如此，若在配線26、35上選擇成長或優先成長鎢膜 2 6c、3 5c前，對基板表面進行氫處理的話，配線上的氧化 物被還原，而且，基板表面的吸附氣體、水分以及有機物 被除去。而且，藉由氫被吸附、吸留於配線表面於之後的 鎢膜26c、35c形成時.，鎢變成容易地選擇成長或優先成長 〇 因此，可形成可靠度高的鎢膜，而且，可提高鎢膜與 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I ^ .---- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -38- 483105 A7 B7 五、發明説明（36) 銅膜26b、35b的緊密性。 圖28(b)係顯示進行氫處理時（處理時間60秒：B、處理 時間300秒：C)，以及未進行氫處理時：A之配線短路良率’ 而且，圖28(c)係顯示配線電阻良率的圖。此外，鎢膜的成 長條件爲設定溫度460 °C、WFdjfi量7scc、氫流量500scc 、壓力 〇.45Torr(0.45xl.3 3 3 22xl02Pa)、處理時間 120 秒。而 且，不進行實施形態五以及後述的實施形態七所說明的洗 滌處理。 如圖28(b)所示，相對於未進行氫處理時：A其配線短路 良率大約爲0%，進行氫處理時處理時間60秒：B、300秒：C 的雙方其良率均爲100%。而且，如圖28(c)所示相對於未進 行氫處理時：A其配線電阻良率大約爲30%，進行氫處理時 處理時間60秒：B、300秒：C的雙方其良率均爲100%。如此 ，可提高配線電阻良率等的良率。而且，如圖6(b)所示藉 由進行在黏附銅膜後所進行的氫（回火）處理與CMP銅膜後 的氫處理，可更提高Cu配線26的可靠度。而且，即使未配 設鎢膜26c、35c，藉由進行在黏附銅膜後所進行的氫（回 火）處理與CMP銅膜後所進行的氫處理，可更提高Cu配線 26的可靠度。 此外，若在鎢膜26c、35c形成後也進行同樣的還原處 理，例如在360 °C的氨（NH3)電漿處理的話，包含鎢膜26c 、35c上的基板表面之吸附氣體、水分以及有機物被除去， 可形成可靠度高的鎢膜。而且，可提高形成於鎢膜26c、 3 5c上的氮化矽膜等的介電層之緊貼性。此外，此還原處理 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） —---M.--·---- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 483105 A7 B7 五、發明説明（37) 可在與前述介電層的形成相同的裝置內來進行。 此外，本實施形態中的前處理於實施形態3〜5所說明 的半導體積體電路裝置的製造時也能適用。 此外，相對於實施形態1〜4所說明的半導體積體電路 裝置，藉由倂用實施形態5所說明的洗滌處理與本實施形 態的還原處理，可更提高良率' 配線的可靠度。即藉由進 行在銅膜黏附後的氫（回火）處理與在CMP銅膜後實施形態5 所說明的洗滌處理，然後進行氫（回火）處理，可更提高Cu 配線的可靠度。 . (實施形態七） 此外，在配線表面選擇成長或優先成長鎢膜26c、35c 後，進行如以下的後處理也可以。 在配線26、35表面選擇成長或優先成長鎢膜26c、 3 5c後（在實施形態一中參照圖7(b)、在實施形態二中參照 圖19(a))，以像除去污染金屬的包含氫氟酸（HF)或過氧化氫 (H2〇2)、檸檬酸等至少一種以上的溶液來洗滌基板表面（鎢 膜2 6c、35c以及氧化矽膜23、33表面等）。 如此，若在選擇成長或優先成長鎢膜26c、35c後，以 氫氟酸（HF)溶液等洗滌基板表面的話，如圖27(a)所示在氧 化矽膜上成長鎢膜（發生選擇性的破壞），或如實施形態5中 所說明的，即使在氧化矽膜上的污染金屬上成長鎢膜，這 些不必要的鎢膜以及污染金屬被蝕刻，可形成可靠度高的 鶴S旲。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 'τ 經濟部智慧財產局員工消費合作社印製 -40 483105 A7 B7 五、發明説明（3δ) (請先閱讀背面之注意事項再填寫本頁) 此外，當除去不需要的鎢膜時使用CMP也可以。相對 於形成於配線上的鎢膜爲相對地厚的連續膜，因介電層上 的鎢膜爲不連續且薄，故可僅除去介電層上的鎢膜。 而且…本實施形態中的後處理於實施形態1〜6所說明 的半導體積體電路裝置的製造時也能適用。 此外，相對於實施形態1〜4所說明的半導體積體電路 裝置，藉由倂用實施形態5或實施形態6所說明的前處理與 本實施形態的後處理，可更提高配線的良率、可靠度。 此外，相對於實施形.態1〜4所說明的半導體積體電路 裝置，藉由倂用實施形態5所說明的洗滌處理以及實施形 態6所說明的還原處理與本實施形態的後處理，可更提高 配線的良率、可靠度。 以上根據實施形態具體地說明了由發明者所創作的本 發明，惟本發明並非限定於前述實施形態，在不脫離其要 旨的範圍內當然可進行種種的變更。 經濟部智慧財產局員工消費合作社印製 特別是在前述的實施形態中，雖然適用本發明於形成 於MISFET以及電阻元件上的配線，惟本發明仍可廣泛地適 用於使用多層配線的半導體積體電路裝置。 而且，在前述的實施形態中雖然以銅配線（銅膜2 6 b) ’ 惟以銅、銀、鋁或以這些金屬爲主成分的合金所構成的配 線也可以。而且，銅合金包含Mg含有量5 %以下的合金或 A1含有量3%以下的合金。 而且，在前述的實施形態中雖然於阻障層2 6 a、3 5 a等 上形成銅膜26b、35b等，惟如圖30所示’也可進行：（a)、 本纸張尺度適用中國國家標準（CNS ) A4規格（ 210X 297公釐） ~ 483105 A7 ___ B7 五、發明説明（39) 僅令鎢膜826a、83 5 a殘存於配線溝槽底部、（b)、更於阻障 層35a上形成鎢膜8 3 5 d或（c)、更於（a)所示的鎢膜826a、 (請先閲讀背面之注意事項再填寫本頁) 8 3 5 a上形成阻障層2 6 a、3 5 a等種種的變更、組合。 若簡單地說明藉由本案中所揭示的發明中代表的發明 所獲得的功效的話，如以下所示。 如果依照本發明的半導體積體電路裝置的製造方法， 因在配線上選擇成長或優先成長蓋導電性膜，故可謀求半 導體積體電路裝置的高速化。 而且，可抑制電致遷.移或應力遷移的發生，可增長配 線壽命。 再者，當進行形成於配線上的連接孔底部的蝕刻時， 可防止底層的配線直接被濺鍍，可謀求絕緣耐壓的提高或 遺漏電流的降低。 而且，即使此連接孔相對於配線偏移，仍可維持接觸 、可降低接觸不良。 而且，可防止配線表面的氧化，可降低配線電阻的上 升。 經濟部智慧財產局員工消費合作社印製 再者，若在該蓋導電性膜形成前，以包含氫氟酸（HF) 的溶液來洗滌基板表面的話，或對基板表面進行氫處理等 的前處理的話，可形成可靠度高的蓋導電性膜。而且’若 在該蓋導電性膜形成後，以包含氫氟酸（HF)或過氧化氫 (H2〇2)的溶液來洗滌基.板表面的話，可形成可靠度高的蓋導 電性膜。 而且，如果依照本發明的半導體積體電路裝置，因在 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -42- 483105 A7 B7 五、發明説明（ 配線上形成蓋導電性膜’故可謀求半導體積體電路裝置的 高速化。 而且，可抑制電致遷移或應力遷移的發生’可增長配 線壽命。 再者，當進行形成於配線上的連接孔底部的蝕刻時， 可防止底層的配線直接被濺鍍，可謀求絕緣耐壓的提高或 遺漏電流的降低。 而且，即使此連接孔相對於配線偏移，仍可維持接觸 、可降低接觸不良。 · 而且，可防止配線表面的氧化，可降低配線電阻的上 升。 I---「--·----- (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -43- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. 483105 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1、 一種半導體積體電路裝置的製造方法，其特徵包 含： (a) 、在形成於半導體基板上的第一介電層中形成配線 溝槽之工程； (b) 、在包含該配線溝槽內的該第一介電層上依次形成 阻障層以及導電性膜後，藉由除去該配線溝槽外部的該阻 障層以及導電性膜，形成配線之工程； (c) 、藉由在該配線上選擇成長或優先成長蓋導電性膜 ，在該配線上形成蓋導電.性膜之工程；以及 (d) 、在該蓋導電性膜以及該第一介電層上形成第二介 電層之工程。 2、 一種半導體積體電路裝置的製造方法，其特徵包 含： (a )、在形成於半導體基板上的第一介電層中形成配線 溝槽之工程；. (b)、藉由在該配線溝槽內依次形成阻障層以及第一導 電性膜，形成配線之工程； (c )、藉由在該配線上選擇成長或優先成長蓋導電性膜 ，在該配線上形成蓋導電性膜之工程；以及 (d) 、在該蓋導電性膜以及該第一介電層上形成第二介 電層之工程； (e) 、部分地除去該配線上的該第二介電層，形成露出 該蓋導電性膜的開孔之工程；以及 (f) 、在該開孔內形成第二導電性膜之工程。 (請先閲讀背面之注意事項再填寫本頁) 丨條· 、1T 線_ 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） -44 - 483105 A8 B8 C8 D8 六、申請專利範圍 3、 一種半導體積體電路裝置的製造方法，其特徵包 含： (a) 、在半導體基板上形成第一配線之工程； (b) 、在該第一配線上形成第一介電層之工程； (c) 、藉由除去該第一配線的接觸區域上的該第一介電 層，形成連接孔之工程； (d) 、在包含該連接孔內之第一介電層上形成第一導電 性膜之工程； (e) 、藉由除去該連_孔外部的第一導電性膜，形成插 塞之工程； (〇、在該第一介電層以及該插塞上形成第二介電層之 工程； (g) 、藉由除去第二配線形成預定區域的該第二介電層 ，形成配線溝槽之工程； (h) 、在包含該配線溝槽內的該第二介電層上依次形成 阻障層以及第二導電性膜之工程； (〇、藉由除去該配線溝槽外部的該阻障層以及第二導 電性膜，形成第二配線之工程； (j) 、藉由在該第二配線膜上選擇成長或優先成長蓋導 電性膜，在該第二配線上形成蓋導電性膜之工程；以及 (k) 、在該蓋導電性膜以及該第'二介電層上形成第三介 電層之工程。 4、 一種半導體積體電路裝置的製造方法，其特徵包 含： 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 -45- 483105 A8 B8 C8 D8 六、申請專利範圍 (a) 、在半導體基板上形成第一配線之工程； (b) 、在該第一配線上依次形成第一介電層以及第二介 電層之工程； (c) 、藉由除去該第一配線的接觸區域上的該第一以及 第二介電層，.形成連接孔之工程； (d )、藉由除去第二配線形成預定區域的該第二介電層 ，形成配線溝槽之工程； (e)、在包含該連接孔以及配線溝槽內的該第二介電層 上依次形成阻障層以及導電性膜之工程； (〇、藉由除去該連接孔以及配線溝槽外部的該阻障層 以及導電性fl吴’形成第一配線以及該第一配線與第二配線 的連接部之工程， (g) 、藉由在該第二配線膜上選擇成長或優先成長蓋導 電性膜，在該第二配線上形成蓋導電性膜之工程；以及 (h) 、在該蓋導電性膜以及該第二介電層上形成第三介 電層之工程。 5、一種半導體積體電路裝置的製造方法，其特徵包 含：_ (a) 、在半導體基板上形成第一配線之工程； (b) 、在該第一配線上依次形成第一介電層以及第二介 電層之工程； 、 (c) 、藉由除去第二配線形成預定區域的該第二介電層 ，形成配線.溝槽之工程； (d) 、藉由除去該第一配線的接觸區域上的第一介電層 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 丨»· 、1T 經濟部智慧財產局員工消費合作社印製 -46- 483105 A8 B8 C8 D8 六、申請專利範圍 ，形成連接孔之工程； (請先閲讀背面之注意事項再填寫本頁) (e) 、在包含該連接孔以及配線溝槽內的該第二介電層 上依次形成阻障層以及導電性膜之工程； (f) 、藉由除去該連接孔以及配線溝槽外部的該阻障層 以及導電性膜，.形成第二配線以及該第一配線與第二配線 的連接部之工程； (g) 、藉由在該第二配線膜上選擇成長或優先成長蓋導 電性膜’在該第二配線上形成蓋導電性膜之工程；以及 (h) 、在該蓋導電性皞以及該第二介電層上形成第三介 電層之工程。 6、 如申請專利範圍第1、4或5項中任一項所述之半 導體積體電路裝置的製造方法，其中 該半導體積體電路裝置的製造方法更包含： 藉由部分地除去該申請專利範圍第1項所述之第二介 電層、申請專利範圍第4項所述之第三介電層或申請專利 範圍第5項所述之第三介電層，形成露出該蓋導電性膜的 開孔之工程； 經濟部智慧財產局員工消費合t社印製 藉由埋入導電材料於該開孔內形成插塞之工程；以及 在該申請專利範圍第1項所述之第二介電層、申請專 利範圍第4項所述之第三介電層或申請專利範圍第5項所述 之第三介電層上，形成延伸到該插塞上爲止的上層配線之 工程。 . 7、 如申請專利範圍第1項至第5項中任一項所述之半 導體積體電路裝置的製造方法，其中該申請專利範圍第1 本^張尺度適用中國國家標準（〇奶）八4規格（210\297公釐）— -- -47- 經濟部智慧財產局員工消費合I社印製 483105 A8 B8 C8 D8 六、申請專利範圍 項所述之配線或申請專利範圍第2項至第5項中任一項所述 之第二配線係銅、銀、鋁或以這些金屬爲主成分的合金所 構成的配線。 8、 如申請專利範圍第1項至第5項中任一項所述之半 導體積體電路裝置的製造方法，其中該蓋導電性膜係由W 所構成的膜。 9、 如申請專利範圍第1項至第5項中任一項所述之半 導體積體電路裝置的製造方法，其中該蓋導電性膜係由WN 、TiN、Ta、TaN或Νι所構成的膜。 1 〇、如申請專利範圍第1項至第5項中任一項所述之 半導體積體電路裝置的製造方法，其中該蓋導電性膜係在 lToir(lxl.3 3 3 22xl02Pa)以下的壓力下形成。 1 1、如申請專利範圍第1項至第5項中任一項所述之 半導體積體電路裝置的製造方法，其中該申請專利範圍第1 項或第2項所述之第二介電層或者申請專利範圍第3項至第 5項中任一項所述之第三介電層的形成工程包含： (a) 、在該蓋導電性膜上形成TEOS膜或含碳的矽系介電 層之工程；以及 (b) 、在該TEOS膜或含碳的砂系介電層上，形成介電 常數比該TEOS膜或含碳的矽系介電層還低的膜之工程。 1 2、如申請專利範圍第1項至第5項中任一項所述之 半導體積體電路裝置的製造方法，其中該申請專利範圍第1 項或第2項所述之第二介電層或者申請專利範圍第3項至第 5項中任一項所述之第三介電層的形成工程包含： 本紙張尺度適用中國國家梂準（CNS ) A4規格（210 X 297公羡） (請先聞讀背面之注意事項再填寫本頁)
    -48 - 483105 A8 B8 C8 D8 六、申請專利範圍 (a) 、在該蓋導電性膜上形成防止構成該蓋導電性膜的 導電體材料之擴散的擴散防止介電層之工程；以及 (b) 、在該擴散防止介電層上，形成介電常數比該擴散 防止介電層還低的低介電介電層之工程。 1 3、如申請專利範圍第1 2項所述之半導體積體電路裝 置的製造方法，其中該擴散防止介電層爲氮化矽膜、PSG 膜或碳化矽膜或者含碳的矽介電層。 1 4、如申請專利範圍第1 2項所述之半導體積體電路裝 置的製造方法，其中該低.介電介電層爲包含TEOS膜、包含 Si〇F膜等的氟的氧化矽膜、包含Si〇C等的碳的矽介電層、 有機介電層、多孔砂土膜之任一個。 1 5、如申請專利範圍第1項至第5項中任一項所述之 半導體積體電路裝置的製造方法，其中該蓋導電性膜係在 以氫氟酸（HF)或像除去異物或污染金屬的其他溶液冼滌基 板表面後才形成。 1 6、如申請專利範圍第1項至第5項中任一項所述之 半導體積體電路裝置的製造方法，其中該蓋導電性膜係在 氫處理基板表面後才形成。 Π、如申請專利範圍第1項至第5項中任一項所述之 半導體積體電路裝置的製造方法，其中該蓋導電性膜形成 工程在該選擇成長或優先成長後，還包含以氫氟酸(HF)或 過氧化氫（H2〇2)或像除去異物或污染金屬的溶液洗滌基板表 面之工程。 18、一種半導體積體電路裝置，其特徵包含： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公董) " 一~ -49 - (請先閲讀背面之注意事項再填寫本頁} 訂 經濟部智慧財產局員工消費合恨社印製 483105 A8 B8 C8 D8 々、申請專利範圍 第一介電層，形成於半導體基板上； 配線溝槽，形成於該介電層中； (請先閲讀背面之注意事項再填寫本頁) 阻障層，形成於該配線溝槽側壁以及底部； 導電性膜，該配線溝槽內部，形成於該阻障層上； 蓋導電性膜，形成於該導電性膜上；以及 第二介電層，形成於該蓋導電性膜以及該第一介電層 上。 19、 一種半導體積體電路裝置，其特徵包含： 配線，形成於半導體.基板上； 第一介電層，形成於該配線上； 連fer孔’爲該弟一*配線的接觸區域上，形成於該第一* 介電層中； 插塞，形成於該連接孔內部； 第二介電層，形成於該第一介電層以及插塞上.； 配線溝槽，形成於該第二介電層中； 阻障層，形成於該配線溝槽側壁以及底部； 經濟部智慧財產局員工消費合作社印製 導電性膜，該配線溝槽內部，形成於該阻障層上； 蓋導電性膜，形成於該導電性膜上；以及 第三介電層，形成於該蓋導電性膜上以及該第二介電 層上。 20、 一種半導體積體電路裝置，其特徵包含： 配線，形成於半導體基板上； 第一介電層，形成於該配線上； 第一連接孔，自形成於該第一介電層中的配線溝槽以 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -50- 483105 A8 B8 C8 __D8 _ 六、申請專利範圍 及該配線溝槽底部延伸到該配線爲止； 阻障層’形成於該配線溝槽以及該第一連接孔的側壁 以及底部； 第一導電性膜，該配線溝槽以及該第一連接孔內部， 形成於該阻障層上； 蓋導電性膜，形成於該第一導電性膜上； 第二介電層，形成於該蓋導電性膜上以及該第一介電 層上；以及 第二導電性膜，形成於在該第二介電、層所形成的該第 二連接孔的內部。 2 1、如申請專利範圍第20項所述之半導體積體電路裝 置，其中該第一介電層係由形成該配線溝槽的溝槽用介電 層與形成第一連接孔的連接孔用介電層所構成。 22、 如申請專利範圍第1 8項或第1 9項所述之半導體 積體電路裝置，其中 該半導體積體電路裝置更包含： 導電材料，形成於該申請專利範圍第1 8項所述之第二 介電層或第1 9項所述之第三介電層的開孔部，形成於在該 蓋導電性膜上所形成的開口部之內部。 23、 如申請專利範圍第1 8項至第20項中任一項所述 之半導體積體電路裝置，其中該申請專利範圍第18項或第 1 9項所述之導電性膜或申請專利範圍第2 0項所述之第一導 電性膜係由銅、銀、鋁或以這些金屬爲主成分的合金所構 成。 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X29*7公嫠） (請先閲讀背面之注意事項再填寫本頁} 4口 線 經濟部智慧財產局員工消費合A社印製 483105 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 ___ D8六、申請專利範圍 24、 如申請專利範圍第丨8項至第20項中任一項所述 之半導體積體電路裝置，其中該蓋導電性膜係由W所構成 的膜。 25、 如申請專利範圍第1 8項至第20項中任一項所述 之半導體積體電路裝置，其中該蓋導電性膜係由WN、TiN 、Ta、TaN或Ni所構成的膜。 2 6、如申請專利範圍第1 8項至第2 0項中任一項所述 之半導體積體電路裝置，其中該蓋導電性膜係由選擇成長 或優先成長所形成的膜。. 27、 如申請專利範圍第1 8項至第20項中任一項所述 之半導體積體電路裝置，其中該蓋導電性膜係在 lTorr(lxl.3 3 322xl02Pa)以下的壓力下形成。 28、 如申請專利’範圍第18項至第20項中任一項所述 之半導體積體電路裝置，其中該蓋導電性膜其膜厚爲均勻 〇 29、 如申請專利範圍第1 8項至第20項中任一項所述 之半導體積體電路裝置，其中該蓋導電性膜爲其偏差具有 50%以下的均勻性。 3 0、如申旨靑專利範圍弟1 8項至弟2 0項中任一項所述 之半導體積體電路裝置，其中該蓋導電性膜其膜厚與配線 寬度無關爲均勻。 3 1、如申請專利範圍第1 8項至第20項中任一項所述 之半導體積體電路裝置，其中該蓋導電性膜係比該配線溝 槽底部的阻障層還薄。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -» 、1T 線 -52- D8 、申請專利範圍 32 '如申請專利範圍第丨8項至第20項中任一項所述 #_體積體電路裝置，其中該蓋導電性膜爲2〜2〇nm的膜 (請先閲讀背面之注意事項再填寫本頁) 厚。 33、 如申請專利範圍第1 8項至第20項中任一項所述 導體積體電路裝置，其中該申請專利範圍第18項或第 20項所述之第二介電層或者申請專利範圍第1 9項所述之第 Ξ介電層包含： TEOS膜或碳化矽膜，形成於該蓋導電性膜上；以及 形成於該TEOS膜或-化矽膜上之介電常數比該TEOS 膜或碳化矽膜還低的膜。 34、 如申請專利範圍第丨8項至第20項中任一項所述 之半導體積體電路裝置，其中該申請專利範圍第18項或第 20項所述之第二介電層或者申請專利範圍第1 9項所述之第 二介電層包含： 經濟部智慧財產局員工消費合作社印製 擴散防止介電層，係防止構成形成於該蓋導電性膜上 的該申請專利範圍第丨8項或第丨9項所述之導電性膜，或者 申請專利範圍第20項所述之第一導電性膜的導電體材料之 擴散；以及 低介電介電層，介電常數比形成於該擴散防止介電層 上的該擴散防止介電層還低。 3 5、如申請專利範圍第3 4項中所述之半導體積體電路 裝置，其中該低介電介電層爲TEOS膜或SiOF膜或多孔石夕 土膜或有機介電層。 36、如申請專利範圍第34項中所述之半導體積體電路 -53- 本紙張尺度適用中國國家摞準（CNS ) A4規格（21〇><297公釐） 483105 A8 B8 C8 D8 六、申請專利範圍 裝置，其中該擴散防止介電層爲氮化矽膜、P s G膜或碳化 矽膜或者含碳的矽系介電層。 37、 如申請專利範圍第1項至第5項中任一項所述之 半導體積體電路裝置的製造方法，其中該蓋導電性膜係藉 由選擇CVD(Chemical Vapor Deposition)法選擇形成於該配 線上，該導電性膜由銅膜所構成。 38、 如申請專利範圍第18項至第21項中任一項所述 之半導體積體電路裝置，其中該蓋導電性膜係藉由選擇 CVD(Chemical Vapor Deposition)法選擇形成於該配線上，該 導電性膜由銅膜所構成。 39、 一種半導體積體電路裝置的製造方法，其特徵包 含： (a) 、在形成於半導體基板上的第一介電層中形成溝槽 之工程； (b) 、在包含該溝槽內的該第一介電層上黏附銅膜之工 程； (c) 、藉由除去該溝槽外部的該銅膜，埋入該銅膜於該 溝槽之工程；以及 (d) 、藉由選擇 CVD(Chemical Vapor Deposition)法在埋 入於該溝槽內的銅膜上，藉由選擇成長蓋膜在該溝槽內的 銅膜上形成蓋導電性膜之工程。 40、 如申請專利範圍第39項所述之半導體積體電路裝 置的製造方法，其中更於該（d)工程之後，具有以像除去異 物或污染金屬的溶液來洗滌之工程。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、言· 經濟部智慧財產局員工消費合作社印製 483105 A8 B8 C8 D8 夂、申請專利範圍 4 1、如申請專利範圍第39項或第40項所述之半導體 積暗電路裝置的製造方法，其中更於該⑷工程與⑷工程之 間’具有以像除去異物或污染金屬的溶液來洗滌之工程。 4 2、如申|靑專利範圍第3 9項或第4 0項所述之半導體 積體電路裝置的製造方法，其中該蓋膜爲鎢膜。 43、 一種半導體積體電路裝置的製造方法，其特徵包 含： (a) 、在形成於半導體基板上的第一介電層中形成溝槽 之工程； (b) 、在包含該溝槽內的該第一介電層上黏附銅膜之工 程； (c) 、藉由除去該溝槽外部的該銅膜，埋入該銅膜於該 溝槽之工程； (d) 、藉由在埋入於該溝槽內的銅膜上，選擇成長蓋導 電性膜’在該銅膜上形成蓋導電性膜之工程；以及 (e) 、在該（d)工程之後，以像除去異物或污染金屬的溶 液來洗滌之工程。 44、 如申請專利範圍第43項所述之半導體積體電路裝 置的製造方法’其中更於該（d)工程之後，具有氫處理該銅 膜之工程。 45、 如申請專利範圍第43項或第44項所述之半導體 積體電路裝置的製造方法，其中更於該（b)工程與該（c)工程 之間，具有氫處理該銅膜之工程。 4 6、如申請專利範圍第4 3項或第4 4項所述之半導體 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -55 - 483105 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 積體電路裝置的製造方法，其中更於該（c)工程與（d)工程之 間’具有以像除去異物或污染金屬的溶液來洗滌之工程。 47、 一種半導體積體電路裝置的製造方法，其特徵包 含： (a) 、在形成於半導體基板上的第一介電層中形成溝槽 之工程； (b) 、在包含該溝槽內的該第一介電層上黏附銅膜之工 程； (c) 、氫處理該銅膜之工程； (d) 、在該（c)工程之後，藉由除去該溝槽外部的該銅膜 埋入該銅膜於該溝槽之工程；以及 (e) 、氫處理埋入於該溝槽的銅膜之工程。 48、 如申請專利範圍第47項所述之半導體積體電路裝 置的製造方法，其中更於該(d)工程之後，具有以像除去異 物或污染金屬的溶液來洗滌之工程。 49、 一種半導體積體電路裝置的製造方法，其特徵包 含·· (a )、在形成於半導體基板上的第一介電層中形成溝槽 之工程； (b) 、在包含該溝槽內的該第一介電層上黏附銅膜之工 程； (c) 、藉由除去該溝槽外部的該銅膜，埋入該銅膜於該 溝槽之工程； (d) 、在該（C)工程之後，以像除去異物或污染金屬的溶 (請先閱讀背面之注意事項再填寫本頁) 擊· -訂 線 本纸張尺度逋用中國國家揉準（CNS ) A4規格（公釐） -56- 483105 A8 B8 C8 D8 六、申請專利範圍 液來洗滌之工程；以及 _ (e)、在該（c)工程之後，氫處理該銅膜之工程。 50、如申請專利範圍第49項所述之半導體積體電路裝 置的製造方法，其中該（e)工程係在該（d)工程之後進行。 (請先閱讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -57-
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