TW202415274A - 電阻式記憶體裝置以及其製作方法 - Google Patents
電阻式記憶體裝置以及其製作方法 Download PDFInfo
- Publication number
- TW202415274A TW202415274A TW111136151A TW111136151A TW202415274A TW 202415274 A TW202415274 A TW 202415274A TW 111136151 A TW111136151 A TW 111136151A TW 111136151 A TW111136151 A TW 111136151A TW 202415274 A TW202415274 A TW 202415274A
- Authority
- TW
- Taiwan
- Prior art keywords
- variable resistance
- conductive layer
- layer
- memory device
- bottom electrode
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000003860 storage Methods 0.000 claims description 65
- 239000000463 material Substances 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 58
- 239000011810 insulating material Substances 0.000 claims description 34
- 238000000059 patterning Methods 0.000 claims description 17
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 183
- 230000004888 barrier function Effects 0.000 description 29
- 238000010586 diagram Methods 0.000 description 19
- 239000000758 substrate Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 210000000352 storage cell Anatomy 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- -1 silicon carbide nitride Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
Images
Abstract
一種電阻式記憶體裝置包括一介電層、一通孔連接結構、一堆疊結構以及一絕緣結構。通孔連接結構設置在介電層中，而堆疊結構設置在通孔連接結構與介電層上。絕緣結構在一垂直方向上貫穿堆疊結構且將堆疊結構劃分成一第一儲存單元以及一第二儲存單元。第一儲存單元包括一第一底電極，第二儲存單元包括一第二底電極，第一底電極與第二底電極通過絕緣結構而彼此分離，且通孔連接結構與第一底電極以及第二底電極電性連接。
Description
本發明係關於一種電阻式記憶體裝置以及其製作方法，尤指一種包括絕緣結構的電阻式記憶體裝置以及其製作方法。
半導體記憶體為電腦或電子產品中用於儲存資料或數據的半導體元件，其可概分為揮發性記憶體(volatile)與非揮發性(non-volatile)記憶體。揮發性記憶體是指當操作的電源中斷後，所儲存的資料便會消失的電腦記憶體，而相對地，非揮發性記憶體則具有不因電源供應中斷而造成儲存資料遺失的特性。電阻式隨機存取記憶體(resistive RAM，RRAM)為一種非揮發性記憶體，其具有低操作電壓、低耗電以及高寫入速度等特性而被視為可被應用於許多電子裝置中的記憶體結構。
本發明提供了一種電阻式記憶體裝置以及其製作方法，利用絕緣結構貫穿堆疊結構而將堆疊結構劃分成兩個互相分隔的儲存單元，藉此達到縮小單一個儲存單元的尺寸大小、提升儲存單元的密度或/及提升操作效率(operation efficiency)的效果。
本發明之一實施例提供一種電阻式記憶體裝置，包括一介電層、一通孔連接結構、一堆疊結構以及一絕緣結構。通孔連接結構設置在介電層中，而堆疊結構設置在通孔連接結構與介電層上。絕緣結構在垂直方向上貫穿堆疊結構且將堆疊結構劃分成一第一儲存單元以及一第二儲存單元。第一儲存單元包括一第一底電極，第二儲存單元包括一第二底電極，第一底電極與第二底電極通過絕緣結構而彼此分離，且通孔連接結構與第一底電極以及第二底電極電性連接。
本發明之一實施例提供一種電阻式記憶體裝置的製作方法，包括下列步驟。在一介電層中形成一通孔連接結構，並在通孔連接結構與介電層上形成一堆疊結構。形成一絕緣結構，絕緣結構在一垂直方向上貫穿堆疊結構且將堆疊結構劃分成一第一儲存單元以及一第二儲存單元。第一儲存單元包括一第一底電極，第二儲存單元包括一第二底電極，第一底電極與第二底電極通過絕緣結構而彼此分離，且通孔連接結構與第一底電極以及第二底電極電性連接。
以下本發明的詳細描述已披露足夠的細節以使本領域的技術人員能夠實踐本發明。以下闡述的實施例應被認為是說明性的而非限制性的。對於本領域的一般技術人員而言顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以進行形式及細節上的各種改變與修改。
在進一步的描述各實施例之前，以下先針對全文中使用的特定用語進行說明。
用語“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物上而且還包括在某物上且其間有其他居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示在某物“上方”或“之上”的含義，而且還可以包括其在某物“上方”或“之上”且其間沒有其他居間特徵或層(即，直接在某物上)的含義。
說明書與請求項中所使用的序數例如“第一”、“第二”等用詞，是用以修飾請求項之元件，除非特別說明，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
用語“蝕刻”在本文中通常用來描述用以圖案化材料的製程，使得在蝕刻完成後的材料的至少一部分能被留下。當“蝕刻”一材料時，該材料的至少一部分在蝕刻結束後可被保留。與此相反的是，當“移除”材料時，基本上所有的材料可在過程中被除去。然而，在一些實施例中，“移除”可被認為是一個廣義的用語而包括蝕刻。
在下文中使用術語“形成”或“設置”來描述將材料層施加到基底的行為。這些術語旨在描述任何可行的層形成技術，包括但不限於熱生長、濺射、蒸發、化學氣相沉積、磊晶生長、電鍍等。
請參閱第1圖。第1圖所繪示為本發明第一實施例之電阻式記憶體裝置101的示意圖。如第1圖所示，電阻式記憶體裝置101包括一介電層16、一通孔(via)連接結構18、一堆疊結構40以及一絕緣結構30S。通孔連接結構18設置在介電層16中，而堆疊結構40設置在通孔連接結構18與介電層16上。絕緣結構30S在一垂直方向(例如第1圖中所示的方向D1)上貫穿堆疊結構40且將堆疊結構40劃分成一第一儲存單元(memory cell unit)40A以及一第二儲存單元40B。第一儲存單元40A包括一第一底電極20A，第二儲存單元40B包括一第二底電極20B，第一底電極20A與第二底電極20B通過絕緣結構30S而彼此分離，且通孔連接結構18與第一底電極20A以及第二底電極20B電性連接。利用絕緣結構30S將堆疊結構40劃分成兩個互相分隔的儲存單元，可縮小單一個儲存單元的尺寸大小，故可提升儲存單元的設置密度。
在一些實施例中，電阻式記憶體裝置101可還包括一介電層10、一導線12以及一介電層14。導線12可設置在介電層10中，介電層14可設置在介電層16與介電層10之間，且通孔連接結構18可在方向D1上貫穿位於導線12上的介電層16與介電層14。通孔連接結構18的一底表面18B可與導線12接觸而形成電性連接，而通孔連接結構18的一上表面18T可與介電層16的一上表面16T大體上共平面，但並不以此為限。值得說明的是，在本文中所述的特定物件的上表面可包括此物件在方向D1上的最上(topmost)表面，而特定物件的底表面可包括此物件在方向D1上的最底(bottommost)表面，但並不以此為限。在一些實施例中，介電層10、介電層14以及介電層16可分別包括氧化矽、氮化矽、氮摻雜碳化物(nitrogen doped carbide，NDC)、氮碳化矽、氟矽玻璃(fluorosilicate glass，FSG)或其他適合的介電材料，而通孔連接結構18與導線12可包括一低電阻材料以及一阻障層，但並不以此為限。上述之低電阻材料可包括電阻率相對較低的材料例如銅、鋁、鎢等，而上述之阻障層可包括氮化鈦、氮化鉭或其他適合之導電阻障材料，但並不以此為限。在一些實施例中，介電層10可設置於一基底(未繪示)上，而此基底可包括半導體基底例如矽基底、矽鍺半導體基底、矽覆絕緣(silicon-on-insulator, SOI)基底或其他適合材料所形成的基底。此外，在形成介電層10之前，可於上述的基底上形成元件(例如電晶體)或/及電路(未繪示)，而導線12可向下電性連接至基底上的元件或/及電路，但並不以此為限。在一些實施例中，電阻式記憶體裝置101的製作方法可與半導體製程中的後段(back end of line，BEOL)製程整合，上述的介電層10、介電層14以及介電層16可被視為於後段製程中形成的層間介電層，而上述的導線12與通孔連接結構18可被視為後段製程中形成的互連結構的一部分，但並不以此為限。
在一些實施例中，上述的垂直方向(例如方向D1)可被視為介電層10或/及介電層16的厚度方向，介電層10可在方向D1上具有相對的上表面與底表面，而上述的介電層16、通孔連接結構18、堆疊結構40以及絕緣結構30S可設置在介電層10的上表面的一側。與方向D1大體上正交的水平方向(例如第1圖中所示的方向D2、方向D3以及其他與方向D1正交的方向)可大體上與介電層10的上表面或/及底表面平行，但並不以此為限。在本文中所述在垂直方向(例如方向D1)上相對較高的位置或/及部件與介電層10的底表面之間在方向D1上的距離可大於在方向D1上相對較低的位置或/及部件與介電層10的底表面之間在方向D1上的距離，各部件的下部或底部可比此部件的上部或頂部在方向D1上更接近介電層10的底表面，在某個部件之上的另一部件可被視為在方向D1上相對較遠離介電層10的底表面，而在某個部件之下的另一部件可被視為在方向D1上相對較接近介電層10的底表面。
在一些實施例中，堆疊結構40可包括一第一導電層20、一可變電阻(variable resistance)材料22以及一第二導電層26在方向D1上堆疊設置。第一導電層20可設置在介電層16與通孔連接結構18上，可變電阻材料22與第二導電層26可在方向D1上設置在第一導電層20之上，而可變電阻材料22可在方向D1上位於第一導電層20與第二導電層26之間。第一導電層20與第二導電層26可分別包括導電材料，例如鉑、鎢、銀、銅、鈦、鉭、上述材料的合金、上述材料的導電氮化物或其他適合的導電材料，而可變電阻材料22可包括金屬氧化物例如過渡金屬氧化物(transition metal oxide)、鈣鈦礦氧化物(perovskite oxide)或其他適合的可變電阻材料。絕緣結構30S可在方向D1上貫穿第二導電層26、可變電阻材料22以及第一導電層20而將第二導電層26、可變電阻材料22以及第一導電層20分別劃分成互相分隔的兩個部分。
在一些實施例中，第一儲存單元40A可還包括一第一上電極26A與一第一可變電阻層22A，而第二儲存單元40B可還包括一第二上電極26B與一第二可變電阻層22B。第一上電極26A與第一可變電阻層22A可在方向D1上設置在第一底電極20A之上，而第一可變電阻層22A可在方向D1上設置在第一底電極20A與第一上電極26A之間。第二上電極26B與第二可變電阻層22B可在方向D1上設置在第二底電極20B之上，而第二可變電阻層22B可在方向D1上設置在第二底電極20B與第二上電極26B之間。在一些實施例中，第一底電極20A可為第一導電層20的一第一部分，第二底電極20B可為第一導電層20的一第二部分，而第一導電層20的第一部分與第二部分可通過絕緣結構30S而彼此分離，故第一底電極20A與第二底電極20B可具有相同的材料組成以及大體上相等的厚度，但並不以此為限。在一些實施例中，第一可變電阻層22A可為可變電阻材料22的一第一部分，第二可變電阻層22B可為可變電阻材料22的一第二部分，而可變電阻材料22的第一部分與第二部分可通過絕緣結構30S而彼此分離，故第一可變電阻層22A與第二可變電阻層22B可具有相同的材料組成以及大體上相等的厚度，但並不以此為限。在一些實施例中，第一上電極26A可為第二導電層26的一第一部分，第二上電極26B可為第二導電層26的一第二部分，而第二導電層26的第一部分與第二部分可通過絕緣結構30S而彼此分離，故第一上電極26A與第二上電極26B可具有相同的材料組成以及大體上相等的厚度，但並不以此為限。
在各儲存單元中，各可變電阻層可被視為電阻式儲存單元中的開關介質(switching medium)，藉由對堆疊結構中的上電極與底電極施加適合的電壓，可改變電阻式儲存單元的電阻值，使電阻式儲存單元可於高電阻狀態(high resistance state，HRS)與低電阻狀態(low resistance state，LRS)之間進行切換，從而實現儲存資料、讀取資料以及重置等記憶體裝置的操作模式。此外，利用絕緣結構30S將堆疊結構40劃分成兩個互相分隔的第一儲存單元40A與第二儲存單元40B，可縮小單一個儲存單元的尺寸大小而提升儲存單元的設置密度，而通過縮小儲存單元的尺寸大小還可相對縮短單一個儲存單元的操作時間，例如可縮小對儲存單元施加偏壓以形成導通路徑而達到低電阻狀態的所需時間(forming time)，故可達到提升操作效率(operation efficiency)的效果。
在一些實施例中，堆疊結構40可還包括一阻障層24以及一蓋層28。阻障層24可在方向D1上設置在可變電阻材料22與第二導電層26之間，用以阻擋或/及降低第二導電層26或其他材料進入可變電阻材料22而影響可變電阻材料22的材料特性，而蓋層28可設置在第二導電層26上。阻障層24可包括銥(iridium)或其他適合的阻障材料，而蓋層28可包括氧化物絕緣材料(例如氧化矽)或其他適合的絕緣材料。在一些實施例中，第一儲存單元40A可還包括一第一阻障層24A以及一第一蓋層28A，而第二儲存單元40B可還包括一第二阻障層24B以及一第二蓋層28B。第一阻障層24A可在方向D1上設置在第一可變電阻層22A與第一上電極26A之間，第二阻障層24B可在方向D1上設置在第二可變電阻層22B與第二上電極26B之間，第一蓋層28A可設置在第一上電極26A上，而第二蓋層28B可設置在第二上電極26B上。在一些實施例中，第一阻障層24A與第二阻障層24B可為阻障層24中通過絕緣結構30S而彼此分離的兩個部分，故第一阻障層24A與第二阻障層24B可具有相同的材料組成以及大體上相等的厚度，但並不以此為限。在一些實施例中，第一蓋層28A與第二蓋層28B可為蓋層28中通過絕緣結構30S而彼此分離的兩個部分，故第一蓋層28A與第二蓋層28B可具有相同的材料組成以及大體上相等的厚度，但並不以此為限。值得說明的是，本發明的堆疊結構40並不以上述的狀況為限而可視設計需要而在堆疊結構40中設置其他材料層，而相對地，也可視設計需要而在各儲存單元中設置其他的材料層。
在一些實施例中，第一儲存單元40A與第二儲存單元40B可分別位於絕緣結構30S在一水平方向(例如方向D3)上的兩相對側，且絕緣結構30S可分別直接接觸第一儲存單元40A與第二儲存單元40B。換句話說，絕緣結構30S的一側邊可與第一儲存單元40A中的第一蓋層28A、第一上電極26A、第一阻障層24A、第一可變電阻層22A以及第一底電極20A直接連接，而絕緣結構30S的另一側邊可與第二儲存單元40B中的第二蓋層28B、第二上電極26B、第二阻障層24B、第二可變電阻層22B以及第二底電極20B直接連接。第一儲存單元40A與第二儲存單元40B可通過絕緣結構30S而彼此分離，故第一儲存單元40A中的任一部件均未與第二儲存單元40B中的任一部件直接相連。此外，絕緣結構30S可包括單層或多層的絕緣材料，例如氮化物絕緣材料(例如氮化矽)或其他適合的絕緣材料(例如低介電常數的介電材料)。在一些實施例中，絕緣結構30S的至少一部分可在方向D1上設置在通孔連接結構18上，且絕緣結構30S的一底表面30B可在方向D1上低於通孔連接結構18的上表面18T，藉此避免第一底電極20A與第二底電極直接相連或/及加強在第一儲存單元40A與第二儲存單元40B之間的隔離效果，但並不以此為限。此外，電阻式記憶體裝置101可還包括一間隙子結構42設置在堆疊結構40的側壁上，而間隙子結構42可包括單層或多層的介電材料，例如氮化矽、氮碳化矽或其他適合的介電材料。
請參閱第1圖與第2圖。第2圖所繪示為本發明一實施例之電阻式記憶體裝置的上視示意圖。如第2圖與第1圖所示，在一些實施例中，電阻式記憶體裝置可包括複數個堆疊結構40以陣列方式排列設置，而各堆疊結構40可在方向D1上設置在對應的通孔連接結構18上。各絕緣結構30S可沿方向D2延伸，各堆疊結構40可被對應的絕緣結構30S劃分成互相分離的第一儲存單元40A以及第二儲存單元40B，且各堆疊結構40以及對應的絕緣結構30S在方向D1上的投影面積可大於各通孔連接結構18在方向D1上的投影面積，但並不以此為限。此外，各堆疊結構40與對應的絕緣結構30S可被對應的間隙子結構42在水平方向(例如方向D2、方向D3或/及與方向D1正交的其他方向)上圍繞，而絕緣結構30S可與間隙子結構42直接連接。換句話說，間隙子結構42還可設置在對應的絕緣結構30S在方向D2上的兩相對側壁上，但並不以此為限。值得說明的是，第2圖中所示的結構或/及排列方式也可視設計需要應用在本發明的其他實施例中。
請參閱第1圖以及第3圖至第10圖。第3圖至第10圖所繪示為本發明第一實施例之電阻式記憶體裝置的製作方法示意圖，其中第4圖繪示了第3圖之後的狀況示意圖，第5圖繪示了第4圖之後的狀況示意圖，第6圖繪示了第5圖之後的狀況示意圖，第7圖繪示了第6圖之後的狀況示意圖，第8圖繪示了第7圖之後的狀況示意圖，第9圖繪示了第8圖之後的狀況示意圖，第10圖繪示了第9圖之後的狀況示意圖，而第1圖可被視為繪示了第10圖之後的狀況示意圖，但並不以此為限。如第1圖所示，本實施例的電阻式記憶體裝置101的製作方法可包括下列步驟。在介電層16中形成通孔連接結構18，在通孔連接結構18與介電層16上形成堆疊結構40，並形成絕緣結構30S。絕緣結構30S在方向D1上貫穿堆疊結構40且將堆疊結構40劃分成第一儲存單元40A以及第二儲存單元40B。第一儲存單元40A包括第一底電極20A，第二儲存單元40B包括第二底電極20B，第一底電極20A與第二底電極20B通過絕緣結構30S而彼此分離，且通孔連接結構18與第一底電極20A以及第二底電極20B電性連接。
進一步說明，本實施例的電阻式記憶體裝置的製作方法可包括但並不限於下列步驟。如第3圖所示，可在介電層10中形成導線12之後，在介電層10與導線12上形成介電層14與介電層16。然後，如第4圖所示，形成通孔連接結構18在方向D1上貫穿位於導線12上的介電層16與介電層14而與導線12接觸並形成電性連接。在一些實施例中，可在貫穿介電層16與介電層14的開孔中填入導電材料並進行平坦化製程以移除位於開孔之外的導電材料而形成通孔連接結構18，故通孔連接結構18的上表面18T與介電層16的上表面16T可大體上共平面，但並不以此為限。之後，如第5圖所示，在通孔連接結構18與介電層16上形成第一導電層20，在第一導電層20上形成可變電阻材料22，並在可變電阻材料22上形成第二導電層26。在一些實施例中，可在形成第二導電層26之前，先在可變電阻材料22上形成阻障層24，而第二導電層26可形成在阻障層24上。此外，還可在第二導電層26上形成蓋層28，但並不以此為限。然後，如第6圖所示，可形成溝槽TR，而溝槽TR可在方向D1上貫穿蓋層28、第二導電層26、阻障層24、可變電阻材料22以及第一導電層20。在一些實施例中，通孔連接結構18的一部分可被形成溝槽TR的步驟(例如但並不限於蝕刻製程)移除，故溝槽TR的一底表面BS可在方向D1上低於通孔連接結構18的上表面18T，但並不以此為限。之後，如第7圖所示，可形成一絕緣材料30，絕緣材料30的一部分可形成在溝槽TR中，且絕緣材料30的另一部分可形成在溝槽TR之外。絕緣材料30可包括氮化物絕緣材料(例如氮化矽)或其他適合的絕緣材料。接著，如第7圖至第8圖所示，可對絕緣材料30進行一平坦化製程91，用以移除形成在溝槽TR之外的絕緣材料30，而位於溝槽TR中的絕緣材料30的上表面以及蓋層28的上表面可因此大體上共平面，但並不以此為限。
之後，如第8圖至第10圖所示，可在蓋層28與絕緣材料30上形成一圖案化遮罩層80，並以圖案化遮罩層80為蝕刻遮罩對絕緣材料30、蓋層28、第二導電層26、阻障層24、可變電阻材料22以及第一導電層20進行一圖案化製程92。圖案化遮罩層80可包括光阻或其他適合的遮罩材料，而圖案化製程92可包括一個或多個蝕刻步驟，用以分別對不同的材料進行蝕刻，但並不以此為限。蓋層28、第二導電層26、阻障層24、可變電阻材料22以及第一導電層20可被圖案化製程92圖案化而成為堆疊結構40，而形成在溝槽TR中的絕緣材料30可被圖案化製程92圖案化而成為絕緣結構30S。如第9圖與第2圖所示，在一些實施例中，在方向D2上相鄰設置的絕緣結構30S在上述的圖案化製程之前可為形成在沿方向D2延伸的同一個溝槽TR中的絕緣材料30，而上述的圖案化製程可用以將未被圖案化遮罩層80覆蓋的絕緣材料30移除而形成絕緣結構30S，但並不以此為限。換句話說，在一些實施例中，上述第8圖中所示的平坦化製程91可在上述第10圖中所示的圖案化製程92之前進行，但並不以此為限。在一些實施例中，亦可視設計需要在形成絕緣結構30S之後才進行圖案化製程92而形成堆疊結構40。此外，通過上述製作方法，可形成堆疊結構40以及在方向D1上貫穿堆疊結構40且將堆疊結構40劃分成互相分隔的第一儲存單元40A與第二儲存單元40B的絕緣結構30S，而絕緣結構30S的上表面30T與堆疊結構40的上表面40T可大體上共平面，但並不以此為限。值得說明的是，在本實施例中，形成絕緣結構30S的方法以及形成堆疊結構40的方法可包括但並不限於上述第3圖至第10圖所示的步驟。換句話說，可視設計需要而使用其他方法形成如第1圖中所示的絕緣結構30S與堆疊結構40。如第10圖與第1圖所示，在圖案化製程92之後，可將圖案化遮罩層80移除，並在堆疊結構40的側壁上形成間隙子結構42，進而形成如第1圖中所示的電阻式記憶體裝置101。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第11圖。第11圖所繪示為本發明第二實施例之電阻式記憶體裝置102的示意圖。如第11圖所示，在電阻式記憶體裝置102中，堆疊結構40可在電阻式記憶體裝置102的剖視圖(例如第11圖)中具有上窄下寬的梯形結構，而絕緣結構30S可在電阻式記憶體裝置102的剖視圖中具有上寬下窄的倒梯形結構。此外，絕緣結構30S中可具有一接縫SE，而接縫SE中可能具有空氣間隙(air gap)，但並不此為限。在一些實施例中，電阻式記憶體裝置102可還包括一介電層44設置在介電層16上並在水平方向上圍繞間隙子結構42、堆疊結構40以及絕緣結構30S，而介電層44可包括氧化矽、氮化矽或其他適合的介電材料。值得說明的是，本實施例中的堆疊結構40的形狀、絕緣結構30S的形狀或/及絕緣結構30S中的接縫SE可視設計需要應用在本發明的其他實施例中。
請參閱第11圖至第13圖。第12圖與第13圖所繪示為本發明第二實施例之電阻式記憶體裝置的製作方法示意圖，其中第13圖繪示了第12圖之後的狀況示意圖，而第11圖可被視為繪示了第13圖之後的狀況示意圖，但並不以此為限。第11圖所示的電阻式記憶體裝置102的製作方法可包括但並不限於下列步驟。如第12圖所示，可在介電層16與通孔連接結構18上形成堆疊結構40、間隙子結構42以及介電層44，而堆疊結構40可通過如上述第10圖中所示的圖案化製程92形成，但並不以此為限。然後，如第13圖所示，形成在方向D1上貫穿堆疊結構40的溝槽TR，並形成絕緣材料30填入溝槽TR中。溝槽TR可在剖視圖中具有上寬下窄的倒梯形形狀，絕緣材料30的一部分可形成在溝槽TR中，且絕緣材料30的另一部分可形成在溝槽TR之外。在一些實施例中，絕緣材料30可通過原子層沉積(atomic layer deposition，ALD)製程形成或其他適合的成膜方式形成，而當絕緣材料30是以ALD製程形成時，接縫SE可受製程特性影響而形成在絕緣材料30中，但並不以此為限。之後，可通過如上述第8圖中所示的平坦化製程91將形成在溝槽TR之外的絕緣材料30移除而形成第11圖中所示的絕緣結構30S。換句話說，在一些實施例中，堆疊結構40可在絕緣結構30S之前形成，而對絕緣材料30進行的平坦化製程可在用以形成堆疊結構40的圖案化製程之後進行。
綜上所述，在本發明的電阻式記憶體裝置以及其製作方法中，可利用絕緣結構貫穿堆疊結構而將堆疊結構劃分成兩個互相分隔的儲存單元，藉此達到縮小單一個儲存單元的尺寸大小、提升電阻式記憶體裝置中儲存單元的設置密度或/及提升電阻式記憶體裝置的操作效率等效果。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:介電層
12:導線
14:介電層
16:介電層
16T:上表面
18:通孔連接結構
18B:底表面
18T:上表面
20:第一導電層
20A:第一底電極
20B:第二底電極
22:可變電阻材料
22A:第一可變電阻層
22B:第二可變電阻層
24:阻障層
24A:第一阻障層
24B:第二阻障層
26:第二導電層
26A:第一上電極
26B:第二上電極
28:蓋層
28A:第一蓋層
28B:第二蓋層
30:絕緣材料
30B:底表面
30S:絕緣結構
30T:上表面
40:堆疊結構
40A:第一儲存單元
40B:第二儲存單元
40T:上表面
42:間隙子結構
44:介電層
80:圖案化遮罩層
91:平坦化製程
92:圖案化製程
101:電阻式記憶體裝置
102:電阻式記憶體裝置
BS:底表面
D1:方向
D2:方向
D3:方向
SE:接縫
TR:溝槽
第1圖所繪示為本發明第一實施例之電阻式記憶體裝置的示意圖。
第2圖所繪示為本發明一實施例之電阻式記憶體裝置的上視示意圖。
第3圖至第10圖所繪示為本發明第一實施例之電阻式記憶體裝置的製作方法示意圖，其中
第4圖繪示了第3圖之後的狀況示意圖；
第5圖繪示了第4圖之後的狀況示意圖；
第6圖繪示了第5圖之後的狀況示意圖；
第7圖繪示了第6圖之後的狀況示意圖；
第8圖繪示了第7圖之後的狀況示意圖；
第9圖繪示了第8圖之後的狀況示意圖；
第10圖繪示了第9圖之後的狀況示意圖。
第11圖所繪示為本發明第二實施例之電阻式記憶體裝置的示意圖。
第12圖與第13圖所繪示為本發明第二實施例之電阻式記憶體裝置的製作方法示意圖，其中第13圖繪示了第12圖之後的狀況示意圖。
10:介電層
12:導線
14:介電層
16:介電層
16T:上表面
18:通孔連接結構
18B:底表面
18T:上表面
20:第一導電層
20A:第一底電極
20B:第二底電極
22:可變電阻材料
22A:第一可變電阻層
22B:第二可變電阻層
24:阻障層
24A:第一阻障層
24B:第二阻障層
26:第二導電層
26A:第一上電極
26B:第二上電極
28:蓋層
28A:第一蓋層
28B:第二蓋層
30B:底表面
30S:絕緣結構
30T:上表面
40:堆疊結構
40A:第一儲存單元
40B:第二儲存單元
40T:上表面
42:間隙子結構
101:電阻式記憶體裝置
D1:方向
D2:方向
D3:方向
TR:溝槽
Claims (20)
- 一種電阻式記憶體裝置，包括： 一介電層； 一通孔連接結構，設置在該介電層中； 一堆疊結構，設置在該通孔連接結構與該介電層上；以及 一絕緣結構，在一垂直方向上貫穿該堆疊結構且將該堆疊結構劃分成一第一儲存單元以及一第二儲存單元，其中該第一儲存單元包括一第一底電極，該第二儲存單元包括一第二底電極，該第一底電極與該第二底電極通過該絕緣結構而彼此分離，且該通孔連接結構與該第一底電極以及該第二底電極電性連接。
- 如請求項1所述之電阻式記憶體裝置，其中該堆疊結構包括一第一導電層，該第一底電極為該第一導電層的一第一部分，且該第二底電極為該第一導電層的一第二部分。
- 如請求項2所述之電阻式記憶體裝置，其中該堆疊結構還包括： 一第二導電層，在該垂直方向上設置在該第一導電層之上；以及 一可變電阻(variable resistance)材料，在該垂直方向上設置在該第一導電層與該第二導電層之間，其中該絕緣結構在該垂直方向上貫穿該第二導電層、該可變電阻材料以及該第一導電層。
- 如請求項3所述之電阻式記憶體裝置，其中該第一儲存單元還包括一第一上電極與一第一可變電阻層，該第二儲存單元還包括一第二上電極與一第二可變電阻層，該第一可變電阻層在該垂直方向上設置在該第一底電極與該第一上電極之間，且該第二可變電阻層在該垂直方向上設置在該第二底電極與該第二上電極之間。
- 如請求項4所述之電阻式記憶體裝置，其中該第一可變電阻層為該可變電阻材料的一第一部分，該第二可變電阻層為該可變電阻材料的一第二部分，且該可變電阻材料的該第一部分與該可變電阻材料的該第二部分通過該絕緣結構而彼此分離。
- 如請求項4所述之電阻式記憶體裝置，其中該第一上電極為該第二導電層的一第一部分，該第二上電極為該第二導電層的一第二部分，且該第二導電層的該第一部分與該第二導電層的該第二部分通過該絕緣結構而彼此分離。
- 如請求項4所述之電阻式記憶體裝置，其中該絕緣結構與該第一底電極、該第二底電極、該第一可變電阻層、該第二可變電阻層、該第一上電極、該第二上電極以及該通孔連接結構直接連接。
- 如請求項1所述之電阻式記憶體裝置，其中該絕緣結構在該垂直方向上設置在該通孔連接結構上，且該絕緣結構的一底表面在該垂直方向上低於該通孔連接結構的一上表面。
- 如請求項1所述之電阻式記憶體裝置，還包括： 一間隙子結構，設置在該堆疊結構的側壁上。
- 如請求項9所述之電阻式記憶體裝置，其中該間隙子結構在與該垂直方向正交的方向上圍繞該堆疊結構，且該絕緣結構與該間隙子結構直接連接。
- 一種電阻式記憶體裝置的製作方法，包括： 在一介電層中形成一通孔連接結構； 在該通孔連接結構與該介電層上形成一堆疊結構；以及 形成一絕緣結構，該絕緣結構在一垂直方向上貫穿該堆疊結構且將該堆疊結構劃分成一第一儲存單元以及一第二儲存單元，其中該第一儲存單元包括一第一底電極，該第二儲存單元包括一第二底電極，該第一底電極與該第二底電極通過該絕緣結構而彼此分離，且該通孔連接結構與該第一底電極以及該第二底電極電性連接。
- 如請求項11所述之電阻式記憶體裝置的製作方法，其中形成該堆疊結構的方法包括： 在該通孔連接結構與該介電層上形成一第一導電層： 在該第一導電層上形成一可變電阻(variable resistance)材料； 在該可變電阻材料上形成一第二導電層；以及 對該第二導電層、該可變電阻材料以及該第一導電層進行一圖案化製程，其中該第二導電層、該可變電阻材料以及該第一導電層被該圖案化製程圖案化而成為該堆疊結構的至少一部分。
- 如請求項12所述之電阻式記憶體裝置的製作方法，其中形成該絕緣結構的方法包括： 形成一溝槽，該溝槽在該垂直方向上貫穿該第二導電層、該可變電阻材料以及該第一導電層； 形成一絕緣材料，其中該絕緣材料的一部分形成在該溝槽中，且該絕緣材料的另一部分形成在該溝槽之外；以及 對該絕緣材料進行一平坦化製程，其中形成在該溝槽之外的該絕緣材料被該平坦化製程移除。
- 如請求項13所述之電阻式記憶體裝置的製作方法，其中該通孔連接結構的一部分被形成該溝槽的步驟移除，且該絕緣結構的一底表面在該垂直方向上低於該通孔連接結構的一上表面。
- 如請求項13所述之電阻式記憶體裝置的製作方法，其中該平坦化製程是在該圖案化製程之前進行，且形成在該溝槽中的該絕緣材料被該圖案化製程圖案化而成為該絕緣結構。
- 如請求項12所述之電阻式記憶體裝置的製作方法，其中該第一底電極為該第一導電層的一第一部分，且該第二底電極為該第一導電層的一第二部分。
- 如請求項12所述之電阻式記憶體裝置的製作方法，其中該第一儲存單元還包括一第一上電極與一第一可變電阻層，該第二儲存單元還包括一第二上電極與一第二可變電阻層，該第一可變電阻層在該垂直方向上設置在該第一底電極與該第一上電極之間，且該第二可變電阻層在該垂直方向上設置在該第二底電極與該第二上電極之間。
- 如請求項17所述之電阻式記憶體裝置的製作方法，其中該第一可變電阻層為該可變電阻材料的一第一部分，該第二可變電阻層為該可變電阻材料的一第二部分，且該可變電阻材料的該第一部分與該可變電阻材料的該第二部分通過該絕緣結構而彼此分離。
- 如請求項17所述之電阻式記憶體裝置的製作方法，其中該第一上電極為該第二導電層的一第一部分，該第二上電極為該第二導電層的一第二部分，且該第二導電層的該第一部分與該第二導電層的該第二部分通過該絕緣結構而彼此分離。
- 如請求項11所述之電阻式記憶體裝置的製作方法，還包括： 在該堆疊結構的側壁上形成一間隙子結構，其中該絕緣結構與該間隙子結構直接連接。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211286121.8A CN117835699A (zh) | 2022-09-23 | 2022-10-20 | 电阻式存储器装置以及其制作方法 |
| US17/970,560 US20240107902A1 (en) | 2022-09-23 | 2022-10-20 | Resistive memory device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202415274A true TW202415274A (zh) | 2024-04-01 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11889705B2 (en) | Interconnect landing method for RRAM technology | |
| TWI659416B (zh) | 個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列，形成記憶體單元陣列之一層之方法及形成個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列之方法 | |
| US11251369B2 (en) | Semiconductor constructions | |
| US10211257B2 (en) | High density resistive random access memory (RRAM) | |
| US10256272B2 (en) | Resistive memory device containing etch stop structures for vertical bit line formation and method of making thereof | |
| TWI768783B (zh) | 電容器陣列、記憶體胞元陣列、形成電容器陣列之方法、及形成記憶體胞元陣列之方法 | |
| KR101054100B1 (ko) | 반도체 기억 장치 | |
| US8399307B2 (en) | Interconnects for stacked non-volatile memory device and method | |
| TW201914069A (zh) | 記憶體電路及形成記憶體電路的方法 | |
| CN106158899A (zh) | 改进电阻式随机存取存储器（RRAM）的保持性能的高k方案 | |
| KR100672673B1 (ko) | 커패시터 구조 및 그 제조방법 | |
| WO2022160565A1 (zh) | 半导体结构及其形成方法 | |
| CN113517297A (zh) | 存储器单元、半导体器件及其形成方法 | |
| TWI713029B (zh) | 電阻式記憶體裝置及其製造方法 | |
| KR20060135494A (ko) | 반도체장치 및 그 제조방법 | |
| TWI559585B (zh) | 電阻式隨機存取記憶體及其製造方法 | |
| CN114078901A (zh) | 电阻式存储装置以及其制作方法 | |
| TWI559586B (zh) | 電阻式隨機存取記憶體及其製造方法 | |
| TW202415274A (zh) | 電阻式記憶體裝置以及其製作方法 | |
| US11302867B2 (en) | Method of making resistive structure of RRAM | |
| US20240188306A1 (en) | Resistive memory device | |
| US20240107902A1 (en) | Resistive memory device and manufacturing method thereof | |
| TW202345365A (zh) | 半導體裝置 | |
| CN113611797A (zh) | 电阻式存储装置 | |
| TW202236279A (zh) | 半導體記憶體元件及其製作方法 |