DE4233790A1 - Eeprom, verfahren zu dessen herstellung und verfahren zu dessen betreiben - Google Patents
Eeprom, verfahren zu dessen herstellung und verfahren zu dessen betreibenInfo
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Description
Claims (19)
einem Halbleitersubstrat (20) mit einer Hauptoberfläche,
einem Paar von Speichertransistoren (43, 44), die mit einem Zwischenraum voneinander getrennt auf der Hauptoberfläche des Halbleitersubstrates (20) gebildet sind und von denen jeder ein schwimmendes Gate (14a, 14b) zum Speichern von Informations- Ladungen und ein Steuergate (7a, 7B) zum Steuern des schwimmenden Gates (14a, 14b) aufweist, und
einem Auswahltransistor (3), der auf der Hauptoberfläche des Halbleitersubstrates (20) und in dem Zwischenraum gebildet ist, zur Auswahl des Speichertransistors (43, 44).
einer Mehrzahl von ersten und zweiten Steuerleitungen (C11, C12, B1 bis B5), die in Zeilen und Spalten angeordnet sind, wobei die ersten Steuerleitungen Steuergatesignalleitungen (C11, C12) und Wortleitungen (W1, W2) und die zweiten Steuerleitungen Bitleitungen (B1 bis B5) aufweisen, und
einer Mehrzahl von Speicherzellen (M111 bis M219; 40), von denen jede Speicherzelle eine Gateelektrodenstruktur und ein erstes und ein zweites Source-/Drain-Gebiet (41, 42) aufweist, die auf gegenüberliegenden Seiten der Gateelektrodenstruktur im Substrat (20) gebildet sind, wobei die Gateelektrodenstruktur eine Auswahlgateelektrode (4), die auf dem Substrat (20) gebildet ist, und ein Paar von gestapelten Gateelektroden (7a, 7b, 14a, 14b), die aufeinander gegenüberliegenden Seiten des Auswahlgates (4) gebildet sind und eine schwimmende Gateelektrode (14a, 14b) auf dem Substrat (20) und eine
Steuergateelektrode (7a, 7b) auf der schwimmenden Gateelektrode (14a, 14b) aufweisen, wobei die Source-/Drain-Gebiete (41, 42) mit den Bitleitungen (B1 bis B5), die Auswahlgateelektroden (4) mit den Steuergatesignalleitungen (C11, C12) und die Steuergateelektroden mit den Wortleitungen (W1, W2) verbunden sind.
die Auswahltransistoren (3) in einer Mehrzahl von Zeilen und Spalten auf der Hauptoberfläche des Halbleitersubstrates (20) jeweils unter Einschluß einer Gateelektrode (4), die über einem Kanalgebiet des Substrates (20) gebildet ist, gebildet sind,
daß Paare von FAMOS-Speichertransistoren (43, 44) in Paaren von Zeilen auf einander gegenüberliegenden Seiten des entsprechen den der Auswahltransistoren (3) auf der Hauptoberfläche des Halbleitersubstrates (20) gebildet sind, von denen jede ein schwimmendes Gate (14a, 14b) zum Speichern von Informations- Ladungen, ein Steuergate (C11, C12) zum Steuern des schwim menden Gates (14a, 14b) und ein Source-/Drain-Gebiet (41, 42) in der Hauptoberfläche des Halbleitersubstrates (20) auf einer Seite eines jeweiligen Steuergates (7a, 7b) entfernt von dem jeweiligen Auswahltransistor aufweist,
Wortleitungen (W1, W2) in Zeilen gebildet und mit den Gateelek troden (4) der Auswahltransistoren (3) in den jeweiligen Zeilen verbunden sind,
Steuerleitungen (C11, C12) in Zeilen gebildet und mit den Steuergates (7a, 7b) des jeweiligen der FAMOS-Transistoren verbunden sind und
Bitleitungen (B1 bis B5) in Spalten auf dem Substrat (20) gebildet sind, die jeweils abwechselnd mit den Source-/Drain- Gebieten (41, 42) von FAMOS-Transistoren in Paaren benachbarter Spalten verbunden sind.
im Schreibbetrieb ein vorbestimmtes drittes Potential an das Steuergate (7a, 7b) der Speicherzelle (43, 44) angelegt wird, in die ein Wert zu schreiben ist und ein vorbestimmtes viertes Potential, das höher als das vorbestimmte dritte Potential ist, an das Source-/Drain-Gebiet (41, 42) der Speicherzelle angelegt wird, so daß Ladungen aus dem schwimmenden Gate (14a, 14b) der Speicherzelle abgeführt werden, und
im Lesebetrieb ein vorbestimmtes fünftes Potential an das Steuergate (7a, 7b) der Speicherzelle angelegt wird, dessen Wert auszulesen ist, und ein vorbestimmtes sechstes Potential, das höher als das vorbestimmte fünfte Potential ist, an den Auswahltransistor (3) und das Steuergate (7a, 7b) der nicht- ausgewählten Speicherzelle angelegt wird, so daß Ladungen im schwimmenden Gate (14a, 14b) der ausgewählten Speicherzelle in das Source-/Drain-Gebiet (41, 42) der nicht-ausgewählten Speicherzelle übertragen werden.
das Speichern von Daten in das schwimmende Gate (14a, 14b) der Speichertransistoren durch Versetzen des ersten und zweiten Speichertransistors (43, 44) in einen ersten Zustand und einen zweiten Zustand,
Anlegen eines ersten Potentials an das Steuergate (7a, 7b) des ersten oder zweiten Speichertransistors (43, 44) und Anlegen eines zweiten Potentials, das höher als das erste Potential ist, an ein Source-/Drain-Gebiet (41, 42) des ersten oder zweiten Speichertransistors, um den ersten oder zweiten Speichertransistor (43, 44) in den ersten Zustand zu versetzen, und
Anlegen eines vorbestimmten dritten Potentials an das Steuergate (7a, 7b) des ersten oder zweiten Speichertransistors (43, 44) und Anlegen eines vorbestimmten vierten Potentials, das niedriger als das dritte Potential ist, an das Source- /Drain-Gebiet des ersten oder zweiten Speichertransistors (43, 44), um den ersten oder zweiten Speichertransistor (43, 44) in den zweiten Zustand zu versetzen.
wobei der Schritt des Bildens der ersten und zweiten Mehrschichtstruktur (7, 15, 14, 17) das Bilden einer ersten Isolierschicht (16) auf der Hauptoberfläche, das Bilden einer ersten leitenden Schicht (70) auf der ersten Isolierschicht (16), das Bilden einer zweiten Isolierschicht (15) auf der ersten leitenden Schicht (70) und das Bilden einer zweiten leitenden Schicht (71) auf der zweiten Isolierschicht (15) aufweist,
dem Schritt des Bildens einer dritten leitenden Schicht (74) mindestens zwischen der ersten und zweiten Mehrschichtstruktur und auf der Hauptoberfläche des Halbleitersubstrates (20) und dem Schritt des Bildens eines Störstellengebietes (41, 42) des zweiten Leitunstyps, der sich vom ersten Leitungstyp unterscheidet, in den Gebieten der ersten und zweiten Mehrschichtstruktur, in denen die dritte leitende Schicht (74) nicht gebildet ist, und in der Hauptoberfläche.
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0740854A1 (de) * | 1991-08-29 | 1996-11-06 | Hyundai Electronics Industries Co., Ltd. | Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat |
EP1146562A2 (de) * | 2000-04-11 | 2001-10-17 | Sharp Kabushiki Kaisha | Zellmatrix, deren Betriebsweise und deren Herstellungsverfahren |
WO2003054963A1 (en) * | 2001-12-20 | 2003-07-03 | Koninklijke Philips Electronics N.V. | Fabrication of non-volatile memory cell |
WO2005062378A1 (en) * | 2003-12-10 | 2005-07-07 | Sandisk Corporation | Pillar cell flash memory technology |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
US7071060B1 (en) | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
JP3457106B2 (ja) * | 1995-10-13 | 2003-10-14 | ローム株式会社 | スイッチング用半導体素子、プログラム可能な機能装置およびプログラム可能な機能装置の動作方法 |
US6040605A (en) * | 1998-01-28 | 2000-03-21 | Hitachi, Ltd. | Semiconductor memory device |
JPH11214640A (ja) | 1998-01-28 | 1999-08-06 | Hitachi Ltd | 半導体記憶素子、半導体記憶装置とその制御方法 |
US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
US6151248A (en) | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
US6469935B2 (en) * | 1999-08-05 | 2002-10-22 | Halo Lsi Design & Device Technology, Inc. | Array architecture nonvolatile memory and its operation methods |
US6091633A (en) * | 1999-08-09 | 2000-07-18 | Sandisk Corporation | Memory array architecture utilizing global bit lines shared by multiple cells |
JP2001357682A (ja) * | 2000-06-12 | 2001-12-26 | Sony Corp | メモリシステムおよびそのプログラム方法 |
JP3573691B2 (ja) * | 2000-07-03 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
US6512263B1 (en) * | 2000-09-22 | 2003-01-28 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
JP3780865B2 (ja) * | 2001-04-13 | 2006-05-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3716914B2 (ja) * | 2001-05-31 | 2005-11-16 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
KR100426481B1 (ko) * | 2001-06-26 | 2004-04-13 | 주식회사 하이닉스반도체 | 코드 저장 메모리 셀 제조 방법 |
US6566200B2 (en) * | 2001-07-03 | 2003-05-20 | Texas Instruments Incorporated | Flash memory array structure and method of forming |
US6795349B2 (en) * | 2002-02-28 | 2004-09-21 | Sandisk Corporation | Method and system for efficiently reading and programming of dual cell memory elements |
US6936883B2 (en) * | 2003-04-07 | 2005-08-30 | Silicon Storage Technology, Inc. | Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation |
US7190018B2 (en) | 2003-04-07 | 2007-03-13 | Silicon Storage Technology, Inc. | Bi-directional read/program non-volatile floating gate memory cell with independent controllable control gates, and array thereof, and method of formation |
TW200601461A (en) * | 2004-03-09 | 2006-01-01 | Silicon Storage Tech Inc | Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation |
US20050259467A1 (en) * | 2004-05-18 | 2005-11-24 | Micron Technology, Inc. | Split gate flash memory cell with ballistic injection |
TWI257150B (en) * | 2005-02-03 | 2006-06-21 | Powerchip Semiconductor Corp | Non-volatile memory and fabricating method and operating method thereof |
TWI246748B (en) * | 2005-02-03 | 2006-01-01 | Powerchip Semiconductor Corp | Non-volatile memory and fabricating method and operating method thereof |
US7242051B2 (en) | 2005-05-20 | 2007-07-10 | Silicon Storage Technology, Inc. | Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing |
KR100706789B1 (ko) * | 2005-11-17 | 2007-04-12 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
US7554840B2 (en) * | 2006-05-22 | 2009-06-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and fabrication thereof |
FR3030883B1 (fr) | 2014-12-17 | 2017-12-22 | Stmicroelectronics Rousset | Cellule memoire a grille de selection verticale formee dans un substrat de type fdsoi |
CN113224068A (zh) * | 2021-04-28 | 2021-08-06 | 华虹半导体(无锡)有限公司 | Nord闪存器件结构及其制作方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4797856A (en) * | 1987-04-16 | 1989-01-10 | Intel Corporation | Self-limiting erase scheme for EEPROM |
US4868619A (en) * | 1984-11-21 | 1989-09-19 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
US4990979A (en) * | 1988-05-13 | 1991-02-05 | Eurosil Electronic Gmbh | Non-volatile memory cell |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5543862A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Semiconductor nonvolatile memory |
JPS5851568A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 半導体装置 |
JPH07120720B2 (ja) * | 1987-12-17 | 1995-12-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
US5051796A (en) * | 1988-11-10 | 1991-09-24 | Texas Instruments Incorporated | Cross-point contact-free array with a high-density floating-gate structure |
US5278439A (en) * | 1991-08-29 | 1994-01-11 | Ma Yueh Y | Self-aligned dual-bit split gate (DSG) flash EEPROM cell |
-
1992
- 1992-10-02 JP JP4263984A patent/JPH05211338A/ja not_active Withdrawn
- 1992-10-07 DE DE4233790A patent/DE4233790C2/de not_active Expired - Fee Related
- 1992-10-08 US US07/958,060 patent/US5412600A/en not_active Expired - Lifetime
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4868619A (en) * | 1984-11-21 | 1989-09-19 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
US4797856A (en) * | 1987-04-16 | 1989-01-10 | Intel Corporation | Self-limiting erase scheme for EEPROM |
US4990979A (en) * | 1988-05-13 | 1991-02-05 | Eurosil Electronic Gmbh | Non-volatile memory cell |
Non-Patent Citations (1)
Title |
---|
KYNETT, V.N., BAKER, A., et al.: An In- System Reprogrammable 32Kx8 CMOS Flash Memory, in US-Z.: IEEE Journal of Solid- State Circuits. Vol. 23, No. 5, October 1988, S. 1157-1163 * |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0740854A1 (de) * | 1991-08-29 | 1996-11-06 | Hyundai Electronics Industries Co., Ltd. | Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat |
EP0740854A4 (de) * | 1991-08-29 | 1997-08-13 | Hyundai Electronics Ind | Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat |
EP1146562A2 (de) * | 2000-04-11 | 2001-10-17 | Sharp Kabushiki Kaisha | Zellmatrix, deren Betriebsweise und deren Herstellungsverfahren |
EP1146562A3 (de) * | 2000-04-11 | 2003-10-29 | Sharp Kabushiki Kaisha | Zellmatrix, deren Betriebsweise und deren Herstellungsverfahren |
WO2003054963A1 (en) * | 2001-12-20 | 2003-07-03 | Koninklijke Philips Electronics N.V. | Fabrication of non-volatile memory cell |
WO2005062378A1 (en) * | 2003-12-10 | 2005-07-07 | Sandisk Corporation | Pillar cell flash memory technology |
US7253055B2 (en) | 2003-12-10 | 2007-08-07 | Sandisk Corporation | Pillar cell flash memory technology |
Also Published As
Publication number | Publication date |
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DE4233790C2 (de) | 1994-09-29 |
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US5412600A (en) | 1995-05-02 |
KR960013038B1 (en) | 1996-09-25 |
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