CN107039441B - 半导体装置、集成电路结构与半导体装置的形成方法 - Google Patents
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Abstract
一种半导体装置、集成电路结构与半导体装置的形成方法。上述半导体装置包括一第一静态随机存取存储器阵列以及设置在上述第一静态随机存取存储器阵列之外的一第一逻辑单元。上述第一静态随机存取存储器阵列包括多个静态随机存取存储器单元，其中每一上述静态随机存取存储器单元具有一第一单元高度。上述第一逻辑单元具有上述第一单元高度。
Description
技术领域
本公开实施例涉及一种半导体装置，且特别涉及一种具有静态随机存取存储器(SRAM)单元以及逻辑单元的半导体装置。
背景技术
静态随机存取存储器(SRAM)通常用于集成电路中。SRAM单元具有能维持数据而不需要更新(refresh)的优点。随着对集成电路的速度越来越高的要求，SRAM单元的读取速度和写入速度也变得更重要。
发明内容
本公开实施例提供一种半导体装置。上述半导体装置包括一第一静态随机存取存储器阵列以及设置在上述第一静态随机存取存储器阵列之外的一第一逻辑单元。上述第一静态随机存取存储器阵列，包括多个静态随机存取存储器单元，其中每一上述静态随机存取存储器单元具有一第一单元高度。上述第一逻辑单元具有上述第一单元高度。
再者，本公开实施例提供一种集成电路结构。上述集成电路结构包括一静态随机存取存储器单元以及一逻辑单元。上述静态随机存取存储器单元包括一第一数量的半导体鳍，其中上述静态随机存取存储器单元具有互相平行的一第一边界以及一第二边界，以及具有互相平行的一第三边界以及一第四边界，其中上述静态随机存取存储器单元具有一第一单元高度，以及上述第一单元高度是从上述第三边界测量至上述第四边界而得到。上述逻辑单元包括上述第一数量的半导体鳍，其中上述逻辑单元具有上述第一单元高度。
再者，本公开实施例提供一种半导体装置的形成方法。在一第一半导体装置中形成包括多个静态随机存取存储器单元的一第一静态随机存取存储器阵列。每一上述静态随机存取存储器单元具有一第一数量的半导体鳍，且具有互相平行的一第一边界以及一第二边界，以及具有互相平行的一第三边界以及一第四边界，其中上述静态随机存取存储器单元具有一第一单元高度，以及上述第一单元高度是从上述第三边界测量至上述第四边界而得到。在上述第一半导体装置中形成一逻辑单元。上述逻辑单元具有上述第一数量的半导体鳍以及上述第一单元高度。
附图说明
图1显示根据本公开一些实施例所述的SRAM单元的电路图；
图2显示SRAM单元的另一电路图；
图3显示SRAM单元以及逻辑单元的多层的剖面示意图；
图4显示根据部分实施例所公开的SRAM阵列的方块图；
图5A至图5I显示根据部分实施例所述的存储器单元的布局特征；
图6显示根据一些实施例所述的逻辑单元的电路图；
图7显示根据一些实施例所述的的逻辑单元的布局；
图8显示根据一些实施例所述的SRAM单元的布局；以及
图9显示根据一些实施例所述的逻辑单元的布局。
附图标记说明：
10、600～SRAM单元；
10A、10B、10C和10D～外边界；
102、104～正电源供应节点；
106、108～电源供应节点；
110、112～数据节点；
114～位元线；
116～反位元线；
118～位元线节点；
120～反位元线节点；
200～SRAM阵列；
202～边缘仿真单元；
204～控制电路；
206～N阱区/P阱区带单元
302A-302D、302A-302D2、502A1-502A3、502B1-502B3～有源区；
304A-304D、504～栅极电极；
310A-310B、506A-506B～源/漏极接点；
310C-310H～接点栓；
312A-312D～栅极接点；
314A-314E、326A-326B、332、508A-508C～导通孔；
316-318～导线；
324～正电源供应电压线；
328～电源供应电压接合垫；
330、WL～字元线；
334～电源供应电压线；
400～反相器单元；
402、404～节点；
510A～电源线；
510B～正电源线；
700～逻辑单元；
CH1～第一单元高度；
CH2～第二单元高度；
CL～接点层；
CO～源/漏极接点；
GT～栅极；
Gate_CO～栅极接点；
Input～输入端；
Inverter-1～第一反相器；
Inverter-2～第二反相器；
M1、M2、M3、M4～金属层；
N-1～NMOS晶体管；
N_well～N型阱区；
OD～有源区层；
Output～输出端；
P-1～PMOS晶体管；
PD-1、PD-2～下拉晶体管；
PG-1、PG-2～导通栅晶体管；
P_well～P型阱区；
PU-1、PU-2～上拉晶体管；
STI～绝缘区；
Vdd～正电源供应节点；
Via_0、Via_1、Via_2、Via_3～导通孔层；以及
Vss～电源供应电压。
具体实施方式
为让本公开的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下：
以下公开内容提供了许多用于实现在此所提供的标的不同部件的不同实施例或范例。以下描述组件和排列的具体范例以简化本公开的实施例。当然，这些仅仅是范例，而不在于限制本公开的保护范围。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本公开的实施例可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。
再者，为了容易描述，在此可以使用例如“在…底下”、“在…下方”、“下”、“在…上方”、“上”等空间相关用语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。除了图中所示的方位外，空间相关用语可涵盖装置在使用或操作中的不同方位。装置可以采用其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相关描述可以同样地作出相应的解释。
根据各种示例性实施例提供了对应于静态随机存取存储器(SRAM)阵列的SRAM单元以及和示范逻辑单元。一些实施例的一些变型被公开。在各种视图和说明性实施例中，相同的参考标号是用来标记相同的元件。再者，虽然在六晶体管(6T)的SRAM单元的特定上下文中描述了各种实施例，但其他实施例亦可应用在其他SRAM存储器单元的配置，例如八晶体管(8T)SRAM单元、十晶体管(10T)SRAM单元、双埠SRAM单元或相似者等。此外，本公开实施例可应用于其他类型的存储器单元的配置，例如磁阻随机存取存储器(MRAM)、动态随机存取存储器(DRAM)、电阻式随机存取存储器(RRAM)或相似者等。再者，虽然在反相器逻辑单元的特定上下文中描述了各种实施例，但其他实施例亦可应用于其他逻辑单元的配置，例如，反及(NAND)栅、反或(NOR)栅、多工器、锁存器(latch)、正反器(flip-flop)等。
根据本公开的实施例，SRAM存储器单元布局和逻辑单元布局具有同步的单元设计，以缩短新技术节点的模块工艺开发的学习周期。例如，单元设计的同步可包括使单元高度同步、使布局的图案设计同步，和/或使每一单元的鳍的数量同步。由于存储器和逻辑单元的相似设计，使得存储器单元和逻辑单元之间单元设计的同步可缩短模块工艺的发展时间，更容易利用存储器和逻辑单元之间的技术知识，及更容易在生产期间维持良率。
参考图1，图1显示根据本公开一些实施例所述的SRAM单元10的电路图。SRAM单元10包括上拉(pull-up)晶体管PU-1与PU-2(其为P型金属氧化物半导体导体晶体管)、下拉(pull-down)晶体管PD-1与PD-2，以及导通栅(pass-gate)晶体管PG-1与PG-2(其为N型金属氧化物半导体导体晶体管)。导通栅晶体管PG-1与PG-2的栅极由字元线WL所控制，其中字元线WL决定是否选择该SRAM单元10。由上拉晶体管PU-1与PU-2以及下拉晶体管PD-1与PD-2所形成的锁存器会储存一位元的数据，其中该位元的互补值储存在数据节点110以及数据节点112。经由包括位元线(BL)114以及反位元线(BLB)116的互补位元线，所储存的数据可以写入至SRAM单元10或是从SRAM单元10读取。SRAM单元10由正电源供应节点Vdd所供电，其中正电源供应节点Vdd具有正电源供应电压CVdd。SRAM单元10亦连接至电源供应电压Vss(亦表示为CVss)，其可为一电性接地。晶体管PU-1与晶体管PD-1会形成第一反相器。晶体管PU-2与晶体管PD-2会形成第二反相器。第一反相器的输入连接于晶体管PG-2以及第二反相器的输出。第一反相器的输出连接于晶体管PG-1以及第二反相器的输入。
上拉晶体管PU-1与PU-2的源极分别连接于正电源供应节点102与104，以及正电源供应节点102与104更连接至电源供应电压(以及电源供应电压线)Vdd。下拉晶体管PD-1与PD-2的源极分别连接于电源供应节点106与108，以及电源供应节点106与108更连接至电源供应电压(电源供应电压线)Vss。晶体管PU-1与PD-1的栅极连接至晶体管PU-2与PD-2的漏极，其形成一连接点并称为数据节点110。晶体管PU-2与PD-2的栅极连接至晶体管PU-1与PD-1的漏极，其连接点称作为数据节点112。导通栅晶体管PG-1的源/漏极区域经由位元线节点118而连接到位元线114。导通栅晶体管PG-2的源/漏极区域经由反位元线节点120而连接到反位元线116。
图2显示SRAM单元10的另一电路图，其中图1中的晶体管PU-1与PD-1表示为第一反相器Inverter-1，而晶体管PU-2与PD-2表示为第二反相器Inverter-2。第一反相器Inverter-1的输出(例如对应于数据节点112)连接于晶体管PG-1以及第二反相器Inverter-2的输入。第二反相器Inverter-2的输出(例如对应于数据节点110)连接于晶体管PG-2以及第一反相器Inverter-1的输入。于是，晶体管PU-2/PD-2与晶体管PU-1/PD-1会形成一对交互连接(cross-connected)的反向器Inverter-1与Inverter-2。
图3显示SRAM单元10以及逻辑单元的多层的剖面示意图，其中这些多层形成于半导体芯片或是晶片中。值得注意的是，图3仅是说明互连结构以及晶体管的不同层，并非反应SRAM单元10的实际剖面示意图。互连结构包括有源区层OD、接点层CL、导通孔层Via_0、Via_1、Via_2与Via_3，以及金属层M1、M2、M3与M4。所描述的每一层包括一或多个介电层以及形成在其中的导电特征。在同一层的导电特征具有大体上彼此对齐的上表面以及大体上彼此对齐的下表面，以及这些导电特征是可以同时形成。接点层CL可包括用以连接晶体管(例如实施例所显示的上拉晶体管PU-1与PU-2)的栅极电极GT至位于上方的一层(例如导通孔层Via_0)的栅极接点Gate_CO(亦称为接点栓)，以及用以连接晶体管的源/漏极区至位于上方的该层的源/漏极接点CO。
一般而言，多个SRAM单元安排在半导体晶粒中以作为SRAM阵列。图4显示根据部分实施例所公开的SRAM阵列200的方块图。SRAM阵列200包括多个存储器单元(SRAM单元10)。在部分实施例中，SRAM阵列200被划分成多个SRAM子阵列(未显示)。在一实施例中，SRAM阵列200中的每一SRAM单元10具有如先前图1-图3所描述的电路布局。在其他实施例可使用其他的SRAM电路布局。例如，图1-图3显示六个晶体管(6T)SRAM的电路布局。其他实施例的SRAM单元10可包括具有不同数量的晶体管，例如八个晶体管(8T)SRAM的电路布局，十个晶体管(10T)SRAM的电路布局，且不同实施例并非用以限定于特定存储器单元电路。
SRAM阵列200中的SRAM单元10可安排在列(row)与行(column)中。在一实施例中，SRAM阵列200可包括至少4行乘以16列(标示为“4x16”)的SRAM单元，64x64个SRAM单元、128x128个SRAM单元、256x256个SRAM单元等。在有SRAM子阵列的实施例中，每一SRAM子阵列的SRAM单元的数量可以相同或不同于其他SRAM子阵列中SRAM单元的数量。然而，每一SRAM子阵列的行数通常相同。其他实施例可包括具有不同存储器单元数量的存储器阵列，例如较少或较多的存储器单元。
一般而言，在SRAM阵列200的相同行的SRAM单元10会分享(共用)共同的位元线114以及反位元线116。例如，在SRAM阵列200的相同行的各SRAM单元10包括一部分的位元线114与反位元线116，且当与在SRAM阵列200的相同行的其他SRAM单元10结合时，会形成连续的导电线(位元线以及反位元线)。位元线114以及反位元线116电性连接于控制电路204，且会启动某些位元线114及/或反位元线116来选择SRAM阵列200内的特定行以进行读取及/或写入操作。在部分实施例中，控制电路204还包括放大器，以增强读取及/或写入信号。例如，控制电路204可包括选择器电路、驱动器电路、感测放大器电路及其结合。在部分实施例中，控制电路204包括一或多个逻辑单元，其具有相同于SRAM阵列200内SRAM单元10的单元高度，以及单元高度是测量垂直于位元线114和反位元线116的纵向轴(longitudinal axes)所得到。在具有多个SRAM子阵列的实施例中，每一SRAM子阵列可具有不同的控制电路204。
进一步说明图4，SRAM阵列200还包括SRAM阵列200中在SRAM单元10周围的仿真(dummy)单元。例如，SRAM阵列200中每一列的开始与结束可以是边缘(edge)仿真单元202。边缘仿真单元202与SRAM单元10具有相同的配置与相同的尺寸。边缘仿真单元202可具有任何合适的配置，且可以改进鳍(fin)和/或金属特性的均匀性。在另一例子中，SRAM阵列200中每一行的开始与结束可以是N阱区/P阱区带(strap)单元。N阱区/P阱区带单元206可具有任何合适的配置，且可以防止SRAM单元10从半导体晶粒的有源区层OD直接靠近绝缘区(例如图3的STI区)。例如，N阱区/P阱区带单元206可包括仿真栅极及/或仿真鳍结构。可提供栅极及/或源/漏极接点至N阱区/P阱区带单元206中的仿真栅极及/或仿真源/汲区，来提供密集的环境，以改善制造利润。
图5A至图5I显示根据部分实施例所述的存储器单元(例如SRAM单元10)的布局特征。图5A至图5I显示SRAM单元10中不同层的特征(例如图3的有源区层OD、接点层CL、导通孔层via_0与via-1、金属层M1、M2等)。为了清楚说明，这些层将会持续地描述。
参考图5A，图5A显示SRAM单元10中不同晶体管的有源区层OD(图3)以及覆盖栅极电极上的特征。SRAM单元10的外边界10A、10B、10C和10D是使用虚线标示出一矩形区域。有源区层OD包括基底、绝缘区以及阱区。在部分实施例中，N型阱区N_well是在SRAM单元10的中间，而两P型阱区P_well是在N型阱区N_well的相对侧。基底可以是半导体基底，例如巨大(bulk)半导体、绝缘半导体(semiconductor-on-insulator，SOI)基底等，其可以被掺杂(例如，以P型或N型掺杂)或不被掺杂。基底可以是晶片，例如硅晶片。一般而言，绝缘半导体基底包括形成在绝缘层上的一层半导体材料。绝缘体层可以是，例如掩埋氧化物(buriedoxide，BOX)层、氧化硅层等。绝缘层提供在基底上，其中基底通常为硅或是玻璃基底。其他基底，例如多层或是梯度基底亦可被使用。在部分实施例中，基底的半导体材料可包括硅；锗；包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)和/或锑化铟(indiumantimonide)的化合物半导体；包括硅锗(SiGe)、砷化镓磷(GaAsP)、砷化铟铝(AlInAs、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)和/或磷砷化镓铟(GaInAsP)的合金半导体，或其组合。
阱区可形成在基底内。例如，P型阱区P_well可形成在基底内，而N型阱区N_well可形成在基底中的P型基底P_well之间。
不同阱区的不同注入步骤可使用光致抗蚀剂或是光掩模(未显示)来达成。例如，可形成及图案化(pattern)光致抗蚀剂，以曝露出基底中欲被注入的区域。可使用旋转涂布(spin-on)技术来形成光致抗蚀剂且可使用合适的光光刻技术来图样化。一旦光致抗蚀剂被图样化，N型杂质及/或P型杂质注入会形成在曝露区，而光致抗蚀剂可作为光掩模以大体上防止杂质被注入到被遮蔽的区域。N型杂质可以是磷、砷或相似物，其在第一区域中注入的浓度是等于或少于1018cm-3，例如从1017cm-3至1018cm-3的范围。P型杂质可以是硼、BF2或相似物，其在第一区域中注入的浓度是等于或少于1018cm-3，例如从1017cm-3至1018cm-3的范围。在注入之后，会移除光致抗蚀剂，例如使用合适的灰化(ashing)工艺。
在阱区的注入之后，可执行退火来活化所注入的P型及/或N型杂质。在部分实施例中，基底可包括外延成长区域，其可以在成长期间进行原位(in situ)掺杂，以消除注入，尽管可一起使用原位和注入掺杂。
栅极电极304A与在N型阱区N_well中位于下方的有源区302A会形成上拉晶体管PU-1。在一实施例中，有源区302A为鳍式且包括一或多个鳍结构设置在栅极电极304A下方(例如栅极电极304A可设置在有源区302A的上方并沿着侧壁延伸)。栅极电极304A更与在P型阱区P_well中位于下方的有源区302B(例如在N型阱区N_well的第一侧)会形成下拉晶体管PD-1。在一实施例中，有源区302B为鳍式且包括一或多个连续鳍结构设置设置在栅极电极304A的下方(例如栅极电极304A可设置在有源区302B的上方并沿着侧壁延伸)。栅极电极304C形成导通栅晶体管PG-1与有源区302B。在一实施例中，栅极电极304C是设置在有源区302B的上方并沿着侧壁延伸。
如图5A所描述，栅极电极304B与位在N型阱区N_well的下方的有源区302C会形成上拉晶体管PU-2。在一实施例中，有源区302C是鳍式且包括设置在栅极电极304B下方的一或多个鳍结构(例如栅极电极304B可设置在有源区302C的上方且沿着有源区302C的侧壁延伸)。栅极电极304B更与位在P型阱区P_well的下方有源区302D形成下拉晶体管PD-2(例如在N型阱区的第二侧)。在一实施例中，有源区302D是鳍式且包括设置在栅极电极304B下方的一或多个鳍结构(例如栅极电极304B可设置在有源区302D的上方且沿着有源区302D的侧壁延伸)。栅极电极304D与下方的有源区302D会形成导通栅晶体管PG-2。在一实施例中，栅极电极304D设置在有源区302D的上方且沿着有源区302D的侧壁延伸。
根据本公开的一些实施例，导通栅晶体管PG-1与PG-2、上拉晶体管PU-1与PU-2以及下拉晶体管PD-1与PD-2为鳍式场效晶体管(FinFETs)。如先前所描述，有源区302A-302D包括一或多个鳍结构。根据本公开的其他实施例，一或多个导通栅晶体管PG-1与PG-2、上拉晶体管PU-1与PU-2以及下拉晶体管PD-1与PD-2为平面MOS元件，其具有掺杂在半导体基底的上表面的有源区。图5A显示根据本公开一些实施例所述的每一有源区302A-302D的单一鳍。根据其他实施例，每一有源区302A-302D可以是单一鳍、双鳍、三鳍或是更多，以及在每一有源区302A-302D中鳍的数量可相同或不同于SRAM单元10中的其他有源区。
有源区302A-302D形成在半导体基底。该步骤包括形成围绕每一有源区的浅沟槽隔离(STI)(参考图3)。可使用适当的N型或P型掺杂物来掺杂有源区302A-302D，以分别形成N型阱区或是P型阱区，以作为PMOS或是NMOS晶体管。如本领域技术人员所知，为了形成浅沟槽隔离、N型阱区与P型阱区，过程中需要形成以及图样化光致抗蚀剂层。或者，如果要形成鳍式场效晶体管，该步骤可以包括形成浅沟槽隔离以及蚀刻和掺杂该半导体基底，以形成鳍式场效晶体管的有源区302A-302D。
在鳍式场效晶体管的实施例中，可以在不同的工艺中形成鳍。在一例子中，通过在基底中蚀刻沟槽来形成半导体长条，以及沟槽中可填充介电层并凹入(recess)介电层，使得半导体长条会突出于介电层，以便形成鳍。在另一例子中，介电层可形成在基底的上表面的上方，并可经由介电层来蚀刻沟槽。同质外延(homoepitaxial)结构可外延成长于沟槽，而介电层可以被凹入，使得同质外延结构会突出于介电层，以便形成鳍。在另一例子中，可使用异质外延(heteroepitaxial)结构来做为鳍。例如，半导体长条可以被凹入，以及不同于半导体长条的材料可外延成长于该处。在进一步的例子中，介电层可形成在基底的上表面；沟槽可通过介电层被蚀刻；异质外延结构可使用不同于基底的材料而在沟槽内外延成长；以及介电层可以被凹进，使得异质外延结构会伸出介电层，以形成鳍。在同质外延或异质外延结构外延成长的部分实施例中，在生长期间可以原位掺杂生长的材料，这可以避免在先和随后的注入，尽管可以一起使用原位和注入掺杂。进一步地，可能有利的是，在NMOS区域中外延成长的材料不同于PMOS区域的材料。在各种实施例中，鳍可包括硅锗(SixGe1-x，其中x可以在大约0和100之间)、碳化硅、纯的或大体上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料，包括但不限于砷化铟(InAs)、砷化铝(AlAs)、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铟铝(InAlAs)、锑化镓(GaSb)、锑化铝(AlSb)、磷化铝(AlP)、磷化镓(GaP)等。
栅极304A-304D的形成可包括形成介电层，例如二氧化硅，而介电层可形成在半导体基底上方。栅极介电层(未显示)可通过热氧化、化学气相沉积(CVD)、溅射(sputtering)或本领域已知和用于形成栅极介电层的任何其他方法而形成。在部分实施例中，栅极介电层包括具有高介电常数(K值)，例如大于3.9的介电材料。栅极介电材料包括硅氮化物(silicon nitride)，氧氮化物(oxynitride)，金属氧化物，例如二氧化铪(HfO2)、HfZrOx、HfSiOx、HfTiOx、HfAlOx等或是其组合和其多层体。
在形成栅极介电层之后，栅极电极层形成在栅极介电层上。栅极电极层可包括导电材料，且可从包括多晶硅、多晶硅-锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的群组中选择。通过物理气相沉积(PVD)、化学气相沉积、溅射沉积或本领域已知和用于沉积导电材料的其他技术来沉积栅极电极层。在沉积之后，栅极电极层的上表面通常具有非平面的上表面，且可在伪仿真电极层或栅极蚀刻的图案化之前通过化学机械抛光(CMP)工艺被平面化。此时，离子可引入或不引入栅极电极层。例如，通过离子注入技术可引入离子。如果使用多晶硅，在后续的步骤中，栅极电极可以与金属反应以形成硅化物，以降低接触阻抗。然后，蚀刻栅极介电层与栅极电极层，使得这些层会保留在有源区302上以形成栅极电极。相似地，如果使用鳍式场效晶体管，则将在有源区302上方和周围形成栅极结构304。可沿着栅极电极的边缘形成介电质间隔物，而可根据需要来掺杂栅极电极。
在形成栅极之后，可形成晶体管的源极和漏极区域。这可以涉及每一晶体管在栅极的任一侧上掺杂有源区域。当使用P型掺杂物来掺杂晶体管以及使用N型掺杂物来掺杂晶体管时，可需要不同的光致抗蚀剂层。
图5B显示SRAM单元10中接点层CL的导电特征(参考图3)，以及图5C显示图5B中耦接于SRAM单元10的布局的导电特征。如图5B所显示，数据节点110(参考图1)包括源/漏极接点310A与栅极接点312A，其为位于SRAM单元10的接点层CL的特征(参考图3)。源/漏极接点310A为长条形(elongated)且具有在X轴的长度(longitudinal)方向，其平行于栅极电极304A与304B的延伸方向。一部分的栅极接点312A位于栅极电极304A的上方，且电性连接于栅极电极304A。根据本公开的一些实施例，栅极接点312A具有在垂直于X轴的Y轴的长度方向。在实体半导体芯片上SRAM单元10的制造中，接点310A与312A可形成为单一连续接合的接点。
数据节点112包括源/漏极接点310B以及栅极接点312B。一部分的栅极接点312B重叠于源/漏极接点310B。由于数据节点110对称于数据节点112，栅极接点312B与源/漏极接点310B可分别相似于栅极接点312A与源/漏极接点310A，而将不再赘述以简化说明。
图5B亦显示分别耦接于栅极电极304C与304D的栅极接点312C与312D，其可用来将栅极电极304C与304D电性耦接于一或多个字元线WL，其将详细描述于后。
再者，长条形接点栓(elongated contact plug)310C与310D用于将下拉晶体管PD-1和PD-2的源极区分别连接至电源供应电压线CVss(例如电性接地线)。长条形接点栓310C与310D别是电源供应电压节点106和108的一部分(亦参考图1)。长条形接点栓310C与310D具有平行于X方向的纵向方向，且可形成为与SRAM单元10的角落重叠。再者，长条形接点栓310C与310D更可延伸到不同行(column)中相邻于SRAM单元10的邻近SRAM单元。长条形接点栓310C与310D更可在彼此相邻的不同列(row)中的两相邻SRAM单元之间共享。
此外，接点栓(contact plug)310E与310F用来将上拉晶体管PU-1与PU-2的源极区分别连接至正电源供应电压线CVdd(例如供应电压线)。接点栓310E与310F分别是正电源供应电压节点102与104的一部分(亦参考图1)。接点栓310E与310F更可在彼此相邻的不同列中的两相邻SRAM单元之间共享。
如图5B所显示，接点栓310G和310H用于将导通栅晶体管PG-1与PG-2的源极/漏极区域分别连接到位元线和反位元线。接点栓310G和310H分别是位元线节点118和反位元线节点120的一部分(亦参考图1)。接点栓310G和310H更可在彼此相邻的不同列中两相邻SRAM单元之间共享。
图5B中的接点组可通过镶嵌(damascene)或双镶嵌工艺所形成，其中介电层形成在SRAM单元10上，并蚀刻该介电层以形成开口，而开口将变为基底、有源区或栅极的接点。接着，可以在开口中沉积例如铜、铝、钨、镍等金属或其组合，以形成接点。在部分实施例中，接点是在与随后形成的金属层M1的相同工艺中所形成(参考图5D)。
图5D显示SRAM单元10在金属层M1和导通孔层via_0(参考图3)中的特征，而图5E显示图5D中耦接于SRAM单元10的布局的导电特征。在图5D中，导通孔314(标示为314A-314E)设置在导通孔层via_0(参考图3)，而导线316、导线318、位元线114、正电源供应电压线324和反位元线116设置在金属层M1(参考图3)。例如，在金属层M1中不同导线设置在导通孔层via_0中的不同导通孔上。
如图5D和图5E所显示，导通孔314A连接到栅极接点312C和312D(例如导通栅晶体管PG-1与PG-2的栅极接点)。导通孔314A更连接到导线316，其可用于将传输栅晶体管PG-1与PG2的栅极电极电性耦接至一或多个字元线WL，如下面图5F和图5G所详细描述。导通孔314A和导线316更可延伸到并在相邻SRAM单元10的不同行(column)中的相邻SRAM单元之间共享。
再者，导通孔314B连接于长条形接点栓310C与310D(例如下拉晶体管PD-1与PD-2的源极接点)。导通孔314B更连接于导线318，其可用于将下拉晶体管PD-1与PD2的源极电性耦接至电源供应电压线CVss，如下面图5F至图5I所详细描述。再者，导通孔314B与导线318更可延伸到在相邻SRAM单元10的不同行中的相邻SRAM单元。导通孔314B与导线318更可在彼此相邻的不同列中的两相邻SRAM单元之间共享。
如图5D和图5E所进一步显示，导通孔314C与314D分别连接于接点栓310G与310H，(例如导通栅晶体管PG-1与PG-2的源/漏极接点)。导通孔314C与314D更分别连接于位元线114与反位元线116。于是，导通孔314C与314D分别是位元线节点118与反位元线节点120的一部分(亦参考图1)。导通孔314C与314D更可在彼此相邻的不同列中的两相邻SRAM单元之间共享。再者，如先前所描述，在SRAM阵列200中相同行的SRAM单元会共享连续的位元线与连续的反位元线。例如，在SRAM单元10中部分的位元线114与反位元线116可连接至在相同行的其他SRAM单元中部分的位元线114与反位元线116，以便在SRAM阵列200的每一列形成连续的位元线与连续的反位元线。
此外，导通孔314E连接于接点栓310E与310F(例如上拉晶体管PU-1与PU-2的源极接点)。导通孔314E更连接于正电源供应电压线324，其将上拉晶体管PU-1与PU-2的源极电性连接于正电源供应电压CVdd。于是，导通孔314E为正电源供应电压节点102与104的一部分(亦参考图1)。导通孔314E更可在彼此相邻的不同列中的两相邻SRAM单元之间共享。在一实施例中，单一连续的正电源供应电压线324由SRAM阵列200中相同行的全部SRAM单元所共享。在部分实施例中，正电源供应电压线324具有在Y方向上的纵向方向。
图5F显示SRAM单元10在金属层M2和导通孔层via_1(参考图3)中的特征，而图5G显示图5F中耦接于SRAM单元10的布局的导电特征。在图5F与图5G中，导通孔326(标示为326A与326B)设置在导通孔层via_1(参考图3)，而字元线330和电源供应电压(CVss)接合垫328设置在金属层M2(参考图3)。例如，在金属层M2中不同导线设置在导通孔层via_1中的不同导通孔上。
如图5F和图5G所显示，导通孔326A连接于导线318，其将源极接点310C与310D(例如下拉晶体管PD-1或PD-2的源极接点)电性连接于电源供应电压接合垫328。这些电源供应电压接合垫328将被用来将下拉晶体管PD-1与PD-2的源极电性连接于电源供应电压线CVss(参考图5H与图5I)。
再者，导通孔326B连接于导线316，其将栅极接点312C与312D(例如导通栅晶体管PG-1与PG-2的栅极接点)电性连接于字元线WL。于是，SRAM单元10包括电性连接于导通栅晶体管的栅极的字元线节点。在一实施例中，在相同列的SRAM单元会共享共同且连续的字元线WL，其用来选择或解选择阵列中的SRAM单元。例如，为了选择特定SRAM单元，可施加正电压至位元线/反位元线以及对应于特定SRAM单元的字元线。字元线节点可以延伸到相邻于SRAM单元10的不同行中的相邻SRAM单元并与其共享。
图5H显示SRAM单元10在金属层M3和导通孔层via_2(参考图3)中的特征，而图5I显示图5H中耦接于SRAM单元10的布局的导电特征。在图5H与图5I中，导通孔332设置在导通孔层via_2(参考图3)，而电源供应电压线334和设置在金属层M3(参考图3)。例如，在金属层M3中不同导线设置在导通孔层via_2中的不同导通孔上。
如图5H和图5I所显示，导通孔332连接于电源供应电压接合垫328，其将源极接点310C与310D(例如下拉晶体管PD-1或PD-2的源极接点)电性连接于电源供应电压(CVss)线334。于是，SRAM单元10包括电源供应电压节点106与108(参考图1)，其包括导通孔332。字元线节点可以更延伸到相邻于SRAM单元10的不同行及/或列中的相邻SRAM单元并与其共享。在一实施例中，在相同列的SRAM单元会共享一或多个连续的电源供应电压线334。电源供应电压线334具有在Y方向上的纵向方向。
再者，如图5A与图5I所描述，SRAM单元10具有第一单元高度CH1。在部分实施例中，第一单元高度CH1由SRAM单元10的最小可能单元高度所决定。在其他实施例中，第一单元高度CH1根据逻辑单元的最佳单元高度所决定，然后第一单元高度CH1将应用于SRAM单元10以同步半导体芯片上的SRAM和逻辑单元的单元高度。
可以在图5I的布局上形成额外的覆盖金属层和导通孔层，例如导通孔层via_2、金属层M3、导通孔层via_3和金属层M4(参考图3)。这些额外的金属层可包括额外的字元线WL、电源供应电压线334、正电源供应电压线CVdd、位元线BL等。这些金属线可以用于在SRAM单元和/或逻辑单元之间提供额外的互连接。
图6显示根据一些实施例所述的逻辑单元400的电路图。在此实施例中，逻辑单元400是反相器。反相器单元400由正电源节点Vdd所供电，其中正电源节点Vdd具有正供电电压。反相器单元400亦连接到电源节点Vss，其可以是电接地。反相器单元400包括PMOS晶体管P-1和NMOS晶体管N-1。PMOS晶体管P-1和NMOS晶体管N-1的栅极一同耦接于节点402。反相器单元400的输入端Input耦接到节点402。PMOS晶体管P-1的源极耦接到正电源节点Vdd，而NMOS晶体管N-1的源极耦接到电源节点Vss。PMOS晶体管P-1和NMOS晶体管N-1的漏极一起耦接于节点404处。反相器单元400的输出端Output耦接于节点404。
图7显示根据一些实施例所述的逻辑单元的布局。图7显示图6的反相器单元400的不同层中的特征(例如有源区层OD、接点层CL、导通孔层via_0，参考图3)，其将详述于后。
首先参考图7，图7显示了反相器单元400中各种晶体管的有源区层OD(图3)和覆盖栅极电极的特征。有源区层OD包括基底、隔离区和阱区。在部分实施例中，N型阱区N_well-1相邻于P型阱区P_well-1。基底、隔离区和阱区的形成和材料相似于图5A所描述，将不再赘述。
栅极电极504与在P型阱区P_well-1内且位于栅极电极504下方的有源区502A1与502A2形成晶体管N-1。在一实施例中，有源区502A1与502A2是鳍式且包括设置于栅极电极504下方的一或多个鳍结构(例如栅极电极504可以设置在有源区502A1和502A2的上方并沿着有源区502A1和502A2的侧壁延伸)。栅极电极504更与在N型阱区内且位于栅极电极504下方的有源区502B1与502B1形成晶体管P-1。在一实施例中，有源区502B1 502B2是鳍式且包括设置于栅极电极504下方的一或多个鳍结构(例如栅极电极504可以设置在有源区502B1和502B2的上方并沿着有源区502B1和502B2的侧壁延伸)。图7显示根据一些实施例所述每一有源区域502A1至502B2的单一鳍。根据其他实施例，每一有源区域502A1至502B2可具有单一鳍、双鳍、三鳍或更多，而每一有源区502A1至502B2中鳍的数量可以与反相器单元400中的其他有源区相同或不同。有源区502和栅极电极504的形成和材料相似于图5A所描述，将不再赘述。
如图7进一步所显示，电源节点Vss(参考图6)包括源/漏极接点506A，其位于反相器单元400(参考图3)的接点层CL。源/漏极接点506A是细长的且在X方向上具有平行于栅极电极504的延伸方向的纵向方向。源/漏极接点506A包括在有源区502A1和502A2的源/漏极的上方并与源/漏极电性连接的部分。
正电源节点Vdd(参考图6)包括源/漏极接点506B。由于电源节点Vss可以对称于正电源节点Vdd，因此源/漏极接点506B的描述分别相似于源/漏极接点506A，将不再赘述。源/漏极接点506B包括在有源区502B1和502B2的源/漏极的上方并与源/漏极电性连接的部分。
节点404(参考图6)包括源/漏极接点506C，其位于反相器单元400(参考图3)的接点层CL。源/漏极接点506C是细长的并且在X方向上具有平行于栅极电极504的延伸方向的纵向方向。源/漏极接点506C包括在有源区502A1、502A2、502B1和502B2的源/漏极的上方并与源/漏极电性连接的部分。
图7亦显示连接到栅极电极504的栅极接点512，其可将栅极电极504电性耦接于节点402以及电性耦接于覆盖栅极电极的一个或多个导电特征，其中导电特征可用来输入信号至反相器单元400。
图7更显示在导通孔层via_0和金属层M1中的反相器单元400的特征(参考图3)。在图7中，导通孔508(标示为508A至508C)设置在导通孔层via_0中(参考图3)，而电源(Vss)线510A和正电源(Vdd)线510B设置在金属层M1中(参考图3)。例如，金属层M1中的各种导线会设置在导通孔层via_0中的各种导通孔的上方。
如图7所显示，导通孔508A连接于源/漏极触点506A(例如晶体管N-1的源/漏极触点)。导通孔508A用来将晶体管N-1的源/漏极电性耦接至电源线510A。
导通孔508B连接于源/漏极触点506B(例如晶体管P-1的源/漏极触点)。导通孔508B用来将晶体管P-1的源/漏极电性耦接至正电源线510B。
导通孔508C连接于源/漏极触点506C(例如晶体管P-1与N-1的源/漏极触点)。导通孔508C用来将晶体管P-1与N-1的源/漏极电性耦接至节点404以及反相器单元400的输出端。
再者，逻辑单元可以安排成阵列，且可共享连续的电源线510A和连续的正电源线510B。例如，电源线510A和正电源线510B的一部分以及在所显示的反相器单元400中可以连接到位于相同行或列的其他逻辑单元的部分的电源线510A和正电源线510B，以形成逻辑单元阵列中每一行或列的连续电源线和连续正电源线。
此外，如图5A、图5I和图7所显示，SRAM单元10和反相器单元400具有相同的第一单元高度CH1。在部分实施例中，通过SRAM单元10的最小化可能单元高度来决定并将所决定的单元高度应用在逻辑单元可将第一单元高度CH1进行同步。在其他实施例中，第一单元高度CH1是由反相器单元400的最佳单元高度所决定，然后将最佳单元高度应用于SRAM单元10，以同步半导体芯片上的SRAM和逻辑单元的单元高度。再者，在部分实施例中，静态随机存取存储器单元和逻辑单元的布局更同步以便具有相同数量的有源区(参考具有四鳍的SRAM单元10和具有四鳍的逻辑单元400)。另外，在部分实施例中，静态随机存取存储器单元和逻辑单元的布局进一步同步，以便具有细长的源/漏极接点，其在X方向上具有纵向方向。由于存储器和逻辑单元相似的设计，SRAM单元和逻辑单元之间的这些同步可缩短了模块工艺的开发时间，使得更容易利用存储器和逻辑单元之间的技术知识，并使得更容易在生产期间维持良率。
图8显示根据一些实施例所述的SRAM单元600的布局。此实施例相似于图5A-图5I所描述的SRAM单元10。静态随机存取存储器单元600包括六个有源区302(标示为302A-302D2)。关于此实施例相似于先前实施例所描述的细节将不再重复。
有源区302A、302B1、302B2、302C、302D1和302D2可以由与先前所描述的相似的材料和工艺所形成，且将不再重复描述。在此实施例中，下拉晶体管PD-1包括两个有源区302B1和302B2(例如鳍302B1和302B2)、导通栅晶体管PG-1包括两个有源区302B1和302B2(例如鳍302B1和302B2)、下拉晶体管PD-2包括两个有源区302D1和302D2(例如鳍302D1和302D2)，以及导通栅晶体管PG-2包括两个有源区302D1和302D2(例如鳍302D1和302D2)。在部分实施例中，因为静态随机存取存储器单元600具有更多的有源区且可以处理更高的电流，而SRAM单元10具有更小的单元面积且可以更密集地封装在芯片上，所以静态随机存取存储器单元600被称为高性能静态随机存取存储器单元，而SRAM单元10被称为高密度静态随机存取存储器单元。虽然图8仅显示从有源区层OD经由导通孔层via_0的导电特征，但是其他剩余的层(例如M1-M4层)(参考图3)将如先前所描述的后续形成于SRAM单元10的实施例。
图9显示根据一些实施例所述的逻辑单元700的布局。此实施例相似于图7的逻辑单元400的实施例。逻辑单元700包括多达全部六个有源区502(标示为502A1至502B3)。关于此实施例相似于先前实施例的细节将不再重复。
有源区502A1、502A2、502A3、502B1、502B2噢502B3可以由与先前所描述的相似的材料和工艺所形成，且将不再重复描述。在此实施例中，晶体管N-1包括多达三个有源区502A1、502A2和502A3(例如鳍502A1、502A2和502A3)，而晶体管P-1包括多达三个有源区502B1、502B2和502B3(例如鳍502B1、502B2和502B3)。
再者，如图8和图9所显示，静态随机存取存储器单元600具有第二单元高度CH2，而逻辑单元700具有第二单元高度CH2。在部分实施例中，第二单元高度CH2由静态随机存取存储器单元600的最小可能单元高度所决定。在其他实施例中，第二单元高度CH2由逻辑单元的最佳单元高度所决定，然后将第二单元高度CH2应用在静态随机存取存储器单元600，以便同步半导体芯片上SRAM和逻辑单元的单元高度。
再者，虽然在图6、图7和图9中描述了反相器单元的特定上下文，但是在其他实施例中可以应用在其他逻辑单元配置，例如反及(NAND)栅、反或(NOR)栅、多工器、锁存器、正反器或是相似者。
在一些实施例中，第一逻辑单元包括一反向器、一反及栅、一反或栅、一多工器、一锁存器或是一正反器。
在一些实施例中，每一上述静态随机存取存储器单元包括一第一长条形接点，电性连接于上述静态随机存取存储器单元的上述第一数量的半导体鳍的至少两者，以及上述第一逻辑单元包括一第二长条形接点，电性连接于上述第一逻辑单元的上述第一数量的半导体鳍的至少两者。
在一些实施例中，半导体装置还包括：一第一金属层，设置在上述第一导通栅晶体管、上述第二导通栅晶体管、上述第一上拉晶体管、上述第二上拉晶体管、上述第一下拉晶体管、上述第二下拉晶体管的上方，包括一位元线以及一第一电源供应线；其中上述第一上拉晶体管以及上述第二上拉晶体管的源极电性连接于上述第一电源供应线，其中上述位元线以及上述第一电源供应线的纵向轴在一第一方向，而上述位元线的纵向轴在一第二方向，以及上述第二方向垂直于上述第一方向。
在一些实施例中，上述字元线设置在一第二金属层，以及上述第二金属层位于上述第一金属层上方。
在一些实施例中，半导体装置还包括：一第三金属层，设置在上述第二金属层的上方，包括一第二电源供应线以及一第三电源供应线，其中上述第一下拉晶体管以及上述第二下拉晶体管的源极分别电性连接于上述第二电源供应线以及上述第三电源供应线，其中上述第二电源供应线以及上述第三电源供应线的纵向轴在上述第二方向。
在一些实施例中，上述逻辑单元包括一反向器、一反及栅、一反或栅、一多工器、一锁存器或是一正反器。
在一些实施例中，上述字元线设置在上述第一上拉金属氧化物半导体导体元件、上述第二上拉金属氧化物半导体导体元件、上述第一下拉金属氧化物半导体导体元件与上述第二下拉金属氧化物半导体导体元件的上方的金属层，以及上述字元线从上述第三边界延伸至上述第四边界。
在一些实施例中，上述P型金属氧化物半导体导体元件包括延伸在一基底上的三半导体鳍，其中上述N型金属氧化物半导体导体元件包括延伸在上述基底上的三半导体鳍。
在一些实施例中，形成上述逻辑单元的步骤还包括形成一反向器、一反及栅、一反或栅、一多工器、一锁存器或是一正反器。
在一些实施例中，形成上述逻辑单元的步骤还包括：形成一第五半导体鳍以及一第六半导体鳍在一第三P型阱区中；以及形成一第七半导体鳍以及一第八半导体鳍在一第二N型阱区中，以及上述第二N型阱区相邻于上述第三P型阱区中。
根据本公开实施例，SRAM存储器单元布局和逻辑单元布局具有同步的单元设计，以缩短新技术节点的模块工艺开发的学习周期。例如，单元设计的同步可包括使单元高度同步、使布局的图案设计同步，和/或使每一单元的鳍的数量同步。由于存储器和逻辑单元的相似设计，使得存储器单元和逻辑单元之间单元设计的同步可缩短模块工艺的发展时间，更容易利用存储器和逻辑单元之间的技术知识，及更容易在生产期间维持良率。
虽然本公开已以多个实施例公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的精神和范围内，当可作些许的更动与润饰，因此本公开的保护范围当视后附的权利要求所界定者为准。
Claims (19)
1.一种半导体装置，包括：
一第一静态随机存取存储器阵列，包括多个静态随机存取存储器单元，其中每一上述静态随机存取存储器单元在布局上具有一第一单元高度；以及
一第一逻辑单元，设置在上述第一静态随机存取存储器阵列之外，其中上述第一逻辑单元在布局上具有上述第一单元高度，
其中上述第一单元高度是在上述静态随机存取存储器单元的一字元线方向上所测量。
2.如权利要求1所述的半导体装置，其中上述第一逻辑单元包括一反向器、一反及栅、一反或栅、一多工器、一锁存器或是一正反器。
3.如权利要求1所述的半导体装置，其中每一上述静态随机存取存储器单元包括一第一数量的半导体鳍，以及上述第一逻辑单元包括上述第一数量的半导体鳍。
4.如权利要求3所述的半导体装置，其中每一上述静态随机存取存储器单元包括一第一长条形接点，电性连接于上述静态随机存取存储器单元的上述第一数量的半导体鳍的至少两者，以及上述第一逻辑单元包括一第二长条形接点，电性连接于上述第一逻辑单元的上述第一数量的半导体鳍的至少两者。
5.如权利要求1所述的半导体装置，其中每一上述静态随机存取存储器单元包括：
一第一对的交互连接的反向器，提供两数据节点；
一第一导通栅晶体管，电性连接于上述第一对的交互连接的反向器；以及
一第二导通栅晶体管，电性连接于上述第一对的交互连接的反向器，
其中上述第一导通栅晶体管与上述第二导通栅晶体管的栅极电性连接于一字元线。
6.如权利要求5所述的半导体装置，其中上述第一对的交互连接的反向器包括：
一第一上拉晶体管以及一第二上拉晶体管；以及
一第一下拉晶体管以及一第二下拉晶体管，
其中上述第一下拉晶体管以及上述第二下拉晶体管与上述第一上拉晶体管以及上述第二上拉晶体管形成交互连接的两反向器。
7.如权利要求6所述的半导体装置，还包括：
一第一金属层，设置在上述第一导通栅晶体管、上述第二导通栅晶体管、上述第一上拉晶体管、上述第二上拉晶体管、上述第一下拉晶体管、上述第二下拉晶体管的上方，包括一位元线以及一第一电源供应线；
其中上述第一上拉晶体管以及上述第二上拉晶体管的源极电性连接于上述第一电源供应线，
其中上述位元线以及上述第一电源供应线的纵向轴在一第一方向，而上述字元线的纵向轴在一第二方向，以及上述第二方向垂直于上述第一方向。
8.如权利要求7所述的半导体装置，其中上述字元线设置在一第二金属层，以及上述第二金属层位于上述第一金属层上方。
9.如权利要求8所述的半导体装置，还包括：
一第三金属层，设置在上述第二金属层的上方，包括一第二电源供应线以及一第三电源供应线，
其中上述第一下拉晶体管以及上述第二下拉晶体管的源极分别电性连接于上述第二电源供应线以及上述第三电源供应线，
其中上述第二电源供应线以及上述第三电源供应线的纵向轴在上述第二方向。
10.一种集成电路结构，包括：
一静态随机存取存储器单元，包括一第一数量的半导体鳍，其中上述静态随机存取存储器单元在布局上具有互相平行的一第一边界以及一第二边界，以及具有互相平行的一第三边界以及一第四边界，其中上述静态随机存取存储器单元具有一第一单元高度，以及上述第一单元高度是从上述第三边界测量至上述第四边界而得到；以及
一逻辑单元，包括上述第一数量的半导体鳍，其中上述逻辑单元具有上述第一单元高度。
11.如权利要求10所述的集成电路结构，其中上述逻辑单元包括一反向器、一反及栅、一反或栅、一多工器、一锁存器或是一正反器。
12.如权利要求10所述的集成电路结构，其中上述静态随机存取存储器单元还包括：
一第一上拉金属氧化物半导体导体元件以及一第二上拉金属氧化物半导体导体元件；
一第一下拉金属氧化物半导体导体元件以及一第二下拉金属氧化物半导体导体元件，其中上述第一下拉金属氧化物半导体导体元件以及上述第二下拉金属氧化物半导体导体元件与上述第一上拉金属氧化物半导体导体元件体以及上述第二上拉金属氧化物半导体导体元件形成交互连接的两反向器；
一第一导通栅晶体管，具有一源极或一漏极电性连接于上述第一上拉金属氧化物半导体导体元件以及上述第一下拉金属氧化物半导体导体元件的漏极；以及
一第二导通栅晶体管，具有一源极或一漏极电性连接于上述第二上拉金属氧化物半导体导体元件以及上述第二下拉金属氧化物半导体导体元件的漏极；
其中上述第一导通栅晶体管与上述第二导通栅晶体管的栅极电性连接于一字元线。
13.如权利要求12所述的集成电路结构，其中上述字元线设置在上述第一上拉金属氧化物半导体导体元件、上述第二上拉金属氧化物半导体导体元件、上述第一下拉金属氧化物半导体导体元件与上述第二下拉金属氧化物半导体导体元件的上方的金属层，以及上述字元线从上述第三边界延伸至上述第四边界。
14.如权利要求10所述的集成电路结构，其中上述逻辑单元包括一P型金属氧化物半导体导体元件以及一N型金属氧化物半导体导体元件，其中上述P型金属氧化物半导体导体元件耦接于一第一电源供应线以及一第一节点之间，以及上述N型金属氧化物半导体导体元件耦接于一第二电源供应线以及上述第一节点之间，且上述N型金属氧化物半导体导体元件以及上述P型金属氧化物半导体导体元件分享一共同栅极电极。
15.如权利要求14所述的集成电路结构，其中上述P型金属氧化物半导体导体元件包括延伸在一基底上的三半导体鳍，其中上述N型金属氧化物半导体导体元件包括延伸在上述基底上的三半导体鳍。
16.一种半导体装置的形成方法，包括：
在一第一半导体装置中形成包括多个静态随机存取存储器单元的一第一静态随机存取存储器阵列，其中每一上述静态随机存取存储器单元具有一第一数量的半导体鳍，且在布局上具有互相平行的一第一边界以及一第二边界，以及具有互相平行的一第三边界以及一第四边界，其中上述静态随机存取存储器单元具有一第一单元高度，以及上述第一单元高度是从上述第三边界测量至上述第四边界而得到；
在上述第一半导体装置中形成一逻辑单元，其中上述逻辑单元具有上述第一数量的半导体鳍以及上述第一单元高度。
17.如权利要求16所述的半导体装置的形成方法，其中形成上述逻辑单元的步骤还包括形成一反向器、一反及栅、一反或栅、一多工器、一锁存器或是一正反器。
18.如权利要求16所述的半导体装置的形成方法，其中形成每一上述静态随机存取存储器单元的步骤还包括：
形成一第一半导体鳍在一第一P型阱区中，以及一第二半导体鳍在一第二P型阱区中；以及
形成一第三半导体鳍以及一第四半导体鳍在一第一N型阱区中，其中上述第一N型阱区设置在上述第一P型阱区以及上述第二P型阱区之间。
19.如权利要求18所述的半导体装置的形成方法，其中形成上述逻辑单元的步骤还包括：
形成一第五半导体鳍以及一第六半导体鳍在一第三P型阱区中；以及
形成一第七半导体鳍以及一第八半导体鳍在一第二N型阱区中，以及上述第二N型阱区相邻于上述第三P型阱区中。
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