KR20130063440A - 집적회로 내의 ｆｉｎＦＥＴ ＳＲＡＭ 어레이를 위한 방법 및 장치 - Google Patents

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Abstract

단일 집적회로상에 단일 finFET와 다중 finFET SRAM 어레이를 제공하기 위한 방법 및 장치가 제공된다. 복수의 제1 비트 셀의 제1 단일 포트 SRAM 어레이가 설명되며, 각 제1 비트 셀은 Y 피치 Y1과 X 피치 X1을 가지며, X1 대 Y1의 비율은 2 이상이고, 각 비트 셀은 6T SRAM 셀을 형성하기 위한 단일 핀 finFET 트랜지스터와, 제1 전압 제어 회로에 연결된 셀 CVdd 공급을 더 구비하며, 복수의 제2 비트 셀의 제2 단일 포트 SRAM 어레이가 설명되는데, 각 제2 비트 셀은 Y 피치 Y2와, X 피치 X2를 구비하고, X2 대 Y2의 비율은 3 이상이고, 복수의 제2 비트 셀 각각은 다중 핀 finFET 트랜지스터를 갖는 6T SRAM 셀을 포함하고, X2 대 X1의 비율은 약 1.1보다 크다.

Description

집적회로 내의 ｆｉｎＦＥＴ ＳＲＡＭ 어레이를 위한 방법 및 장치{METHODS AND APPARATUS FOR FINFET SRAM ARRAYS IN INTEGRATED CIRCUITS}
본 발명은 집적회로 내의 finFET SRAM 어레이를 위한 방법 및 장치에 대한 것이다.
관련 출원
본 출원은 출원 대리인 참조 번호가 TSM11-1189이고, 발명의 명칭이 " Method and Apparatus for finFET SRAM Cells"인, 2011년 12월 6일에 출원된 미국 출원 13/312,828과 관련이 있고, 참조에 의해 그 전체가 본 명세서에 병합된다.
정적 랜덤 액세스 메모리(SRAM: static random access memory) 어레이는 집적 회로 장치에 저장하기 위해 일반적으로 사용된다. finFET 트랜지스터 기술에서의 최근의 향상은 향상된 finFET 트랜지스터를 사용하는 향상된 SRAM 셀을 가능케 했다. 반도체 기판의 표면에서 형성된 채널을 갖는 종래의 평면형 MOS 트랜지스터와 대조적으로, finFET는 3차원 채널 영역을 갖는다. finFET에서, 트랜지스터를 위한 채널은 반도체 물질의 "핀(fin)"의 측면과, 때때로는, 상단 상에 형성된다. 게이트, 즉, 일반적으로 폴리실리콘 또는 금속 게이트는 핀 위에서 연장되고, 게이트 유전체는 게이트와 핀 사이에 배치된다. 반도체 공정 크기 조정(scaling)을 사용하고, 감소된 게이트 길이와 관련해서 장치의 전체적 크기가 감소될 때 조차, 낮은 실리콘 면적 비용으로 적당한 채널 폭 특징을 제공하면서, finFET 채널 영역의 3차원 형태는 실리콘 면적이 증가되지 않고 게이트 폭이 증가되는 것을 허용한다.
하지만, SRAM 셀이 풀업(PU: pull up) 트랜지스터와 또한 패스 게이트(PG: pass gate) 트랜지스터를 위해 단일 finFET 트랜지스터를 사용해서 형성될 때, PU와 PG 트랜지스터를 위한 온 전류("Ion")의 "알파 비율"은 부정적으로(nagatively) 영향을 받는다. 그러므로, 이런 트랜지스터로부터 형성된 SRAM 셀은 불량한 기록 마진 메트릭(write margin metric)을 보일 수 있고, 셀의 포지티브(positive) 공급 전압(Vcc)이 하강될 수 있는("Vcc_min") 분량은 적절한 동작을 유지하면서 감소될 것이다. 감소된 Vcc_min 메트릭은 SRAM 셀을 사용해서 집적회로를 위한 전력 소모에 대해 부정적으로 영향을 끼친다. 기존의 접근법에서, finFET 장치 중 특정 장치의 게이트 길이 스큐(skew) 조정과 문턱 전압(Vt) 튜닝과 같은 해결법이 SRAM 셀의 성능을 증가시키기 위해 사용된다. 하지만, 이런 접근법은 추가적인 리소그래피 또는 추가된 이온 주입의 단점을 가지며, 제조 공정시에 비용을 증가시키고, 심각한 치수 또는 셀 크기 어려움(concerns)을 발생시킬 수 있다.
일부 응용에서, 집적회로에서 사용하기 위한 SRAM 어레이의 주요 목표는 저장된 비트 당 사용되는 실리콘 면적인데, 이러한 면적은 가능한 최대한 감소될 필요가 있다. 하지만, SRAM 저장 장치가 레벨 1("L1") 또는 레벨 2("L2") 온-보드 캐시와 같은, 마이크로프로세서를 위한 캐시 저장 장치에서와 같은, 고속 데이터 액세스를 위해 사용되는 경우에, 액세스 속도는 또는 매우 중요하다. 이러한 GHz 속도의 캐시 SRAM을 위해, 셀은 트랜지스터 구동 전류와 동작 속도를 증가시키도록 더 큰 폭을 갖는 트랜지스터 장치로부터 형성될 수 있다. 이러한 장치에 더 높은 구동 전류를 제공하기 위해 현재 사용되는 Vt 또는 다른 공정 조정의 사용은 추가적인 공정 비용과 제조 문제점을 발생시킨다.
본 발명은 행과 열로 배열된 복수의 제1 비트 셀의 제1 단일 포트 SRAM 어레이 - 각 비트 셀은 거리 Y1의 y 피치와, 거리 X1의 x 피치를 가지며, X1 대 Y1의 비율은 2 이상이고, 복수의 비트 셀 각각은 단일 핀 finFET 트랜지스터의 6T SRAM 셀을 형성하고, 상기 제1 비트 셀 각각은 제1 전압 제어 회로로부터 셀 포지티브(positive) 전압 공급(CVdd)을 수신함 -; 및 행과 열로 배열된 복수의 제2 비트 셀의 제2 단일 포트 SRAM 어레이 - 각 제2 비트 셀은 거리 Y2의 y 피치와 거리 X2의 x 피치를 가지며, X2 대 Y2의 비율은 3 이상이고, 상기 복수의 제2 비트 셀 각각은 다중 핀 finFET 트랜지스터를 포함하는 6T SRAM 셀을 더 포함하고, 상기 제2 비트 셀 각각은 제2 전압 제어 회로부터 제2 셀 포지티브 전압 공급(CVdd)을 수신함 -;를 포함하고, X2 대 X1의 비율은 1.1 보다 큰 것인 집적회로를 제공한다.
또한, 본 발명은 행과 열로 배열된 복수의 제1 비트 셀의 제1 단일 포트 SRAM 어레이 - 각 비트 셀은 거리 Y1의 y 피치와, 거리 X1의 x 피치를 가지며, X1 대 Y1의 비율은 2 이상이고, 복수의 비트 셀 각각은 단일 핀 finFET 트랜지스터의 6T SRAM 셀을 형성하고, 상기 제1 비트 셀 각각은 제1 전압 제어 회로로부터 셀 포지티브(positive) 전압 공급(CVdd)을 수신함 -; 및 행과 열로 배열된 복수의 제2 비트 셀의 제2 단일 포트 SRAM 어레이 - 각 제2 비트 셀은 거리 Y2의 y 피치와 거리 X2의 x 피치를 가지며, X2 대 Y2의 비율은 3 이상이고, 상기 복수의 제2 비트 셀 각각은 다중 핀 finFET 트랜지스터를 포함하는 6T SRAM 셀을 더 포함하고, 상기 제2 비트 셀 각각은 미리 결정된 Vdd 전압 공급으로부터 제2 셀 포지티브 전압 공급(CVdd)을 수신함 -;를 포함하고, X2 대 X1의 비율은 1.1 보다 큰 것인 집적회로를 제공한다.
또한, 본 발명은 집적회로 상에 제1 단일 포트 SRAM 어레이를 제공하는 단계 - 상기 제1 단일 포트 SRAM 어레이는 단일 핀 finFET 풀업 장치와 단일 핀 finfET 풀다운 장치를 각각 포함하고, 저장 노드와 상보 저장 노드 상에 데이터를 저장하기 위한 교차 연결된 인버터 쌍을 각각 포함하는 복수의 제1 크기 비트 셀과, 비트 라인과, 상보 비트 라인과, 상기 저장 노드와 상기 상보 저장 노드 중 각각의 노드 사이에 각각 연결된 통과 게이트 쌍을 더 포함하고, 상기 통과 게이트 각각은 워드 라인에 연결된 게이트를 갖는 단일 핀 finFET 장치와, 제1 셀 포지티브 전압 공급(CVdd)을 상기 제1 크기 비트 셀에 출력시키는 제1 전압 제어 회로를 포함함 -; 상기 집적회로 상에 제2 단일 포트 SRAM 어레이를 제공하는 단계 - 상기 제2 단일 포트 SRAM 어레이는 단일 핀 finFET 풀업 장치와 단일 핀 finfET 풀다운 장치를 각각 포함하고, 저장 노드와 상보 저장 노드 상에 데이터를 저장하기 위한 교차 연결된 인버터 쌍을 각각 포함하는 복수의 제2 크기 비트 셀과, 비트 라인과, 상보 비트 라인과, 상기 저장 노드와 상기 상보 저장 노드 중 각각의 노드 사이에 각각 연결된 통과 게이트 쌍을 포함하고, 상기 통과 게이트 각각은 워드 라인에 연결된 게이트를 갖는 다중 핀 finFET 장치와, 제2 셀 포지티브 전압 공급(CVdd)을 상기 제2 크기 비트 셀에 출력시키는 제2 전압 제어 회로를 포함함 -; 상기 제1 전압 제어 회로와 상기 제2 전압 제어 회로를 주변부(periphery) 전압(Vdd)에 연결시키는 단계; 및
선택된 동작 동안 상기 제1 셀 포지티브 전압 공급(CVdd)을 변경시키도록 상기 제1 전압 제어 회로를 동작시키는 단계를 포함하는 방법을 제공한다.
본 발명은 단일 집적 회로 내에서 제1 및 제2 유형의 SRAM 셀 어레이 모두를 사용함으로써, 고속 SRAM 어레이와 고밀도 SRAM 어레이 모두를 위해 요구되는 성능이 주입 조정과 같은 추가적인 광리소그래피 단계를 위해 추가되는 제조 비용 없이 통상적인 공정 및 간단한 제조 단계를 사용해서 동일 장치 상에서 충족될 수 있는 효과를 제공한다.
본 발명 및 그 이점의 보다 완전한 이해를 위해, 첨부된 도면들과 관련해서 이하의 설명이 이제 참조된다.
도 1은 실시예에서 사용하기 위한 SRAM 셀을 간략화된 회로 개략도에서 묘사한다.
도 2는 실시예에서 사용하기 위한 대안적인 SRAM 셀을 다른 간략화된 회로 개략도에서 묘사한다.
도 3은 실시예에서 사용하기 위한 벌크(bulk) 다중 핀 finFET 장치를 단면도에서 묘사한다.
도 4는 실시예에서 사용하기 위한 절연체상 실리콘(silicon-on-insulator) 다중 핀 finFET 장치를 단면도에서 묘사한다.
도 5는 일 실시예의 SRAM 셀의 배치를 평면도에서 묘사한다.
도 6은 대안적인 실시예의 SRAM 셀의 배치를 평면도에서 묘사한다.
도 7은 다른 대안적인 실시예의 SRAM 셀의 배치를 다른 평면도에서 묘사한다.
도 8은 SRAM 어레이 실시예에서 사용하기 위한 금속화 패턴을 셀을 평면도에서 묘사한다.
도 9는 SRAM 어레이 실시예에서 사용하기 위한 대안적인 금속화 패턴을 평면도에서 묘사한다.
도 10은 실시예에서 사용하기 위한 전압 제어 회로를 블록도로 묘사한다.
도 11은 대안적인 실시예의 전압 제어 회로를 블록도에서 묘사한다.
도 12는 SRAM 어레이 실시예를 블록도에서 묘사한다.
도 13은 SRAM 어레이 실시예를 위한 셀 배치를 평면도에서 묘사한다.
도 14는 도 13의 웰 스트랩(well strap) 셀을 위한 배치를 평면도에서 묘사한다.
도 15는 집적회로 실시예를 블록도에서 묘사한다.
도 16은 방법 실시예를 흐름도에서 묘사한다.
도면과 개략도는 본 발명을 예증하지만 제한하는 것으로 의도되지 않고, 본 발명의 실시예의 예이며, 설명적인 목적을 위해 간략화되었고, 실제 크기로 그려진 것은 아니다.
이하에서는 본 발명의 예시 및 예증적인 실시예들의 제조 및 이용을 자세하게 논의한다. 하지만, 본 발명개시는 폭넓은 다양한 특정 상황에서 구현될 수 있는 다수의 적용가능한 발명 사상을 제공한다는 점을 이해해야 한다. 논의되는 특정 실시예들은 본 출원의 개시된 개념을 제조하고 사용하기 위한 특정한 방식들을 단지 예증할뿐이며, 첨부된 청구항들의 범위를 제한하지 않는다.
이제 예시가 상세히 설명되는 본 출원의 실시예는 단일 집적 회로 내에서 제조될 고밀도 단일 핀 finFET SRAM 셀 어레이와 고속 다중 핀 finFET SRAM 셀 어레이 모두를 포함하는 집적 회로를 제조하기 위한 진보적인 방법 및 장치를 제공한다. 장치의 제조는 추가되는 공정 단계가 없이, 그리고 추가되는 광리소그래피 복잡도가 없이 수행되고, 두 유형의 SRAM 셀 어레이는 Vt 조정, 맞춤화된 채널 또는 게이트 길이 장치, 또는 주입 조정을 필요치 않고 일반적인 공정에서 finFET 장치로부터 형성된다.
일 실시예에서, 제1 유형 SRAM 셀 어레이는 셀 내에서 모든 트랜지스터를 위해 단일 핀 finFET 트랜지스터를 사용해서 제공된다. 6개의 트랜지스터("6T")를 갖는 단일 포트 SRAM 셀과 8개의 트랜지스터("8T")를 갖는 이중 포트 SRAM 셀이 대안적인 실시예로서 개시된다. 더 고속의 SRAM 어레이를 위한 제2 유형 SRAM 셀이 또한 제공된다. 실시예에서, 제2 유형 SRAM 셀은 다중 핀 finFET 트랜지스터를 사용해서 특정 트랜지스터를 위해 더 높은 구동 전류를 제공한다. 다중 핀 finFET 트랜지스터는 SRAM 셀 내의 패스 게이트와 풀다운 장치를 위해 더 높은 구동 전류를 제공한다. 실시예에서, 다중 핀 finFET는 병렬로 연결된 finFET 트랜지스터에게 제공할 2개 이상의 핀을 갖는다. 일부 실시예에서, 풀다운 트랜지스터는 단일 핀 finFET 장치로서 남게 된다. 실시예는 PG_Ion 전류를 증가시키는 것을 통해 향상된 알파 비율을 제공하며, 따라서 셀에 대한 기록 마진을 향상시킨다. 단일 집적 회로 내에서 제1 및 제2 유형의 SRAM 셀 어레이 모두를 사용함으로써, 고속 SRAM 어레이와 고밀도 SRAM 어레이 모두를 위해 요구되는 성능이 주입 조정과 같은 추가적인 광리소그래피 단계를 위해 추가되는 제조 비용 없이 통상적인 공정 및 간단한 제조 단계를 사용해서 동일 장치 상에서 충족될 수 있다.
도 1은 실시예에서 사용하기 위한 6T SRAM 셀(10)을 간단한 회로도에서 묘사한다. 도 1에서, 셀(10)은 "SN" 및 "SNB"라고 라벨 표기된 저장 노드 상에 참 및 상보적인(true and complementary) 형태로 데이터를 저장한다. 비트 라인{종종 "디지트(digit)" 라인이라 칭함)은 "BL"이라고 라벨 표기된 비드 라인과 "BLB"라고 라벨 표기된 비트 라인 바(bar) 상에 트루(true) 및 상보적인 형태로 SRAM 셀로부터 데이터를 송수신한다. 6T 셀(10)을 사용하는 SRAM 어레이에서, 셀은 행(row) 및 열(column)에 배열되고, 통상적으로 열은 각각의 비트 라인 쌍 사이에 배치된 셀을 가지면서, 비트 라인 쌍에 의해 형성된다. 패스 게이트 트랜지스터(PG-1과 PG-2)는 판독 및 기록 동작 동안 SRAM 셀의 저장 노드로의 액세스를 제공하고, 워드 라인 "WL" 상의 전압에 응답하여 비트 라인에 저장 노드를 연동한다.
SRAM 회로의 저장 부분은 CMOS 인버터들의 교차 연결된 쌍을 구성하는 4개의 트랜지스터로부터 형성된다. 풀업 트랜지스터(PU-1)와 풀다운 트랜지스터 (PD-1)는 저장 노드(SN)에서 출력을 갖는 하나의 인버터를 형성한다. 풀업 트랜지스터(PU-2)와 풀다운 트랜지스터(PD-2)는 저장 노드(SNB)에서 출력을 갖는 다른 하나의 인버터를 형성한다. 제1 인버터의 입력은 트랜지스터(PU-1과 PU-2)의 게이트에 연결된 노드(SNB)이고, 제2 인버터의 입력은 트랜지스터(PU-2와 PD-2)의 게이트에 연결된 노드(SN)이다. 풀업 트랜지스터(PU-1과 PU-2)는 도시된 것과 같이 p-형 트랜지스터일 수 있으며, 이러한 p-형 트랜지스터의 게이트 단말이 문턱 전압 미만일 때, 이러한 트랜지스터는 턴온되어, 각각의 저장 노드에 "CVdd"라고 라벨 표시된 셀의 포지티브 전압 공급을 연결하여, 출력단에서 노드에 대해 "풀링 업(pulling up)"을 수행한다. 풀 다운 트랜지스터는 통상적으로 n-형 트랜지스터이고, 게이트 전압이 미리결정된 문턱 전압을 초과할 때, 풀다운 트랜지스터는 턴온되어, 접지 또는 "셀 Vss"를 위해 "CVss"라고 라벨 표시된 Vss 공급에 각각의 저장 노드를 연결시킨다. 전압 공급은 CVdd를 위해 CVddN1, CVddN2라고 라벨 표시되고, CVss를 위해 CVssN1, CVssN2라고 라벨 표시된 노드에서 셀에 연결될 것이다.
동작시에, 만약 통과 게이트 PG1과 PG2가 비활성이라면, SRAM 셀(10)은 노드 SN과 SNB에서 무기한으로 노드 SN과 SNB에서 상보(complementary) 값을 유지할 것이다. 이것은 교차 연결된 인버터 쌍의 각 인버터가 다른 인버터의 입력을 구동시켜서, 저장 노드에서 전압을 유지하기 때문이다. 이런 상황은 전력이 SRAM으로부터 제거되거나 기록 주기가 수행되어 저장된 데이터를 변경시킬 때까지 안정되게 유지될 것이다.
기록 주기 동안, 워드 라인(WL)은 활성화되고 (통상적으로, 논리값 1 또는 "고" 전압), 통과 게이트(PG1과 PG2)를 턴온하고, 저장 노드(SN과 SNB)를 각각의 비트 라인에 연결한다. 만약 저장 노드(SN)이 "논리값 1" 또는 고전압이고, 비트 라인 전압(BL)은 "제로" 또는 낮은 전압이면, 통과 게이트 트랜지스터 (PG-1)와 비트 라인(BL)은 풀업 트랜지스터(PU-1)의 동작과는 반대로 저장 노드 (SN)를 방전시킬 것이다. 한편, 비트 라인(BLB) 상의 상보 데이터는 "1" 또는 고전압일것이며, 이 데이터는 노드(SNB)에 저장된 "낮은" 전압 또는 "제로" 전압에 연결될 것이다. 따라서, 풀다운 트랜지스터(PD-2)는 비트 라인(BLB)에 대해 풀다운 하는 것을 시도할 것이다. 저장 노드(SNB)가 상승할 때, 풀업 트랜지스터(PU-1)는 차단될 것이고, 유사하게, {(통과 게이트(PG-1)를 통한 방전 때문에} 저장 노드(SN) 값이 하강할 때, 풀다운 트랜지스터(PD-2)는 차단될 것이고, 유사하게, 풀업 트랜지스터(PU-1)는 턴온되고, 저장 노드(SN)은 "1" 또는 고전압으로 상승될 것이다. 따라서, 기록 주기 동안, 풀업 트랜지스터(PU-1와 PU-2)는 연결되어, 저장된 데이터가 스위칭될 때 통과 게이트 트랜지스터(PG1과 PG-2)에 대해 반작용을 하게(oppose) 되는데, 이런 동작은 "알파" 비율이 기록 액세스 시간(times)을 위해 중요한 이유이다. 만약 트루 및 상보 비트 라인 쌍 상에 제공된 기록 데이터가 SRAM 셀에 이미 저장된 데이터와 상이하다면, 통과 게이트(PG-1과 PG-2)는 기록 동안 트랜지스터(PU-1과 PU-2)의 "풀업"을 극복할 수 있어야 한다.
판독 주기 동안, 비트 라인(BL)과 비트 라인 바(BLB)는 "프리차지 (precharge)" 동작에서 중간 전압 또는 고전압에 놓이게 될 수 있다. 하지만, 판독 주기 동안, 비트 라인은 초기에 능동적으로 구동되지 않는다. 그런 다음, 워드 라인(WL)은 활성화되고, 각각의 비트 라인을 저장 노드(SN과 SNB)에 연결시킨다. 두 개의 저장 노드들 중 하나는 논리값 "제로" 또는 낮은 전압일 것인데, 이는 풀다운 트랜지스터 PD-1 또는 PD-2 중 하나가 통과 게이트 PG-1 또는 PG-2를 통해 비트 라인에 연결되고, 풀다운 트랜지스터가 비트 라인을 풀링다운하도록 이러한 비트 라인을 방전할 필요가 있다는 것을 의미한다. 그래서, 풀다운 트랜지스터의 구동 세기는 판독 액세스 시간에 영향을 준다. 대조적으로, 만약 비트 라인이 논리값 "1"인 프리차징된 전압이고, 대응되는 저장된 값이 논리값 "1이면, 이러한 비트 라인에 연결된 풀업 트랜지스터(PU-1 또는 PU-2)는 단지 비트 라인상의 전압만을 유지해야 하고, 따라서, 풀업 트랜지스터의 구동 세기는 판독 액세스 시간에 중요하지 않다는 것을 알 수 있다.
대안적인 SRAM 셀 배열에서, 이중 포트 SRAM 셀이 실시예에서 사용될 수 있다. 도 2는 이중 포트 SRAM 셀(12)을 간략화된 회로도에서 묘사한다. 다시, 도 1의 6T SRAM 셀은 도 1에서와 동일한 방식으로 일반적으로 제공되지만, 이제 위에서 설명된 비트 라인은 기록 동작을 위해서만 사용되고, W_BL과 W_BLB라고 라벨 표시된다. 전용 기록 워드 라인(W_WL)은 기록 비트 라인(W_BL과 W_BLB)을 SRAM 셀의 저장 노드(SN와 SNB)에 연결시키기 위해 제공된다. 트랜지스터는 기록 통과 게이트 1을 위해 W-PG1, 기록 통과 게이트 2를 위해 W-PG2, 기록 풀다운 트랜지스터 1를 위해 W-PD1, 그리고 기록 풀다운 트랜지스터 2를 위해 W-PD2라고 라벨 표시된다. 기록 워드 라인은 W_WL이라고 라벨 표시된다.
저장 및 기록을 위해, SRAM 셀(12)은 도 1의 6T 셀(10)에 대해 위에서 설명된 것과 같이 동작한다. 기록 동작 동안, 워드 라인 W_WL은 W_BL과 W_BLB의 기록 비트 라인 쌍을 SRAM 셀(12) 내의 각각의 저장 노드(SN와 SNB)에 연결시킨다. 저장된 데이터는 노드(CVddN1, CVddN2, CVssN1과, CVssN2)에서 셀 포지티브 공급(CVdd)과 접지 또는 Vss 공급(CVss)을 통해 셀에 공급되는 한 유지될 것이다.
판독 동작은 이 실시예와는 다른데, R_BL이라고 라벨 표시된 전용 판독 비트 라인을 갖는다. 전용 판독 비트 라인의 사용은 작은 신호 감지 증폭기가 R_BL 상의 작은 판독 출력 신호를 SRAM 어레이의 출력단에서의 완전한 논리값 수준까지 증폭하기 위해 사용되게 한다. SRAM 셀은 판독 동안에 더 이상 출력 비트 라인에 연결되지 않아서 풀업 트랜지스터상에 더 작은 부하를 허용하여, 더 작은 Vcc_min이 사용되게 한다. 이런 실시예에서, 저장 노드(SN)는 통상적으로 n-형 장치인 풀다운 트랜지스터인 트랜지스터(R-PD)의 게이트에 연결된다. 노드(CVssN3)는 접지 또는 Vss 전압에 연결된다. 판독 동작 동안, 판독 워드 라인(R_WL)이 활성화되어, 통과 게이트(R-PG)로 하여금 판독 비트 라인(R_BL)을 풀다운 장치(R_PD)에 연결되게 한다. 저장 노드(SN)는 비트 라인에 연결되지 않고 R_PD 트랜지스터 게이트에 연결되어, SRAM 셀에서 더 고속의 동작과 더 낮은 전압 수준을 가능케 한다. 추가된 판독 포트는 두 개의 추가적인 트랜지스터와, 셀의 열을 통과하는 전용 판독 비트를 필요로 한다. 하지만, 전욕 판독 포트는 SRAM 셀을 위해 더 낮은 동작 전압(더 낮은 Vcc_min)을 제공할 뿐만 아니라 대역폭을 또한 증가시킨다.
도 3은 실시예에서 사용될 수 있는 다중 핀 finFET 장치(30)를 단면도에서 묘사한다. 도 3에서, 반도체 기판(31)이 도시된다. 이러한 "벌크 핀" 배열에서, 핀(33)은 반도체 물질로부터 형성된다. 핀(33)은 기판(31)으로부터 반도체 물질을 제거하도록 예를 들면, 광리소그래피 패턴과 에칭 공정을 수행함으로써 형성될 수 있다. 필드 산화물 또는 다른 유전체(35)는 기판 표면 상에 증착되고, 핀(33)의 측면 위로 부분적으로 연장되는 것이 도시된다. 게이트 유전체(37)는 핀(33)의 수직면과 상단 상에 형성되는 것이 도시된다. 게이트(39)는 핀(33)과 유전체(37) 위에 증착된 것이 도시된다. 활성 영역이 핀(33) 각각의 상단면에, 그리고 수직면을 따라 형성된다. 공통 게이트(39)는 3개의 핀 위에 연장된다. 만약 3개의 핀이 또한 병렬로 함께 연결되면, 단일 finFET 트랜지스터가 형성될 수 있고, 대안적으로, 공통 게이트 연결부를 갖는 3개의 단일 핀 finFET 트랜지스터가 도 3에 도시된 구조를 사용해서 형성될 수 있다. 레벨 사이의(interlevel) 유전 물질(41)은 게이트 물질 위에 증착된 것이 도시된다. 게이트(39)는 예를 들면, 도핑된 폴리실리콘일 수 있다. 실리사이드는 저항을 감소시키기 위해 게이트(39) 위에 형성될 수 있다. 금속 게이트 물질은 폴리실리콘 대신에 또는 이것과 결합해서 게이트(39)를 위해 사용될 수 있다. 게이트 유전체(37)는 게이트 유전체를 위한 산화물, 질화물, 고-k 또는 저-k 물질일 수 있다. 유전 물질의 다중층은 기존에 알려진 대로 게이트 유전체, 필드 산화물, 또는 층간 유전체를 위해 사용될 수 있다. 핀(33)은 게이트(39)에 의해 덮혀지는 채널 영역 밖의 소스 및 드레인 영역을 형성하여, FET 트랜지스터를 형성하도록 도핑될 수 있다. 대안적으로, 핀은 균일하게 도핑된 핀을 갖는 공핍형(depletion mode) 트랜지스터를 형성할 수 있다.
대안적인 실시예에서, 도 4는 절연체상 실리콘, 즉, "SOI"의 실시예 finFET 트랜지스터(40)를 단면도에서 묘사한다. 도 4에서, 다수의 소자는 도 3의 소자와 동일하고, 공통 참조 번호가 이러한 소자를 위해 사용된다. 비제한적 예시로서 실리콘, 게르마늄 등을 포함하는 반도체 기판 또는 다른 기판일 수 있는 기판(31)은 이 기판 위에 증착된 필드 산화물 또는 다른 유전체(35)를 갖는 것으로 도시된다. 에피택샬하게(epitaxially) 성장된 핀(43)은 절연체(35)의 표면 상에 형성되는 것으로 도시된다. 게이트 유전체(37), 게이트(39)와 레벨 간 유전체(41)는 도 3에 도시된 것과 같이 일반적으로 배치된다. SOI 핀의 사용은 핀을 형성하기 위한 처리를 상이하게 만들지만, 나머지 소자들은 도 3의 실시예를 위한 것과 동일한 방식으로 형성될 수 있고, 벌크 핀 또는 SOI 핀 접근법이 이하에서 설명되는 SRAM 어레이 셀과 함께 사용될 수 있다.
도 5는 단일 핀 유형의 제1 예시적인 실시예의 SRAM 셀(50)의 배치를 평면도에서 묘사한다. 도 5에서, 국부적 상호연결부, 핀과 웰(well)이 단일 핀 finFET 장치를 사용해서 6T SRAM 셀을 위해 도시된다. 트랜지스터는 예를 들면, PG-1, PU-2 등과 같이 위에서 도 1에서와 같이 라벨 표시된다. 핀1과 핀4는 P_웰-1 and P_웰-2 위에 형성된다. 핀2와 3은 p형 트랜지스터(PU-1, PU-2)를 위한 반도체 영역을 제공하도록 N_웰 영역 위에 형성된다. N_웰 영역은 p형 반도체의 트랜지스터 또는 벌크 단말을 위한 접촉부를 또한 제공하고, SRAM 셀의 실시예에서 성능을 더 향상시키기 위해 상이한 포지티브 전압에 연결될 수 있다. 핀은 핀1을 위해 PD-1 및 PG-1, 그리고 핀4를 위해 PD-2 및 PG-2와 같은 n형 장치를 위한 채널, 소스 및 드레인 영역을 제공한다. 게이트 물질은 각 트랜지스터를 위해 도시되고, 게이트는 핀 위에 배치되고, 트랜지스터가 형성된다. 따라서, 예증을 위한 것이고, 임의로 선택된 이러한 방향에서, PD-1은 Fin1의 하부 위에 형성되고, PD-2는 Fin4의 하부 위에 형성된다.
핀은 또한 SRAM 셀을 비트 라인, 워드 라인과 셀 전원(CVdd 및 CVss)에 연결시키기 위해 상부 레벨 금속 패터닝(도 5에는 미도시됨)을 위한 연결점이다. 예를 들면, 워드 라인 접촉부(WLC1 및 WLC2)가 이 도면에 라벨 표시된다. X 패턴을 갖는 직사각형 물질로서 묘사된 접촉부는 유전층에 형성된 개구 내에 금속 또는 다른 전도 물질로서 수직으로 연장될 것이고, 위에 배치된 금속 전도체로의 수직적 연결을 제공할 것이다. 접촉부는 소자들 사이의 국부적 연결을 또한 제공하는데, 예를 들면, 핀3의 하부는 핀4의 하부에 연결된다. 필요할 때, 비아(via)는 중앙에 X자를 갖는 원형으로 묘사되게 또한 도시되고, 수직의 비아는 금속-1과 금속-2 사이와 같이, 상이한 금속층들 사이에서 연결을 제공한다. 그래서, 워드 라인 접촉부(WCL1)는 위에 배치된 비아를 갖는 것으로 도시된다. 접촉부는 PU-2, PD-2의 게이트를 트랜지스터 PU-1 (핀2)과 PD-1 (핀1)의 각각의 소스/드레인 단말과 함께 연결하는, 저장 노드(SN)에서의 접촉부와 같은 국부적 상호연결부를 또한 제공한다. 핀1은 비트 라인 노드(BLND)를 통과 게이트 트랜지스터(PG-1)의 소스/드레인에 연결하고, 저장 노드(SN)는 다른 소스/드레인 단말에 연결되어서, WLC1에서의 워드 라인상의 전압이 통과 게이트 트랜지스터(PG-1)을 턴온함으로써 이러한 노드들을 함께 연결시킨다. 유사하게, 핀4는 통과 게이트 트랜지스터(PG-2)의 하나의 소스/드레인 단말에서 비트 라인 바(bar) 노드(BLBND)를 제공하고, 워드 라인 접촉부(WLC2)와 그 비아는 워드 라인으로의 연결부를 제공하여, 워드 라인 전압은 BLBND를 저장 노드(SNB)에 연결시키도록 PG-2를 턴온할 수 있다.
SRAM 셀(50)은 중앙 N-웰 부분을 가지며, 이 부분 위에 핀들(핀2와 핀3)이 형성된다. 핀2는 접촉부와 비아에 의해 풀업 트랜지스터(PU-1)의 하나의 단말에 연결된, 도 1에서와 같은, 노드(CVddN1)를 제공한다. 핀2는 PU-1의 다른 단말에 연결된 저장 노드(SN)를 또한 제공한다. 핀3은 도 1에 도시된 것과 같이 풀업 트랜지스터(PU-2)의 하나의 단말에 연결된 노드(CVddN2)를 제공하고, 다른 소스/드레인 단말이 도 1에서와 같인 SNB에 연결된다. PU2-1과 PU-2 모두는 도 1에 도시된것과 같이 일반적으로 p형 트랜지스터이다. N_웰은 핀2와 핀3상에 형성된 트랜지스터로의 벌크 또는 본체 연결을 제공하도록 전압 단말에 연결될 수 있다. 예를 들면, N_웰은 주변부(periphery) Vdd 전력 라인에 연결될 수 있고, 중요하게 이런 전압은 셀 포지티브 공급 전압(CVdd)으로부터 전기적으로 분리된다. 다른 실시예에서, N_웰은 셀 공급 전압(CVdd)에 연결될 수 있다.
셀(50)은 수직 또는 Y1의 Y 방향에서의 피치와, 수평 또는 X1의 X 방향에서의 피치를 가진다. 이러한 피치의 실제 치수는 설계 규칙과, 사용되는 반도체 공정의 크기에 의해 결정된다. 특정 실시예들에서, X1 대 Y1의 비율은 2 이상일 수 있다. 이하에서 설명되는 것처럼, 도 5의 단일 핀 실시예와 조합해서 사용되는 제2 유형의 셀은 더 큰 X 피치, 즉, 적어도 약 1.1만큼 X1보다 큰 X 방향 피치를 갖는다.
도 6은 제2 유형의 SRAM 셀(60), 즉, 6T 셀에 대해 다중 핀 finFET SRAM 셀의 예시적인 실시예를 평면도에서 묘사한다. 도 6에서, 회로 기능은 도 1에서의 회로에 대한 기능과 동일하다. 통과 게이트 트랜지스터(PG-1 및 PG-2)는 비트 라인 노드(BLND 및 BLBND)를 저장 노드(SN 및 SNB)에 각각 연결시킨다. 풀업 트랜지스터(PU-1 및 PU-2)는 N_웰에서 형성되고, 노드(CVddN1 및 CVddN2)에서의 셀 포지티브 전원(CVdd)을 노드(SN 및 SNB)에 연결시킨다. 도 5에서와 같이, 트랜지스터(PU-1)는 핀2 상에 형성되고, PU-2는 핀3 상에 형성된다.
이런 실시예에서, 풀다운 트랜지스터(PD-1)와 통과 게이트 트랜지스터(PG-1)를 위한 핀은 병렬로 연결된 핀들(핀1A와 핀1B)을 사용해서 이중으로 구성되었다. 즉, PG-1을 위한 게이트는 핀들(핀1A와 핀1B) 모두 위에서 연장된다. 노드(BLND)에서의 접촉부는 트랜지스터(PG-1)의 하나의 소스/드레인 단말에서 핀들을 함께 연결시킨다. 저장 노드(SN)에서의 접촉부는 트랜지스터(PG-1)의 잔여 소스/드레인 단말들을 함께 유사하게 연결시켜서, 두 개의 핀들(핀1A와 핀1B)은 통과 게이트(PG-1)를 위해 단일의 더 큰 구동 트랜지스터를 형성한다. 유사하게, 트랜지스터(PD-1)를 위한 소스 및 드레인 단말은 핀들(핀1A와 핀1B) 상에 형성되고, 게이트는 핀들(핀1A와 핀1B) 모두 위에서 연장된다. 이런 실시예에서, 두 개의 핀들이 N형 트랜지스터(PG-1, PD-1, 또한 PG-2 and PD2) 각각을 위해 사용된다. PG-2 및 PD-2는 P_웰-2 내에서 핀들(핀4A 및 핀4B) 위에 형성된다. 워드 라인(미도시)은 워드 라인 접촉부(WLC1)에서 PG-1의 게이트를 접촉할 것이고, 이러한 통과 게이트는 워드 라인 상의 전압에 응답하여 비트 라인 노드(BLND)를 저장 노드(SN)에 연결시킨다. 유사하게, 워드 라인 접촉부(WLC2)는 통과 게이트(PG-2)의 게이트로의 연결을 제공하고, 이 게이트는 비트 라인 바 노드(BLBND)를 저장 노드(SNB)에 연결시킨다. 저장 노드(SN)를 위한 수평 접촉부는 이제 폭이 더 넓어서 핀들(핀1A 및 핀1B) 모두를 덮고, 유사하게, SNB를 위한 수평 접촉부는 핀들(핀4A 및 핀4B) 모두 위로 연장된다.
동작시에, 두 개의 실시예들, 즉, 도 5의 단일 finFET 셀과, 도 6의 다중 finFET 셀은 각각 동일한 방식으로 동작한다. 하지만, 도 6의 다중 핀 finFET 실시예의 n형 트랜지스터가 추가된 구동 세기를 가지기 때문에, 이러한 셀로의 전력 연결은 이하에서 더 설명되는 것과 같이 간략화될 수 있다. 도 6의 다중 핀 실시예는 도 6에 도시된 것과 같이 상이한 피치 거리(Y2 및 X2)를 가진다. X2 대 Y2의 비율은 예를 들면, 3 이상일 수 있다. 도 6의 다중 핀을 사용하는 것은 도 5의 단일 핀 배열에 비해 X 피치를 증가시킨다. X2는 예를 들면, X1보다 클 수 있는데, 즉, 반도체 공정을 위해 주어진 설계 규칙 세트에 대해 X1의 적어도 1.1배일 수 있다. 하지만, Y 피치는 증가되지 않고, 비록 대안적인 실시예에서, 피치들은 상이할 수 있지만, Y1은 Y2와 실질적으로 동일할 수 있다. 만약 추가적인 구동 세기가 요구되면, 핀1과 핀4를 위한 핀들의 개수는 3개 이상의 핀들로 연장될 수 있다. 이러한 대안적인 실시예에서, X 피치(X2)는 여전히 더 증가될 수 있다. 이런 실시예에서, 접촉부는 핀들 사이의 추가된 피치에 대응하도록 더 연장될 것이고, 다중 핀 finFET 트랜지스터를 형성하도록 소스 및 드레인 부분들을 함께 연결시킬 것이다.
도 7은 도 2의 2-포트 SRAM 회로를 구현하는 일 실시예의 SRAM 셀(70)을 위한 배치를 평면도에서 묘사한다. 도 7에서, 단일 핀 트랜지스터는 기록 통과 게이트(W_PG-1, W_PG-2)와, 풀업 및 풀다운 트랜지스터(PU-1, PD-1, PU-2, PD-2)를 포함하는, 6T SRAM 셀의 트랜지스터를 형성하도록 사용된다. 기록 워드 라인 연결부는 접촉면들(W_WLC1과 W_WLC2)과, 연관된 비아에서 제공된다. 핀들(핀1, 핀2, 핀3 및 핀4) 각각은 핀들 위에 배치된 라벨 표시된 트랜지스터 게이트를 갖는 finFET 트랜지스터를 위한 소스, 드레인과 채널 영역들을 제공한다. 기록 동작 동안, 기록 워드 라인은 트랜지스터의 게이트들(W-PG-1 및 W-PG-2)에 연결될 것이고, 워드 라인상의 고전압은 트랜지스터로 하여금 비트 라인 노드들(W_BLND 및 W_BLBND)에서의 비트 라인상의 전압을 셀 저장 노드들(SN 및 SNB)에 각각 연결시키게 할 것이다.
도 2의 개략적인 회로도에서와 같이, SRAM 셀(70)은 직렬 캐스캐이드(cascade) 형태로 연결된 전용 판독 비트 라인과 판독 트랜지스터 쌍을 가진다. 통과 게이트(R-PG)는 판독 워드 라인 접촉부(RWLC)에 연결된 게이트를 갖는다. 판독 동작 동안, 판독 워드 라인이 활성화된 때, 통과 게이트(R-PG)는 노드(RBLND)에서의 판독 비트 라인을 풀다운 트랜지스터(R_PD)에 연결시킨다. 셀 저장 노드(SN)가 판독 포트 트랜지스터에 의해 판독 비트 라인(R_BLND)으로부터 분리되어, 셀 풀다운 트랜지스터들(PD-1, PD-2)은 노드(RBLND)에서 비트 라인의 용량성 부하를 방전할 필요가 없게 되고, 따라서 이중 포드 SRAM 셀은 예를 들면, 도 6의 실시예에서 사용되는 증가된 구동 세기의 트랜지스터를 사용하지 않고, 감소된 전압(CVdd)에서 동작할 수 있다는 것이 주목된다. 이러한 비트 라인-셀 분리를 위한 비용은 전용 판독 비트 라인과 추가된 트랜지스터(R_PG 및 R_PD)에 의해 사용되는 영역이다. 노드(SN)에서 저장된 비트가 "1" 또는 고전압일 때, 풀다운 트랜지스터(R_PD)는 판독 비트 라인 노드(R_BLND)를 접지 또는 CVssN2에서의 Vss 공급에 연결시킨다.
판독 포트 트랜지스터가 판독 비트 라인을 방전시킬 것이기 때문에, 이러한 트랜지스터는 핀5A 및 핀5B라고 라벨 표시된 이중 핀 상에 형성된 다중 핀 finFET를 사용해서 이러한 예시적인 실시예에서 구현된다. 다중 핀의 사용은 판독 포트 트랜지스터의 채널 폭과 구동 세기를 증가시킨다. 추가적인 핀은 구동 세기를 더 추가하기 위해 사용될 수 있고, 이러한 수정된 배열은 추가적인 대안적 실시예를 제공한다.
도 5, 6, 7의 실시예에서, 핀들은 공통 폭을 갖는 것으로 도시된다. 하지만, 핀들 중 일부는 다른 핀과는 상이한 폭을 가지고, 예를 들면 N_웰 영역 내의 핀은 P_웰 영역보다 폭이 더 넓을 수 있다. 이러한 수정은 위에서 묘사된 셀 각각에 대해 추가적인 대안적 실시예를 제공할 것이다.
예증의 명확성을 위해, 다양한 실시예를 묘사하는 도 5, 6, 및 7의 배치도는 국부적 상호연결, 접촉부, 비아, 및 게이트 연결부를 도시하지만, 금속층은 생략한다. 도 8은 SRAM 셀을 위한 위에 배치된 금속 패턴의 일 실시예를 간단한 평면도에서 묘사한다. 도 8에서, 금속-1 또는 금속-2 전도체일 수 있는 워드 라인 전도체는 X 방향으로 셀의 중앙을 통과하는 것이 도시된다. 도 5, 6, 및 7에서 워드 라인 접촉부를 위한 비아를 보면, 워드 라인 연결부가 좌에서 우로 셀의 중앙 부분을 따라 일반적으로 배열되는 것이 관측될 수 있다. 비트 라인 및 비트 라인 바 연결부는 N-웰의 반대쪽에 그리고 Y 방향으로 지나가게 병렬로 배열된다. 셀 포지티브 전원 CVdd은 N-웰 위에서 중앙으로 지나가며 Y 방향으로 배열된다. 또한, 예를 들면, 도 5 및 6의 배치도를 조사해보면, 노드들(CVddN1 및 CVddN2)과, 연관 비아들이 수직 연결을 위해 정렬되어 배열되는 것이 관측될 수 있다.
도 8의 실시예에서, 제1 및 제2 Vss 라인이 수직으로, N_웰의 바깥쪽에, 서로 반대쪽에, 그리고 비트 라인 쌍의 바깥쪽에 배열되는 것이 또한 도시된다. 예를 들면, 도 5 및 6에서 노드들(CVssN1 및 CVssN2)은 이러한 연결부를 위한 접촉부와 비아가 각 셀 배치에서 형성되는 것을 예증한다. 비트 라인, CVdd와, 제1 및 제2 CVss 라인은 도 8의 실시예에서 열에 배열된다. 이러한 전도체들은 서로에 대해 그리고 워드 라인 전도체에 대해 전기적으로 분리되는 한, 금속 1, 금속 2, 또는 다른 금속층에서 형성될 수 있다. 도 7에 도시된 바와 같이 이중 포트 실시예 SRAM 셀에 대해, 추가적인 판독 워드 라인 전도체와 추가적인 판독 비트 라인 전도체가 추가될 것이라는 것이 주목된다. 추가적 판독 워드 라인 전도체는 도 8에 도시된 워드 라인 전도체에 병렬로 형성될 수 있고, 유사하게, 추가된 판독 비트 라인 전도체는 도 7에 도시된 접촉부에 의해 지칭되는 것과 같이, 도 8의 비트 라인 바 전도체에 병렬로 그리고 이에 인접하게 형성될 수 있다.
도 9는 도 5, 6, 및 7의 SRAM 셀을 각각의 금속층 전도체에 연결하기 위해 사용될 수 있는 대안적인 금속 패턴을 평면도에서 묘사한다. 도 9에서, 워드 라인 전도체와 제1 및 제2 Vss 전도체는 X 방향을 따라, 또는 행으로 형성되는 한편, Vdd 전도체(CVdd)와 비트 라인 쌍은 Y 방향으로, 그리고 병렬로, 또는 열로 지나간다. 다시, 도 5 및 6에 도시된 접촉부와 비아를 조사하면, 전도체로의 셀 노드의 정렬이 쉽게 관측될 수 있다.
단일 핀 finFET SRAM 셀과 다중 핀 finFET SRAM 셀 실시예의 동작은 약간 다르고, 셀을 사용하는 배열에서, 전압 제어 또는 "보조" 회로가 상이한 동작을 위해 셀 포지티브 전압 공급(CVdd) 상에서 상이한 전압을 제공하기 위해 사용될 수 있다. 단일 핀 finFET SRAM 셀을 위해, 하강된 CVdd 전압이 기록 주기에서 사용되는 한편, 워드 라인상의 전압 이상의 전압은 판독 주기에서 사용된다. 비록 일부 실시예에서, 다중 핀 SRAM 셀을 위해 전압 제어 회로가 모든 셀 유형에서 대기 모드를 위해 하강된 CVdd를 제공하기 위해 사용될 수 있지만, 판독 및 기록 동작은 임의의 상이한 CVdd 전압을 요구하지 않는다.
표 1은 각 실시예의 SRAM 셀에 대해, 다른 유형의 셀과 비교해서 제공되는 다수의 특징을 묘사한다.
특징 제1 유형- 더작은 SRAM 셀 제2 유형 - 더 고속 SRAM 셀
셀 유형 모든 트랜지스터를 위한 단일 핀 finFET 풀다운 및 통과 게이트 트랜지스터를 위한 다중 핀 finFET
보조 회로 기록 또는 판독 보조, 및/또는 대기 모드 대기 모드, 또는, 어떠한 보조도 필요치 않음
기록 주기 CVdd<V_WL CVdd
Figure pat00001
V_WL
판독 주기 CVdd
Figure pat00002
V_WL 또는 CVdd > V_WL		 CVdd V_WL
대기 주기 CVdd가 200-600 밀리볼트로 감소됨 CVdd가 200-600 밀리볼트로 감소되거나, 감소되지 않음
N 웰 연결 CVdd로부터 분리되고, Vdd 주변부에 연결됨 CVdd 또는 Vdd 주변부에 연결됨
표 1에 보여진 것과 같이, 제1 유형 SRAM 셀은 특정 동작을 CVdd 라인상에 필요한 상이한 전압을 제공하도록 추가적인 회로를 필요로 한다. 일부 실시예에서, 대기 보조 회로는 또한 제2 유형 SRAM 셀과 함께 사용될 수 있다. 도 10은 열(column) 전압 제어 회로(75)를 묘사하는데, 이 회로는 이하에서 추가적으로 설명되는 바와 같이 예시적인 SRAM 어레이에서 각 열을 위해 제공될 수 있다. 인에이블(enable) 제어 신호는 전압 제어 회로(75)로 하여금 표 1에서 지정된 바와 같이 기록 동작 동안에 워드 라인(V_WL) 상에 인가된 전압보다 낮은 전압(CVdd)을 출력하게 할 수 있다. 또한, 다른 실시예에서, 회로는 판독 동작 동안 CVdd상에서 증강되거나 상승된 전압을 출력할 수 있고, 대안적으로, 전압(CVdd)는 표 1에 또한 지정된, 판독 동작에서의 워드 라인 전압과 거의 같을 수 있다. 마지막으로, SRAM 어레이가 "대기" 모드에 있을 때, 셀 포지티브 공급 전압(CVdd)은 또한 표 1에서 표시된 것과 같이, 명목 레벨로부터 최대 600 밀리볼트만큼 실질적으로 감소될 수 있다. 이런 특징은 SRAM 어레이를 포함하는 시스템 또는 집적 회로가 셀폰, 테블릿, 랩탑, PDA, 북리더, 음악 또는 비디오 플레이어 등과 같은 배터리로 구동되는 장치 내에서 사용될 때 특히 중요하다. 전압 제어 회로는 전력을 감소시키기 위해 대기 모드에서 제2 유형의 다중 핀 finFET SRAM 셀의 어레이와 함께 또한 사용될 수 있다.
더 고속의 또는 제2 유형 SRAM 셀에 대해 표 1에서 보여진 것과 같이, 실시예의 다중 핀 finFET SRAM 셀에서의 판독 및 기록을 위한 전압 공급 레벨은 단일핀 finFET 셀 실시예에서보다 간단하다. 일반적으로, 셀 공급 전압(CVdd)은 이 셀에 대한 판독 및 기록 주기를 위한 워드 라인(V_WL) 상의 활성화된 고전압과 거의 동일하다. 이런 더 큰 SRAM 셀 내의 통과 게이트와 풀다운 finFET 장치에서의 추가된 구동 세기는 예를 들면, 판독 동안 셀 전압을 증가시킬 필요를 감소시킨다. 다중 핀 셀 내의 풀다운 트랜지스터는 비트 라인을 풀다운 하거나, 기록 동안 감소된 셀 공급 전압을 허용하기 위해 추가된 구동 전류를 가진다. 이런 셀 내의 통과 게이트 트랜지스터는 또한 다중 핀 장치이고, 데이터 기록 동안 저장 노드 상에 이전에 저장된 데이터를 압도하기(overcome) 위해 추가된 구동 전류를 또한 갖는다. 대기 모드에서, 다수의 핀 finFET 셀은 전력을 절약하기 위해 감소된 셀 Vdd 공급 전압을 또한 가질 수 있다. 이는 표 1에 또한 기재되어 있다. 대안적으로, 다중 핀 finFET 셀의 셀 포지티브 전압 공급(CVdd)은 주변부 전압(Vdd)에 직접적으로 연결될 수 있고, 이 배열에서, 어떠한 전압 제어 회로도 이러한 SRAM 셀을 위해 요구되지 않는다.
도 11은 대안적 전압 제어 회로(76)의 간단한 회로를 묘사한다. 도 11에서, 기록하기 위한 감소된 전압과, 판독하기 위한 증가된 전압을 생성하는 전압 제어 회로 대신에, 입력되는 Vdd 전압은 "고"와 "저" 전압을 포함한다. 그러면, 전압 제어 회로(76)는 제어 입력 신호에 기초해서 이것들 중에 선택하고, 셀의 CVdd에 선택된 전압을 출력한다. 다시, 표 1에 표시된 것과 같이, 셀 포지티브 전압 CVdd는 단일 핀 실시예의 SRAM 셀의 액세스 시간을 향상시키기 위해 기록 및 대기 동작 동안에 감소되고, 판독 동안에는 증가될 수 있다. 다중 핀 finFET를 갖는 제2 유형의 SRAM 셀을 위해, 단지 대기 모드만이 감소된 CVdd를 사용할 수 있다.
도 12는 예를 들면, 어레이를 형성하도록 도 5의 finFET 셀(50)을 사용하는 실시예의 SRAM 어레이(80)를 묘사한다. 도 6의 finFET 셀(60)이 또한 사용될 수 있다. SRAM 셀(50)은 C1-CN으로 라벨 표시된 열 내에 배열된다. 셀의 각 열은 CVDD_1 - CVdd_N이라고 라벨 표시된 셀 Vdd 라인을 갖는다. 단위(unit) 셀은 행으로 배열되고, 워드 라인(명확성을 위해 미도시됨)은 셀의 각 행을 따라 배치된다. 주어진 주기에서, 즉, 예를 들면, 판독 주기에서, 셀의 행이 워드 라인상의 전압에 의해 선택될 수 있고, 저장된 데이터는 각 열에 대해 비트 라인 쌍(또한 이 도면에서는 미도시됨)에 대해 출력될 것이다.
셀(C1-CN)의 각 열은 CVdd 제어 회로(75)를 갖는다. 이런 예시적인 실시예에서 입력은 Vdd 주변부와 같은 단일 Vdd 전압이다. 대안적으로, 전압 제어 회로는 예를들면 도 11에 묘사된 회로일 수 있고, 고 및 저 전압 입력을 수신한다.
도 13은 실시예의 SRAM 셀을 사용해서 SRAM 어레이를 위한 배치를 다른 평면도에서 묘사한다. 도 13에서, SRAM 어레이는 "웰 스트랩 셀"이라고 라벨 표시된 셀들의 행을 포함한다. 이러한 셀은 데이터를 저장하지 않고, 그 대신에 적절하게 벌크 단말 전압을 공급하기 위해 N과 P 웰들 사이에 연결을 제공한다. 유사하게, SRAM 어레이(85)의 에지는 전압 공급(Vdd 및 Vss)으로의 연결을 제공하는, 열 에지 스트랩/더미 셀을 포함한다. 또한, 도시된 바와 같이, 어레이는 워드 라인으로의 연결을 제공하는 WL_에지 더미 셀을 포함하고, 워드 라인을 위한 구동기 회로를 포함할 수 있다.
도 14는 도 13의 어레이(85)에서 사용되는 것과 같은 단일 웰 스트랩 셀의 배치를 평면도에서 예증한다. 도 14에서, 비트 셀은 웰 스트랩 셀 위에 도시된다. 비트 셀은 예를 들면, 도 5의 단일 핀 실시예의 SRAM 셀일 수 있다. 예를 들면, 금속-2와 같은 금속층일 수 있는, 열(column) 전도체에서, 좌측으로부터 제1 CVss 라인, 그 다음에 비트 라인, 비트 셀의 중앙 부분을 관통하는 CVdd 라인, 비트 라인 바 라인, 그 다음에 제2 CVss 라인이 배치된다. 행들에는, 워드 라인이 비트 셀을 수평으로 가로질러 지나가고, 워드 라인은 예를 들면, 레벨 사이의 유전체에 의해 열전도체로부터 분리된 금속-1 전도체일 수 있다. 다른 금속 레벨들이 또한 사용될 수 있다. 웰 스트랩 셀에서, 비아는 예를 들면, N 웰 스트랩 라인을 CVdd 라인에 연결하는 것이 묘사된다. 어레이에서, 도 14의 배열을 사용하는 N 웰은 CVdd로의 웰 금속 연결을 가질 수 있다. 표 1로부터, 이런 동작은 전압 보조 회로가 없는 셀, 즉, 다중 핀 finfET를 갖는 셀에 적용가능한 것으로 보여질 수 있다. P 웰 스트랩 라인은 또한 수평으로 지나가고, 두 개의 비아들, 즉, 제1 CVss 라인을 위한 하나의 비아와, 제2 CVss 라인을 위한 다른 하나의 비아를 사용해서 Vss에 연결된다.
표 1에 표시된 것과 같이, 단일 핀 finFET SRAM 셀 실시예를 위해, N 웰이 CVdd로부터 분리될 것이어서, 도 14의 비아는 이러한 실시예의 셀을 위해 N 웰을 CVdd에 연결하지 않을 것이다. 대신에, 이러한 셀을 위한 N 웰 스트랩은 주변부 또는 다른 소스로부터의 Vdd에 결속되고(tied), CVdd로부터 전기적으로 분리된다.
도 15는 레벨 1 캐시 L1, 레벨 2 캐시 L2, 그리고 SRAM이라고 라벨 표시된 범용 메모리로서 구성된 3개의 SRAM 어레이에 연결된 코어 프로세서를갖는 일 실시예의 집적회로를 블록도에서 묘사한다. 코어 프로세서는 마이크로프로세서, RISC(reduced instruction set computer) 코어, 암(ARM) 코어와 같은 라이센싱된 코어, 디지털 신호 프로세서("DSP") 등 일 수 있다. 예를 들면, 도 5의 단일 finFET SRAM 셀은 집적회로(87) 상에 메모리 SRAM을 형성하기 위해 사용될 수 있다. 이런 유형의 SRAM 어레이를 위해, 밀도(면적당 데이터 비트)는 매우 중요하다. 캐시(L1과 L2)를 위해, 예를 들면, 도 6의 다중 핀 finFET 셀이 사용될 수 있다. 캐시 SRAM 어레이를 위해, 데이터 액세스 속도는 비트 당 사용되는 면적보다 중요할 수 있다. 대안적으로, 도 7의 이중 포트 SRAM 셀은 집적회로(87) 상에 L1 또는 L2 캐시 어레이를 위해 사용될 수 있다.
도 16은 예시적인 방법 실시예에서 흐름도를 묘사한다. 단계(61)에서, 단일 핀 finFET 트랜지스터의 SRAM 셀의 제1 어레이는 반도체 기판상에 형성된다. 단계(63)에서, 다중 핀 finFET 트랜지스터를 포함하는 SRAM 셀의 제2 어레이는 반도체 기판상에 형성된다. 단계(65)에서, SRAM 셀의 제1 어레이로의 기록 주기 동안에, 셀 포지티브 공급 전압(CVdd)을 선택된 셀의 워드 라인 상의 전압보다 낮은 레벨로 하강시키고, 단계(67)에서, 대기 주기 동안, 제1 SRAM 어레이 및 제2 SRAM 어레이 모두의 SRAM 셀로의 셀 포지티브 공급 전압(CVdd)을 하강시킨다. 단일 핀 finFET 트랜지스터를 갖는 더 작은 SRAM 셀로의 셀 공급 전압을 변경시킴으로써, 기록 마진 및 판독 액세스 시간이 향상될 수 있는 한편, 동일 장치상의 다중 핀 finFET 트랜지스터를 갖는 더 큰 면적의 SRAM 셀을 위해, 셀 포지티브 공급 전압(CVdd)을 변경시킬 필요가 없다.
본 출원의 실시예의 사용은 단일 제조 공정에서 단일 집적회로상의 고밀도이고 고속인 SRAM 어레이를 제공하는 것을 간단하게 하며, 이런 능력은 추가적인 제조 단계, 복잡한 주입 및 Vt 조정, 또는 SRAM 셀 내의 특정 장치를 위해 게이트 길이를 변경시키는 설계 없이 제공된다.
예시적인 실시예에서, 집적회로는 상이한 셀의 적어도 두 개의 SRAM 어레이를 포함한다. 6T SRAM 셀의 제1 단일 포트 SRAM 어레이는 SRAM 셀의 교차-연결된 인버터의 트랜지스터 각각을 위해, 그리고, SRAM 셀 각각을 위해 두 개의 통과 게이트 각각을 위해 단일 finFET 트랜지스터로부터 형성된다. SRAM 셀 각각은 셀 포지티브 전압 공급(CVdd), 셀 네가티브 전원(CVss)에, 그리고 SRAM 셀을 선택하기 위해 비트 라인 쌍과 워드 라인에 연결된다. 각 셀을 위한 CVdd 라인은 제1 전압 제어 회로에 연결된다. 집적회로상의 제2 SRAM 어레이는 제2 유형의 6T 셀의 단일 포트 SRAM 어레이이고, 각 셀은 교차 결합된 인버터로부터 형성되고, 인버터 각각은 단일 finFET p-형 풀업 트랜지스터와 다중 핀 finFET n-형 풀다운 트랜지스터를 포함한다. 제2 유형 SRAM 셀 각각은 또한 트루 및 상보 비트 라인에 연결된 두 개의 통과 게이트를 포함하고, 두 개의 통과 게이트 각각은 다중 핀 finFET 트랜지스터에 의해 형성되고, 제2 어레이의 SRAM 셀 각각은 제2 전압 제어 회로에 연결된다. 제1 어레이의 SRAM 셀은 X1의 X 방향으로 하나의 피치와 Y1의 Y 방향으로 하나의 피치를 가지는 한편, 제2 어레이의 SRAM 셀은 X2의 X 방향으로 하나의 피치를 가지고, Y2의 Y 방향으로 하나의 피치를 가지며, X1 대 Y1의 비율은 약 2 이상이고, X2 대 Y2의 비율은 약 3 이상이고, 한편, X2 대 X1의 비율은 약 1.1 보다 크다.
추가적인 실시예에서, 제1 전압 제어 회로는 제1 SRAM 어레이의 SRAM 셀에 연결되고, Vdd 주변부 공급 라인으로부터 입력을 또한 수신하고, 셀 공급 전압 CVdd에 연결된 출력을 가지는 기록 보조 회로이다. 제1 전압 제어 회로는 기록 주기를 위한 제1 상태와 판독 주기를 위한 제2 상태를 갖는다. 기록 주기에, 셀 공급 전압 CVdd 상의 출력은 입력 전압보다 낮다. 판독 주기에, 셀 공급 전압 CVdd 상의 출력은 입력 전압 이상이다.
추가적인 실시예에서, 두 개의 SRAM 어레이를 갖는 집적회로에서, 제2 전압 제어 회로는 대기 모드 회로이고, 전압 입력과 인에이블 입력을 가지며, SRAM 셀을 위해 셀 공급 전압 CVdd상에 전압을 출력시킨다. 전압 입력은 주변부 Vdd 전력 전압과 같이 공급 전압에 연결될 수 있다. 인에이블 입력은 두 개의 상태들, 즉, 판독 또는 기록 주기를 위해 하나의 상태와, 대기 주기를 위해 제2 상태를 가진다. 판독 또는 기록 주기에, 전압 출력은 입력 전압과 실질적으로 동일하다. 대기 주기에, 전압 출력은 입력 전압보다 낮다. 추가적 실시예에서, 하강된 출력 전압은 제2 전압 제어 회로로의 입력 전압보다 낮은 약 100 밀리볼트에서 600 밀리볼트 사이에 있을 수 있다.
추가적인 실시예에서, 집적회로 내의 SRAM 어레이는 주변부 Vdd 전압 레벨 또는 Vss 또는 접지 전압 레벨과 동일한 전압으로 인가되는 단어 라인을 가질 수 있다. 기록 주기 동안, 제1 어레이 내의 SRAM 셀 이 워드 라인 전압보다 낮은 공급 전압(CVdd)을 가질 수 있는 한편, 워드 라인은 주변부 Vdd 전압의 레벨에 있을 수 있다. 추가적 실시예에서, 전압 CVdd은 50 밀리볼트에서 약 400 밀리볼트만큼 워드 라인 전압보다 낮을 수 있다.
추가적 실시예에서, 제1 및 제2 어레이 모두 내의 SRAM 셀의 p-형 풀업 트랜지스터는 소스, 드레인, 게이트와 벌크 단말을 가질 수 있다. 벌크 단말은 N-형 의 가볍게(lightly) 도핑된 N-웰에 의해 형성된다. 집적회로의 제1 SRAM 어레이에서, N-웰은 N-웰 스트랩 셀에서 접촉될 수 있다. N-웰 스트랩 셀은 어레이의 중앙에, 또는 대안적으로 어레이 에지에 배치되고, N-웰 스트랩 셀을 관통해 지나는 웰 금속 라인을 가진다. 웰 금속 라인은 Vdd 주변부와 같은 셀 공급 전압(CVdd)로부터 전기적으로 분리된 포지티브 공급 전압에 연결될 수 있다. 추가적 실시예에서, 제1 SRAM 어레이의 웰 금속 라인은 셀 공급 전압 CVdd로부터 분리될 수 있는 한편, 제2 SRAM 어레이의 웰 금속 라인은 셀 공급 전압 CVdd에 연결된다.
또 다른 실시예에서, 제1 전압 제어 회로는 판독 보조 회로일 수 있다. 판독 보조 회로는 미리결정된 포지티브 전원 전압에 연결된 입력을 가질 수 있다. 출력은 셀 포지티브 전원 CVdd에 연결된다. 제1 전압 제어 회로는 두 개의 상태들, 즉, 기록 주기를 위한 제1 상태와 판독 주기를 위한 제2 상태를 갖는 인에이블 입력을 갖는다. 판독 주기에서의 출력은 입력 전압과 실질적으로 동일하거나 더 높다. 추가적 실시예에서, 판독 주기 동안에, 제1 전압 제어 회로의 출력은 기록 주기 동안에 워드 라인 상의 전압보다 높은 30 밀리볼트에서 200 밀리볼트 사이에 있을 수 있다.
추가적 실시예에서, 제1 및 제2 SRAM 어레이 모두의 SRAM 셀은 행과 열로 배열된다. 워드 라인은 행에 평행하고, 행을 따라서 지나가며, 한편, 비트 라인 쌍은 열에 평행하고 열을 따라서 지나간다. SRAM 셀은 트루(true) 및 상보 비트 라인들 사이에 그리고 이 라인들에 연결되게 배열된다. 제1 전압 제어 회로는 셀의 각 열에 대해 제공되고, 셀의 열을 위해 CVdd 공급을 제공한다. 또한, 셀 넥티브 공급 전압 라인(CVss)는 셀의 열을 따라 지나가고, 셀의 열 내의 풀다운 트랜지스터에 연결된다.
다른 실시예에서, 제1 SRAM 어레이의 SRAM 셀은 Y1의 Y 방향으로 하나의 피치를 가지고, 제2 SRAM 어레이의 SRAM 셀은 Y2의 Y 방향으로 하나의 피치를 가지고, 피치 Y1 및 Y2는 거의 동일하다.
다른 실시예에서, 집적회로는 두 개의 단일 포트 SRAM 어레이들, 즉, 제1 크기 셀의 제1 SRAM 어레이와, 제2 크기 셀의 제2 SRAM 어레이를 포함한다. 제1 SRAM 어레이는 저장 노드와 상보 저장 노드 상에 데이터를 저장하는 교차 연결된 인버터 쌍을 포함하고, 비트 라인과 상보 비트 라인 사이에 연결되고, 저장노드와 상보 저장 노트에 연결된 통과 게이트를 가지는 6T SRAM 셀로부터 형성된다. SRAM 셀의 제1 어레이는 셀에 셀 포지티브 공급 전압 CVdd를 공급하는 전압 제어 회로에 각각 연결된다. 제1 어레이 내의 6T SRAM 셀 내의 트랜지스터 각각은 단일 핀 finFET 트랜지스터이다. SRAM 셀의 제2 어레이는 단일 핀 finFET 풀업 트랜지스터와 다중 핀 finFET 풀다운 트랜지스터를 각각 구비하는 교차 연결된 인버터 쌍을 포함하는 6T SRAM 셀로부터 형성되고, 각 SRAM 셀은 저장 노드와 상보 저장 노드 사이에 연결된 두 개의 통과 게이트와, 비트 라인과, 상보 비트 라인을 더 포함하고, 두 개의 통과 게이트 각각은 다중 핀 finFET로부터 형성되고, 제2 어레이 내의 6T SRAM 셀 각각은 미리 결정된 Vdd 공급 전압에 직접 연결된 셀 포지티브 공급(CVdd)을 갖는다. 집적회로의 SRAM 셀 각각은 X 방향 피치와 Y 방향 피치를 가지고, 제1 SRAM 어레이 내의 셀은 X1의 X 피치와, Y1의 Y 피치를 가지고, X1은 Y1의 약 두 배 이상이고, 제2 SRAM 어레이 내의 SRAM 셀은 X 피치 X2와 Y 피치 Y2를 가지고, X1은 Y2의 약 3배보다 이상이고, X2 대 X1의 비율은 약 1.1 이상이다.
추가적 실시예에서, 제1 SRAM 어레이 내의 전압 제어 회로는 기록 보조 회로이다. 전압 제어 회로는 입력 전압과, 셀 포지티브 공급 전압 CVdd에 연결된 출력과, 인에이블 입력 신호를 갖는다. 일 실시예에서, 입력 노드는 Vdd 주변부 전원에 연결된다. 인에이블 입력 신호는 기록 주기를 위해 하나의 상태와, 판독 주기를 위한 다른 하나의 상태를 가진다. 기록 주기 동안, 입력 전압보다 셀 공급 전압 CVdd 상에서 더 낮은 전압을 출력한다. 판독 주기 동안, 전압 제어 회로는 입력 전압과 실질적으로 같거나 더 높은 전압을 출력한다.
다른 실시예에서, 두 개의 SRAM 어레이를 갖는 집적회로에서, 각 SRAM 셀의 통과 게이트는 워드 라인에 의해 제어된다. 워드 라인 전압은 Vdd 주변부 전력 라인과 Vss 전력 라인에 의해 제어될 수 있다. 기록 주기 동안, 워드 라인은 Vdd 주변부 전력 라인 상의 전압과 동일할 수 있다. 기록 주기 동안, 전압 제어 회로는 워드 라인 전압보다 낮은, 셀 포지티브 공급(CVdd) 상의 전압을 출력시킬 수 있다. 일 실시예에서, CVdd 라인은 입력 전압보다 낮은 50 밀리볼트에서 400 밀리볼트 사이에 있을 수 있다.
추가적 실시예에서, 제1 크기 셀과 제2 크기 셀의 두 개의 SRAM 어레이를 갖는 집적회로에서, 교차 연결된 인버터 각각은 소스, 드레인, 게이트와 벌크 단말을 갖는 p-형 풀업 트랜지스터를 포함한다. 일 실시예에서, 벌크 단말은 N-형의 가볍게 도핑된 N 웰이다. 웰 스트랩 셀은 SRAM 어레이의 중앙에, 또는 에지에 배열될 수 있고, 접촉부 또는 비아, 또는 이 둘 다에 의해 웰 스트랩 금속 라인에 연결된다. 다른 실시예에서, 웰 스트랩 금속 라인은 포지티브 전압 공급(Vdd) 주변부에 연결된다.
다른 대안적인 실시예에서, 제1 크기 SRAM 셀의 웰 금속 라인은 Vdd 주변부에 연결되고, 셀 포지티브 공급 전압 CVdd로부터 전기적으로 분리된다. 다른 실시예에서, 제2 크기 SRAM 셀의 웰 금속 라인은 SRAM 셀의 제2 어레이를 위한 셀 포지티브 공급 전압 CVdd로부터 연결된다.
다른 실시예에서, 위에서 설명된 집적회로에서, 제1 SRAM 어레이를 위한 전압 제어 회로는 판독 보조 회로이다. 전압 제어 회로는 판독 주기동안 셀 포지티브 공급 라인 CVdd 상에, 입력 전압보다 높은 전압을 출력시킨다. 일 실시예에서, 판독 동안 CVdd 상의 전압은 입력 전압보다 높은 약 30 밀리볼트에서 약 200 밀리볼트 사이에 있을 수 있다.
추가적 실시예에서, 집적회로의 제1 및 제2 SRAM 어레이의 SRAM 셀은 행과 열로 배열된다. 제1 크기 SRAM 셀의 제1 SRAM 어레이의 각 열은 셀 포지티브 전압 공급(CVdd)에 연결된 전압 제어 회로를 갖는다. 셀의 각 열은 트루 및 상보 비트 라인 사이에 연결되고, 셀의 각 열은 적어도 하나의 네가티브 셀 공급(CVss)에 연결된다.
다른 실시예에서, 제1 및 제2 SRAM 어레이를 갖는 집적회로는 이중 포트 SRAM 어레이인 제3 SRAM 어레이를 포함할 수 있다. 이중 포트 SRAM 어레이 내의 SRAM 셀 각각은 저장 노드와 상보 저장 노드 상에 기록 데이터를 저장하기 위해 교차 연결된 인버터 쌍을 갖는 제3 유형 셀이다. 이중 포트 SRAM 어레이 내의 제3 유형 SRAM 셀 각각은 트루 및 상보 기록 비트 라인과, 대응 저장 노드에 연결된 기록 통과 게이트 쌍을 갖는다. 이중 포트 SRAM 어레이 내의 셀 각각은 트루 및 상보 저장 노드들 중 하나와 판독 비트 라인 사이에 연결된 판독 포트를 갖는다. 일 실시예에서, 판독 포트 각각은 직렬 케스케이드(cascade) 회로 내에 연결된 판독 통과 게이트와 판독 풀다운 트랜지스터를 포함한다. 판독 포트는 통과 게이트의 게이트 상의 판독 워드 라인 신호에 응답하여 판독 비트 라인을 네가티브 공급 전압(CVss)에 연결시키고, 판독 풀다운 트랜지스터의 게이트에 연결된 저장 노드상의 전압에 연결시킨다. 판독 통과 게이트와 판독 풀다운 트랜지스터는 다중 핀 finFET 트랜지스터로부터 각각 형성된다. 추가적 실시예에서, 판독 통과 게이트와 판독 풀다운 트랜지스터는 N-형 다중 핀 finFET 트랜지스터일 수 있다. 추가적인 실시예에서, 이중 포트 SRAM 셀 내의 다른 트랜지스터는 다중 핀 FinFET 트랜지스터로부터 또한 형성될 수 있는 한편, 제3 유형 SRAM 셀 내의 풀업 트랜지스터는 단일 핀 finFET 트랜지스터로부터 형성된다.
다른 실시예에서, 이중 포트 SRAM 어레이에서, 셀은 행과 열로 배열된다. 기록 보조 회로는 제3 유형 이중 포트 SRAM 셀의 열 각각을 위해 제공된다. 각 기록 보조 회로는 포지티브 전압 공급(Vdd)을 수신하고, 기록 주기 동안 열 내의 SRAM 셀의 기록 비트 라인에 비트 라인 전압을 출력한다. 추가적인 실시예에서, 기록 보조 회로는 기록 주기 동안 펄스 또는 전파로서 접지 전압(네가티브 전압)보다 높은 전압을 기록 비트 라인 상에 출력할 수 있다.
다른 실시예에서, 집적회로는 제1 셀 크기를 갖는 SRAM 셀의 제1 단일 포트 SRAM 어레이를 적어도 포함한다. 제1 셀 크기 SRAM 셀 각각은 저장 노드와 상보 저장 노드 상에 데이터를 저장하도록 연결된 교차 연결된 인버터 쌍을 포함하고, 각 셀은 워드 라인 상의 전압에 응답하여 통과 게이트에 의해 트루 및 상보 비트 라인의 비트 라인 쌍에 또한 연결된다. 제1 셀 크기 SRAM 셀내의 트랜지스터 각각은 단일 핀 finFET 트랜지스터이다. 제1 셀 크기 SRAM 셀의 교차 연결된 인버터 각각은 트루 및 상보 저장 노드들 중 하나와, 셀 포지티브 공급( CVdd) 사이에 연결된 p-형 풀업 트랜지스터를 포함한다. 제1 SRAM 어레이 내의 SRAM 셀은 행과 열로 배열된다. 제1 SRAM 어레이 내의 셀의 각 열은 셀 포지티브 공급 전압 CVdd을 출력하기 위한 기록 보조 회로를 포함한다.
동일 집적회로에서, 적어도 제2 셀 크기의 6T SRAM 셀을 구비한 제2 단일 포트 SRAM 어레이가 제공된다. 제2 셀 크기의 SRAM 셀은 저장 노드와 상보 저장 노드 상에 데이터를 저장하기 위해 연결된 교차 연결된 인버터와, 통과 게이트의 게이트 단말 상의 워드 라인 전압에 응답하여, 트루 및 상보 비트 라인을 갖는 비트 라인 쌍을 각각의 저장 노드에 연결하기 위한 통과 게이트 쌍을 포함한다. 교차 연결된 인버터는 n-형 풀다운 트랜지스터와 p-형 풀업 트랜지스터를 포함한다. 풀업 트랜지스터는 셀 포지티브 공급 전압(CVdd)을 저장노드의 각각에 연결시킨다. 제2 셀 크기 SRAM 셀의 풀다운 트랜지스터와 통과 게이트는 다중 핀 finFET 트랜지스터로부터 형성되는 한편, 풀업 트랜지스터는 단일 핀 finFET 트랜지스터로부터 형성된다. 제2 SRAM 어레이의 셀은 행과 열로 또한 배열되지만, 셀 포지티브 전압 공급(CVdd)은 미리 결정된 전압에 연결되고, 어떠한 기록 보조 회로도 제2 SRAM 어레이이에서 사용되지 않는다.
위에서 설명된 집적회로에서, 제1 셀 크기 SRAM 셀은 Y 방향의 피치 Y1과 X 방향의 피치 X1을 가지고, X1 대 Y1의 비율은 약 2 이상이다. 제2 셀 크기 SRAM 셀은 Y 방향의 피치 Y2와 X 방향의 피치 X2를 가지고, X2 대 Y2의 비율은 약 3 이상이다. X2 대 X1의 비율은 약 1.1보다 크다. X1, X2, Y1, Y2의 치수는 사용되는 반도체 공정을 위한 특정 설계 규칙에 의해 결정된다. 추가적인 실시예에서, 피치 Y1은 피치 Y2와 거의 동일하다.
위에서 설명된 집적회로 실시예에서, 기록 보조 회로는 두 개의 상태들을 가지는데, 즉, 판독 주기를 위한 하나의 상태와 기록 주기를 위한 다른 하나의 상태를 갖는다. 추가적 실시예에서, 판독 주기 동안 셀 포지티브 공급 전압 CVdd 상의 전압 출력은 워드 라인 전압과 거의 동일할 것이다. 기록 주기 동안, 다른 실시예에서, 셀 포지티브 공급 전압 CVdd는 50에서 300 밀리볼트 사이 만큼 워드라인상의 전압보다 낮게 될 것이다.
다른 실시예에서, 위에서 설명된 집적회로에서, 제1 및 제2 SRAM 어레이의 셀은 행과 열로 배열된다. SRAM 셀의 통과 게이트에 연결된 워드 라인은 행과 평행하게 배열될 것이고, 한편, 비트 라인 쌍과, CVdd를 셀에 제공하는 포지티브 공급 전압 라인은 셀의 열에 평행하고 위로 지나간다. 또한, 네가티브 전원 CVss를 SRAM 셀의 풀다운 트랜지스터에 제공하는 라인은 열에 평행하고, RAM 셀의 위로 지나갈 것이다.
다른 실시예에서, 프로세서와, 적어도 전적으로 단일 핀 finFET 트랜지스터로부터 형성된 제1 크기 SRAM 셀의 제1 단일 포트 SRAM 어레이와, 다중 핀 finFET 트랜지스터를 포함하게 형성된 제2 크기 SRAM 셀의 적어도 제2 단일 포트 SRAM 어레이를 포함하는 집적회로가 제공되며, 제2 크기 SRAM 셀은 프로세서에 연결된 캐시 메모리를 형성한다.
방법 실시예에서, 단일 핀 finFET 트랜지스터로부터 각각 형성된 SRAM 셀의 제1 어레이가 집적회로 내에 제공되고, 다중 핀 finFET 트랜지스터를 각각 포함하는 SRAM 셀의 제2 어레이는 동일 집적회로 내에 제공되고, 전압 제어 회로는 제1 어레이에 연결된다. 방법 실시예에서, 전압 제어 회로는 기록 동작 동안 워드 라인 상의 전압 보다 낮은 전압으로 감소되는 셀 포지티브 전압 공급 CVdd를 제1 어레이에 제공한다. 추가적 실시예에서, 방법이 수행되고, 제1 어레이로의 판독 주기 동안, 셀 포지티브 전압 공급 CVdd가 판독 동안 워드 라인상의 전압보다 높은 전압으로 증가된다. 다른 실시예에서, 방법은 동작 대기 모드 동안 입력 공급 전압보다 낮은 감소된 셀 포지티브 공급 전압 CVdd를 제1 어레이 내의 셀과 제2 어레이 내의 셀 모두에 제공하는 단계를 포함한다.
본 출원의 범위는 상세한 설명에서 설명된 구조, 방법 및 단계의 특정 대안적인 실시예에 제한되는 것으로 의도되지 않는다. 본 발명분야의 당업자라면 본 발명의 예시적인 실시예의 개시로부터 쉽게 인식하게 되는 것처럼, 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정 또는 단계가 이용될 수 있고, 이러한 대안들이 실시예의 일부로서 고려된다. 따라서, 첨부된 청구항들은 그 범위 내에 이러한 공정 또는 단계를 포함하는 것이 의도된다.

Claims (10)

  1. 집적회로에 있어서,
    행과 열로 배열된 복수의 제1 비트 셀의 제1 단일 포트 SRAM 어레이 - 각 비트 셀은 거리 Y1의 y 피치와, 거리 X1의 x 피치를 가지며, X1 대 Y1의 비율은 2 이상이고, 복수의 비트 셀 각각은 단일 핀 finFET 트랜지스터의 6T SRAM 셀을 형성하고, 상기 제1 비트 셀 각각은 제1 전압 제어 회로로부터 셀 포지티브(positive) 전압 공급(CVdd)을 수신함 -; 및
    행과 열로 배열된 복수의 제2 비트 셀의 제2 단일 포트 SRAM 어레이 - 각 제2 비트 셀은 거리 Y2의 y 피치와 거리 X2의 x 피치를 가지며, X2 대 Y2의 비율은 3 이상이고, 상기 복수의 제2 비트 셀 각각은 다중 핀 finFET 트랜지스터를 포함하는 6T SRAM 셀을 더 포함하고, 상기 제2 비트 셀 각각은 제2 전압 제어 회로부터 제2 셀 포지티브 전압 공급(CVdd)을 수신함 -;를 포함하고,
    X2 대 X1의 비율은 1.1 보다 큰 것인, 집적회로.
  2. 제1항에 있어서, 상기 제1 비트 셀 각각은:
    저장 노드와 상보(complementary) 저장 노드 사이에 교차 연결된 두 개의 인버터 - 상기 두 개의 인버터 각각은 상기 셀 포지티브 전압 공급(CVdd)과 상기 저장 노드 중 대응 저장 노드 사이에 연결된 단일 핀 finFET 풀업 트랜지스터와, 상기 저장 노드 각각과 셀 네가티브(negative) 전압 공급(CVss) 사이에 연결된 단일 핀 finFET 풀다운 트랜지스터를 포함함 -; 및
    비트 라인과 상보 비트 라인 중 각각의 라인과, 상기 저장 노드와 상기 상보 저장 노드 중 대응되는 하나의 노드 사이에 연결된 통과 게이트 쌍 - 각 통과 게이트는 워드 라인에 연결된 게이트 단말를 갖는 단일 핀 finFET 트랜지스터를 포함함 -;을 더 포함하고,
    상기 셀 포지티브 전압 공급(CVdd)은 상기 제1 전압 제어 회로에 연결되고;
    상기 제2 비트 셀 각각은:
    저장 노드와 상보 저장 노드 사이에 교차 연결된 두 개의 인버터 - 상기 두 개의 인버터 각각은 상기 제2 셀 포지티브 전압 공급(CVdd)과 상기 저장 노드 중 하나의 저장 노드 사이에 연결된 단일 핀 finFET 풀업 트랜지스터와, 상기 저장 노드 각각과 셀 네가티브 전압 공급(CVss) 사이에 연결된 다중 핀 finFET 풀다운 트랜지스터를 포함함 -; 및
    비트 라인과 상보 비트 라인 중 각각의 라인과, 상기 저장 노드와 상기 상보 저장 노드 중 대응되는 하나의 노드 사이에 연결된 통과 게이트 쌍 - 각 통과 게이트는 워드 라인에 연결된 게이트를 갖는 다중 핀 finFET 트랜지스터를 더 포함함 -;을 더 포함하는 것인, 집적회로.
  3. 제2항에 있어서, 상기 제1 전압 제어 회로는 주변부(periphery) Vdd 전력 라인에 연결된 입력과, 상기 셀 포지티브 전압 공급(CVdd)에 연결된 출력과, 인에이블(enable) 입력을 포함하는 기록 보조 회로이고, 상기 인에이블 입력은 판독 주기를 표시하는 판독 상태와 기록 주기를 표시하는 기록 주기를 갖는 것인, 집적회로.
  4. 집적회로에 있어서,
    행과 열로 배열된 복수의 제1 비트 셀의 제1 단일 포트 SRAM 어레이 - 각 비트 셀은 거리 Y1의 y 피치와, 거리 X1의 x 피치를 가지며, X1 대 Y1의 비율은 2 이상이고, 복수의 비트 셀 각각은 단일 핀 finFET 트랜지스터의 6T SRAM 셀을 형성하고, 상기 제1 비트 셀 각각은 제1 전압 제어 회로로부터 셀 포지티브(positive) 전압 공급(CVdd)을 수신함 -; 및
    행과 열로 배열된 복수의 제2 비트 셀의 제2 단일 포트 SRAM 어레이 - 각 제2 비트 셀은 거리 Y2의 y 피치와 거리 X2의 x 피치를 가지며, X2 대 Y2의 비율은 3 이상이고, 상기 복수의 제2 비트 셀 각각은 다중 핀 finFET 트랜지스터를 포함하는 6T SRAM 셀을 더 포함하고, 상기 제2 비트 셀 각각은 미리 결정된 Vdd 전압 공급으로부터 제2 셀 포지티브 전압 공급(CVdd)을 수신함 -;를 포함하고,
    X2 대 X1의 비율은 1.1 보다 큰 것인, 집적회로.
  5. 제4항에 있어서, 상기 제1 비트 셀 각각은:
    저장 노드와 상보(complementary) 저장 노드 사이에 교차 연결된 두 개의 인버터 - 상기 두 개의 인버터 각각은 상기 셀 포지티브 전압 공급(CVdd)과 상기 저장 노드 중 대응 저장 노드 사이에 연결된 단일 핀 finFET 풀업 트랜지스터와, 상기 저장 노드 각각과 셀 네가티브 전압 공급(CVss) 사이에 연결된 단일 핀 finFET 풀다운 트랜지스터를 포함함 -; 및
    비트 라인과 상보 비트 라인 중 각각의 라인과, 상기 저장 노드와 상기 상보 저장 노드 중 대응되는 하나의 노드 사이에 연결된 통과 게이트 쌍 - 각 통과 게이트는 워드 라인에 연결된 게이트 단말을 갖는 단일 핀 finFET 트랜지스터를 포함함 -;을 더 포함하고,
    상기 제2 비트 셀 각각은 저장 노드와 상보 저장 노드 사이에 교차 연결된 두 개의 인버터를 더 포함하고, 상기 두 개의 인버터 각각은 상기 제2 셀 포지티브 전압 공급(CVdd)과 상기 저장 노드 중 하나의 노드 사이에 연결된 단일 핀 finFET 풀업 트랜지스터와, 상기 저장 노드 각각과 셀 네가티브 전압 공급(CVss) 사이에 연결된 다중 핀 finFET 풀다운 트랜지스터를 포함하고, 통과 게이트 쌍은 비트 라인과 상보 비트 라인 중 각각의 라인과, 상기 저장 노드와 상기 상보 저장 노드 중 대응되는 하나의 노드 사이에 연결되고, 각 통과 게이트는 워드 라인에 연결된 게이트를 갖는 다중 핀 finFET 트랜지스터를 더 포함하는 것인, 집적회로.
  6. 제5항에 있어서, 상기 제1 전압 제어 회로는 Vdd 공급 입력에 연결된 전압 입력 노드와, 상기 셀 포지티브 전압 공급(CVdd)에 연결된 출력과, 판독 주기를 표시하는 판독 상태와, 기록 주기를 표시하는 기록 상태와, 대기 모드를 표시하는 대기 상태를 갖는 인에이블 입력을 더 포함하는 것인, 집적회로.
  7. 제4항에 있어서, 제3 SRAM 어레이를 더 포함하고, 상기 제3 SRAM 어레이는 복수의 제3 크기 비트 셀을 포함하고, 상기 제3 크기 비트 셀 각각은:
    저장 노드와 상보 저장 노드에서 데이터를 저장하기 위해 연결된 두 개의 교차 연결된 인버터 - 상기 교차 연결된 인버터 각각은 셀 포지티브 공급 전압(CVdd)과, 상기 저장 노드와 상기 상보 저장 노드 중 각각의 노드 사이에 연결된 p-형 단일 핀 finFET 풀업 트랜지스터와, 상기 저장 노드와 상기 상보 저장 노드 중 각각의 노드와 제1 셀 네가티브 공급 전압(CVss) 사이에 연결된 n-형 단일 핀 finFET 풀다운 트랜지스터를 포함함 -; 및
    워드 라인에 연결된 게이트를 갖고, 기록 비트 라인과 상보 기록 비트 라인 중 각각의 라인을 대응 저장 노드와 상보 저장 노드에 연결시키는 단일 핀 finFET 트랜지스터를 포함하는 두 개의 기록 통과 게이트; 및
    판독 비트 라인과 제2 셀 네가티브 공급 전압(CVss) 사이에 직렬로 연결된 판독 풀다운 트랜지스터와 판독 통과 게이트를 포함하는 판독 포트 - 상기 판독 통과 게이트와 판독 풀다운 트랜지스터 각각은 다중 핀 finfET 장치를 포함함 - 를 포함하는 것인, 집적회로.
  8. 집적회로 상에 제1 단일 포트 SRAM 어레이를 제공하는 단계 - 상기 제1 단일 포트 SRAM 어레이는 단일 핀 finFET 풀업 장치와 단일 핀 finfET 풀다운 장치를 각각 포함하고, 저장 노드와 상보 저장 노드 상에 데이터를 저장하기 위한 교차 연결된 인버터 쌍을 각각 포함하는 복수의 제1 크기 비트 셀과, 비트 라인과, 상보 비트 라인과, 상기 저장 노드와 상기 상보 저장 노드 중 각각의 노드 사이에 각각 연결된 통과 게이트 쌍을 더 포함하고, 상기 통과 게이트 각각은 워드 라인에 연결된 게이트를 갖는 단일 핀 finFET 장치와, 제1 셀 포지티브 전압 공급(CVdd)을 상기 제1 크기 비트 셀에 출력시키는 제1 전압 제어 회로를 포함함 -;
    상기 집적회로 상에 제2 단일 포트 SRAM 어레이를 제공하는 단계 - 상기 제2 단일 포트 SRAM 어레이는 단일 핀 finFET 풀업 장치와 단일 핀 finfET 풀다운 장치를 각각 포함하고, 저장 노드와 상보 저장 노드 상에 데이터를 저장하기 위한 교차 연결된 인버터 쌍을 각각 포함하는 복수의 제2 크기 비트 셀과, 비트 라인과, 상보 비트 라인과, 상기 저장 노드와 상기 상보 저장 노드 중 각각의 노드 사이에 각각 연결된 통과 게이트 쌍을 포함하고, 상기 통과 게이트 각각은 워드 라인에 연결된 게이트를 갖는 다중 핀 finFET 장치와, 제2 셀 포지티브 전압 공급(CVdd)을 상기 제2 크기 비트 셀에 출력시키는 제2 전압 제어 회로를 포함함 -;
    상기 제1 전압 제어 회로와 상기 제2 전압 제어 회로를 주변부(periphery) 전압(Vdd)에 연결시키는 단계; 및
    선택된 동작 동안 상기 제1 셀 포지티브 전압 공급(CVdd)을 변경시키도록 상기 제1 전압 제어 회로를 동작시키는 단계를 포함하는 방법.
  9. 제8항에 있어서, 상기 제1 셀 포지티브 전압 공급(CVdd)을 기록 동작 동안 상기 주변부 전압(Vdd)보다 낮은 전압으로 감소시키도록 상기 제1 전압 제어 회로를 동작시키는 단계를 더 포함하는 방법.
  10. 제8항에 있어서, 판독 동작 동안 상기 주변부 전압(Vdd) 이상의 제1 셀 포지티브 전압 공급(Cvdd)을 출력시키도록 상기 제1 전압 제어 회로를 동작시키는 단계를 더 포함하는 방법.
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