KR100921758B1 - 메모리 셀의 배치 방법 및 반도체 기억 장치 - Google Patents

메모리 셀의 배치 방법 및 반도체 기억 장치 Download PDF

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Abstract

본 발명은 판독시 및 기록시의 동작을 안정시킬 수 있는 메모리 셀의 배치 방법을 제공하는 것을 과제로 한다.
반도체 기억 장치의 메모리 셀 어레이(11)는 제1 셀 유닛(12)에 의해 제1 메모리 셀 어레이(13)가 형성된 후, 백 게이트 배치용으로 비트선 방향을 따라서 형성되는 비인접 영역(17)을 이격하여, 제2 셀 유닛(14)에 의해 제2 메모리 셀 어레이(15)가 형성된다. 이에 따라, 비인접 영역(17)을 이격시킨 전후의 메모리 셀은 서로 반전되지 않고, 각각 쌍을 이루는 서로의 비트선(비트선(BLA)과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB))에 형성되는 비트선 컨택트의 수는 서로 대략 같아진다.

Description

메모리 셀의 배치 방법 및 반도체 기억 장치{MEMORY CELL ARRANGEMENT METHOD AND SEMICONDUCTOR MEMORY DEVICE}
도 1은 제1 실시예의 배치 방법을 적용한 메모리 셀의 레이아웃도.
도 2는 제1 메모리 셀 유닛을 도시하는 설명도로, (a)는 레이아웃도, (b)는 회로도.
도 3은 제2 메모리 셀 유닛을 도시하는 설명도로, (a)는 레이아웃도, (b)는 회로도.
도 4는 도 1의 레이아웃에 대한 벌크 구조를 도시하는 설명도.
도 5는 도 4의 벌크 구조에 대한 단면 구조의 일부를 도시하는 단면도.
도 6은 제1 실시예의 배치 방법을 적용한 반도체 기억 장치의 판독 동작을 도시하는 파형도.
도 7은 컴퓨터 시스템의 개략 구성도.
도 8은 제2 실시예의 배치 방법을 적용한 레이아웃의 벌크 구조를 도시하는 설명도.
도 9는 메모리 셀 사이에서 소스 ·드레인을 분리한 예를 도시하는 레이아웃도.
도 10은 DRAM 메모리 셀에 적용한 예를 도시하는 레이아웃도.
도 11은 종래의 배치 방법을 적용한 메모리 셀의 레이아웃도.
도 12는 종래의 배치 방법을 적용한 메모리 셀의 레이아웃도.
도 13은 종래의 배치 방법을 적용한 반도체 기억 장치의 판독 동작을 도시하는 파형도.
<도면의 주요 부분에 대한 부호의 설명>
BLA, BLB : 제1 비트선으로서의 비트선
XBLA, XBLB : 제2 비트선으로서의 X 비트선
12, 52 : 제1 메모리 셀 유닛
13, 53 : 제1 메모리 셀 어레이
14, 54 : 제2 메모리 셀 유닛
15, 55 : 제2 메모리 셀 어레이
16a∼16d, 56a∼56d : 복수의 메모리 셀
17, 57 : 비인접 영역
본 발명은 메모리 셀의 배치 방법 및 반도체 기억 장치에 관한 것이다.
반도체 기억 장치에서는 메모리 셀을 어레이형으로 배치함으로써 메모리 셀 어레이가 형성되어 있다. 최근에는 트랜지스터의 미세화가 점점 진행되어, 배선 패턴 등의 제약에 의해서 레이아웃 패턴에 대한 자유도가 작아지고 있으므로, 이들을 고려하여 메모리 셀을 배치할 필요가 있다.
도 11은 종래의 메모리 셀의 배치 방법을 도시하는 레이아웃도이다.
메모리 셀 어레이(71)는 어레이 배치된 복수(도면에서는 예컨대 8개만을 나타냄)의 메모리 셀(72a, 72b)을 포함하고, 이들 메모리 셀(72a, 72b)은 서로 쌍을 이루는 상보의 비트선(본 예에서는 비트선(BLA)과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB))과 접속된다.
종래, 이러한 메모리 셀 어레이(71)는 비트선과 직교하는 축(도면에서, X축)에서 서로 반전(도면에서, 영자 「F」를 반전 표시하여 나타냄)된 짝수 개(예컨대 2개)의 메모리 셀(72a, 72b)을 1 배치 단위로 하여 구성되는 메모리 셀 유닛(72)을 어레이 배치함으로써 형성된다.
그런데, 최근에는 트랜지스터의 미세화에 따라, 메모리 셀(72a, 72b) 자체의 면적도 축소되고 있으므로, 예컨대 트랜지스터의 백 게이트와 접속되는 컨택트 등을 각 메모리 셀(72a, 72b) 내에 배치(도 11 참조)하는 것이 어렵게 되고 있다.
그래서, 이 문제를 해소하는 수단으로서, 예컨대 일본 특허 공개 평8-274271호 공보에 기재된 방법 등이 제안되어 있다. 즉, 도 12에 도시한 바와 같이, 비트선 방향을 따라서 메모리 셀(72a, 72b)이 서로 인접하지 않는 영역(이하, 비인접 영역)(73)을 소정 개수의 메모리 셀마다 하나씩 형성하여(본 예에서는 8 셀에 대해 하나), 그 비인접 영역(73)에 상기 백 게이트 등을 위한 배치를 행하도록 하고 있다.
그런데, 상기한 종래의 배치 방법에서는, 도 12에 도시한 바와 같이 비인접 영역(73)을 통해 메모리 셀(72a, 72b)을 배치하는 경우, 서로 쌍을 이루는 상보의 비트선(비트선(BLA)과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB))에 각각 형성되는 각 비트선 컨택트의 수가 상이하다.
예컨대, 도 12에 있어서, 비트선(BLA, BLB)에 형성되는 비트선 컨택트의 수는 6개인 데 대하여, X 비트선(XBLA, XBLB)에 형성되는 비트선 컨택트의 수는 4개가 된다. 이들 서로의 비트선 사이에서 생기는 비트선 컨택트 수의 차는 메모리 셀 어레이(71) 내에 형성되는 비인접 영역(73)의 수에 비례하여 커진다.
이와 같이, 서로의 비트선 사이에서 비트선 컨택트의 수에 차이가 생기면, 한쪽의 비트선(본 예에서는 X 비트선(XBLA, XBLB))에 대하여 접속되는 트랜지스터의 소스 ·드레인 용량 및 배선 부하가 다른 쪽의 비트선(본 예에서는 비트선(BLA, BLB))에 대한 그것보다도 커진다. 그 결과, 도 13에 도시한 바와 같이, 비트선(BLA, BLB)에 대하여 부하가 큰 X 비트선(XBLA, XBLB)에서는 비트선 진폭을 충분하게 얻을 수 없게 되어, 데이터 판독시에 있어서의 액세스 시간이 길어진다고 하는 문제가 있었다. 덧붙여 말하면, 이러한 문제는 데이터 기록시에 있서도 마찬가지로 생긴다. 이 때문에, 종래에는 판독 동작 및 기록 동작을 안정적으로 행할 수 없었다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 판독시 및 기록시의 동작을 안정시킬 수 있는 메모리 셀의 배치 방법 및 반도체 기억 장치를 제공하는 데에 있다.
상기 목적을 달성하기 위해서, 청구항 1, 2, 10에 기재한 발명에 따르면, 적어도 1쌍의 비트선과 접속되는 복수의 메모리 셀을 그 비트선을 따라서 어레이 배치할 때, 비트선 방향으로 서로 인접시켜 배치하는 메모리 셀에 대해서는 비트선과 직교하는 축을 대칭축으로 하여 각 메모리 셀을 교대로 반전시켜 배치하고, 비트선 방향으로 서로 인접시키지 않고서 비인접 영역을 이격하여 배치하는 메모리 셀에 대해서는 그 비인접 영역을 이격시킨 전후의 메모리 셀을 서로 반전시키지 않고서 배치하도록 했다. 이 방법에서는, 쌍을 이루는 서로의 비트선에 각각 형성되는 비트선 컨택트의 수(또는 그것에 접속되는 트랜지스터의 소스 ·드레인의 수)가 대략 같아지기 때문에, 이들 서로의 비트선 사이에서 생기는 트랜지스터의 소스 ·드레인 용량 및 배선 부하를 대략 같게 할 수 있다. 따라서, 판독시 및 기록시의 동작을 안정시킬 수 있다.
또, 청구항 2에 기재한 발명에 따르면, 메모리 셀의 배치는 상기 비트선과 직교하는 축에 평행한 메모리 셀의 제1 변을 양단의 변으로서 갖도록, 그 비트선과 직교하는 축을 대칭축으로 하여 짝수개의 메모리 셀이 교대로 반전하여 인접 배치되어 이루어지는 제1 메모리 셀 유닛과, 상기 비트선과 직교하는 축에 평행한 메모리 셀의 제2 변을 양단의 변으로서 갖도록, 그 비트선과 직교하는 축을 대칭축으로 하여 짝수개의 메모리 셀이 교대로 반전하여 인접 배치되어 이루어지는 제2 메모리 셀 유닛을 사용하여 이루어진다. 이 때, 제1 메모리 셀 유닛을 이용하여 형성하는 제1 메모리 셀 어레이와 제2 메모리 셀 유닛을 이용하여 형성하는 제2 메모리 셀 어레이를 비트선 방향으로 형성되는 비인접 영역을 이격시켜 교대로 배치하도록 했다. 이러한 제1 및 제2 메모리 셀 유닛을 배치 단위로 하여 메모리 셀 어레이를 배치함으로써 반도체 기억 장치의 레이아웃 설계를 효율적으로 행할 수 있다.
청구항 3에 기재한 발명에 따르면, 상기 1쌍의 비트선은 서로 상보인 제1 비트선과 제2 비트선으로 이루어지는 것으로, 제1 메모리 셀 유닛은 적어도 제2 비트선을 공유 가능하게 하고, 제2 메모리 셀 유닛은 적어도 제1 비트선을 공유 가능하게 하도록 인접 배치되어 구성되어 있다.
청구항 4에 기재한 발명에 따르면, 상기 제1 및 제2 메모리 셀 어레이는 비트선 방향으로 각각 동일한 수로 형성되어 있다. 이 경우, 쌍을 이루는 비트선에 각각 형성되는 비트선 컨택트의 수를 서로 같게 할 수 있다.
청구항 5에 기재한 발명에 따르면, 상기 제1 및 제2 메모리 셀 어레이는 비트선 방향으로 각각 다른 수로 형성되어 있다. 이 경우, 쌍을 이루는 비트선에 각각 형성되는 비트선 컨택트의 수는 1개차로 다르다. 바꾸어 말하면, 쌍을 이루는 서로의 비트선에 형성되는 비트선 컨택트의 차를 최대로도 1개로 할 수 있다.
청구항 6에 기재한 발명에 따르면, 상기 비인접 영역은 비트선 방향을 따라서 배치되는 복수개의 메모리 셀에 대하여 1 영역씩 형성되는 것으로, 이들의 각 비인접 영역에는 각각 대응하는 상기 복수개의 메모리 셀에 포함되는 트랜지스터의 백 게이트와 접속되는 컨택트가 배치되도록 했다.
청구항 7에 기재한 발명에 따르면, 상기 비트선에 대하여 형성되는 비트선 컨택트와 접속되는 트랜지스터의 소스 ·드레인을, 비트선 방향으로 인접하는 서로 의 메모리 셀 사이에서 공유하도록 했다. 이에 따라, 메모리 셀의 배치 면적을 작게 할 수 있다.
청구항 8에 기재한 발명에 따르면, 상기 비트선에 대하여 형성되는 비트선 컨택트를, 비트선 방향으로 인접하는 서로의 메모리 셀 사이에서 공유하도록 했다. 이에 따라, 메모리 셀의 배치 면적을 작게 할 수 있다.
청구항 9에 기재한 발명과 같이, 본 발명은 SRAM 메모리 셀을 배치할 때에 있어서 특히 유용한 배치 방법으로 할 수 있다.
[제1 실시예]
이하, 본 발명을 구체화한 제1 실시예를 도 1∼도 7에 따라서 설명한다.
도 1은 본 실시예의 배치 방법을 적용한 메모리 셀의 레이아웃도이다. 이 반도체 기억 장치의 메모리 셀 어레이(11)는 제1 메모리 셀 유닛(이하, 제1 셀 유닛)(12)을 이용하여 형성되는 제1 메모리 셀 어레이(13)와, 제2 메모리 셀 유닛(이하, 제2 셀 유닛)(14)을 이용하여 형성되는 제2 메모리 셀 어레이(15)를 포함한다.
제1 셀 유닛(12)은 짝수개(예컨대 2개)의 메모리 셀(16a, 16b)을 1 배치 단위로 하여 구성되어 있다. 메모리 셀(16a, 16b)은 서로 상보인 2쌍의 비트선(본 실시예에서는 제1 비트선으로서의 비트선(BLA, BLB)과, 이들에 상보인 제2 비트선으로서의 X 비트선(XBLA, XBLB))과 접속되어 있다. 그리고, 제1 셀 유닛(12)은 상기 각 비트선과 직교하는 축(도면에서, X축)을 대칭축으로 하여 선대칭이 되는 이들의 메모리 셀(16a, 16b)(도면에서, 「F」를 반전 표시하여 나타냄)이 인접 배치되어 구성되어 있다.
이러한 제1 셀 유닛(12)은 상기 각 비트선과 직교하는 축에 평행한 각 메모리 셀(16a, 16b)의 제1 변을 양단의 변으로서 갖는다. 여기서, 본 실시예에 있어서, 메모리 셀(16a, 16b)의 제1 변이란, 인접하는 메모리 셀(16a, 16b) 사이에서 제1 비트선(비트선(BLA, BLB))을 공유 가능하게 하는 변이다.
이 제1 셀 유닛(12)을 비트선 방향으로 어레이 배치하여 형성하는 제1 메모리 셀 어레이(13)에서는 결과적으로, 서로 반전된 형상을 갖는 메모리 셀(16a, 16b)이 비트선 방향으로 인접하여 배치되게 된다. 이에 따라, 인접하는 서로의 메모리 셀(16a, 16b) 사이에서 각 비트선에 대하여 각각 형성되는 비트선 컨택트 및 이들에 접속되는 트랜지스터의 소스 ·드레인(도 1에서는 생략)을 공유할 수 있다.
제2 셀 유닛(14)은 상기와 마찬가지로 짝수개(예컨대 2개)의 메모리 셀(16c, 16d)을 1 배치 단위로 하여 구성되며, 각 메모리 셀(16c, 16d)은 서로 상보인 2쌍의 비트선[제1 비트선(비트선(BLA, BLB))과, 제2 비트선(X 비트선(XBLA, XBLB))]과 접속되어 있다. 그리고, 제2 셀 유닛(14)은 상기 각 비트선과 직교하는 축(도면에서, X축)을 대칭축으로 하여 선대칭이 되는 이들의 메모리 셀(16c, 16d)(도면에서, 「F」를 반전 표시하여 나타냄)이 인접 배치되어 구성되어 있다.
이러한 제2 셀 유닛(14)은 상기 각 비트선과 직교하는 축에 평행한 각 메모리 셀(16c, 16d)의 제2 변을 양단의 변으로서 갖는다. 여기서, 본 실시예에 있어서, 메모리 셀(16c, 16d)의 제2 변이란, 인접하는 메모리 셀(16c, 16d) 사이에서 제2 비트선(X 비트선(XBLA, XBLB))을 공유 가능하게 하는 변이다.
즉, 바꾸어 말하면, 이 제2 셀 유닛(14)은 제1 셀 유닛(12)을 구성하는 메모리 셀(16a, 16b)의 각각을 각 비트선과 직교하는 축에서 반전시킨 형상을 갖는 메모리 셀(16c, 16d)을 인접 배치함으로써 구성되어 있다.
이 제2 셀 유닛(14)을 비트선 방향으로 어레이 배치하여 형성하는 제2 메모리 셀 어레이(15)에서는 결과적으로, 서로 반전된 형상을 갖는 메모리 셀(16c, 16d)이 비트선 방향으로 배치되게 된다. 이에 따라, 인접하는 서로의 메모리 셀(16c, 16d) 사이에서 각 비트선에 대하여 각각 형성되는 비트선 컨택트 및 이들에 접속되는 트랜지스터의 소스 ·드레인(도 1에서는 생략)을 공유할 수 있다.
이렇게 해서 형성되는 제1 메모리 셀 어레이(13)와 제2 메모리 셀 어레이(15)는 비트선 방향으로 각 메모리 셀이 인접하지 않는 영역(이하, 비인접 영역)(17)을 이격하여 교대로 형성되고, 이 비인접 영역(17)에는 트랜지스터의 백 게이트와 접속되는 컨택트가 배치된다. 또한, 이 비인접 영역(17)은 상기 비트선 방향을 따라서 배치되는 복수개의 메모리 셀에 대하여 1 영역씩(도 1에서는 비트선 방향의 8개의 메모리 셀에 대하여 하나) 형성된다.
다음에, 제1 및 제2 셀 유닛(12, 14)에 관해서 상술한다.
도 2(a)는 제1 셀 유닛(12)을 도시하는 레이아웃도이다.
제1 셀 유닛(12)은 그 유닛(12) 내에서 인접하는 서로의 메모리 셀(16a, 16b) 사이에서, 제2 비트선(X 비트선(XBLA, XBLB))에 형성되는 비트선 컨택트(21a, 21b)를 공유한다. 또, 이 제1 셀 유닛(12)은 동일한 구성을 갖는 다른 제1 셀 유닛(12)과의 사이(구체적으로는 인접하는 메모리 셀(16a, 16b) 사이)에서 제1 비 트선(비트선(BLA, BLB))에 형성되는 비트선 컨택트(22a, 23a, 22b, 23b)를 공유한다.
도 2(b)는 제1 셀 유닛(12)의 회로도이다.
제1 셀 유닛(12)을 구성하는 메모리 셀(16a, 16b)은 예컨대 8 트랜지스터형의 SRAM(Static Random Access Memory) 메모리 셀로, 데이터 유지 회로로서 기능하는 4개의 트랜지스터와 액세스용의 스위치 회로로서 기능하는 4개의 트랜지스터로 이루어진다. 그리고, 도면에 도시한 바와 같이, 각 X 비트선(XBLA, XBLB)에는 공통의 비트선 컨택트(21a, 21b)를 통해 양 메모리 셀(16a, 16b) 내에 있어서의 트랜지스터의 소스 ·드레인이 각각 접속된다.
도 3(a)는 제2 셀 유닛(14)을 도시하는 레이아웃도이다.
제2 셀 유닛(14)은 그 유닛(14) 내에서 인접하는 서로의 메모리 셀(16c, 16d) 사이에서, 제1 비트선(비트선(BLA, BLB))에 형성되는 비트선 컨택트(31a, 31b)를 공유한다. 또, 이 제2 셀 유닛(14)은 동일한 구성을 갖는 다른 제2 셀 유닛(14)과의 사이(구체적으로는 인접하는 메모리 셀(16c, 16d) 사이)에서 제2 비트선(X 비트선(XBLA, XBLB))에 형성되는 비트선 컨택트(32a, 33a, 32b, 33b)를 공유한다.
도 3(b)는 제2 셀 유닛(14)의 회로도이다.
제2 셀 유닛(14)을 구성하는 메모리 셀(16c, 16d)은 상기와 같이 8 트랜지스터형의 SRAM 메모리 셀로, 데이터 유지 회로로서 기능하는 4개의 트랜지스터와 액세스용의 스위치 회로로서 기능하는 4개의 트랜지스터로 이루어진다. 그리고, 도면 에 도시한 바와 같이, 각 비트선(BLA, BLB)에는 공통의 비트선 컨택트(31a, 31b)를 통해 양 메모리 셀(16c, 16d) 내에서의 트랜지스터의 소스 ·드레인이 각각 접속된다.
본 실시예에서는 이러한 구성을 갖는 제1 및 제2 셀 유닛(12, 14)을 이용하여, 도 1에 도시한 바와 같이, 메모리 셀 어레이(11)를 형성한다. 자세히 말하면, 우선, 제1 셀 유닛(12)을 어레이 배치하여 제1 메모리 셀 어레이(13)를 형성한다. 그 후, 트랜지스터의 백 게이트 배치용으로 형성한 비인접 영역(17)을 통해, 제2 셀 유닛(14)을 어레이 배치하여 제2 메모리 셀 어레이(15)를 형성한다.
즉, 비인접 영역(17)을 통해 메모리 셀을 배치하는 경우에는 그 비인접 영역(17)을 이격시킨 전후의 메모리 셀(도 1에서는 메모리 셀(16b)과 메모리 셀(16c))을 서로 반전시키지 않도록 하여 배치한다.
이렇게 해서 형성된 메모리 셀 어레이(11)에서는 각각 쌍을 이루는 서로의 비트선(비트선(BLA)과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB))에 대하여 형성되는 비트선 컨택트의 수가 대략 같아진다(도 1에서는 각각 5개씩으로 같아짐). 이에 따라, 비트선(BLA)과 X 비트선(XBLA) 사이, 비트선(BLB)과 X 비트선(XBLB) 사이에서, 이들의 각 비트선 컨택트에 접속되는 트랜지스터의 소스 ·드레인 용량 및 배선 부하를 대략 같게 할 수 있다.
도 4는 도 1의 레이아웃에 있어서의 벌크 구조를 도시하는 설명도이다.
상기한 바와 같이, 메모리 셀 어레이(11)에 있어서, 메모리 셀(16a, 16b) 사이, 메모리 셀(16c, 16d) 사이에서는 각각 쌍을 이루는 서로의 비트선(비트선(BLA) 과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB))의 비트선 컨택트 및 이들에 접속되는 트랜지스터의 소스 ·드레인이 공유된다.
그리고, 이들의 각 메모리 셀 사이에서 공유하는 소스 ·드레인에 형성되는 컨택트(소스 ·드레인 컨택트)는 도 5에 도시한 바와 같이, 각 메모리 셀 사이에서 공유하는 비트선 컨택트와 다수의 배선층(도면은 2층)을 통해 서로 접속된다. 이와 같이, 인접하는 서로의 메모리 셀 사이에서 비트선 컨택트 및 소스 ·드레인을 공유함으로써, 각 메모리 셀(16a∼16d)의 배치 면적을 작게 할 수 있다.
도 6은 본 실시예의 배치 방법을 적용한 반도체 기억 장치의 판독 동작을 도시하는 파형도이다.
상기한 바와 같이, 본 실시예에서는 각각 쌍을 이루는 서로의 비트선(비트선(BLA)과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB))에 형성되는 비트선 컨택트의 수를 대략 같게 할 수 있으므로, 이들에 대한 부하(소스 ·드레인 용량 및 배선 부하 등)를 대략 같게 할 수 있다.
이에 따라, 도 6에 도시한 바와 같이, 비트선(BLA, BLB) 및 X 비트선(XBLA, XBLB)으로부터 판독되는 판독 신호의 진폭(비트선 진폭)을 대략 같게 할 수 있다. 그 결과, 비트선(BLA, BLB) 및 X 비트선(XBLA, XBLB)에서 데이터를 판독할 때의 액세스 시간(도면에서, T1과 T2 사이, T3과 T4 사이)을 대략 같게 할 수 있다. 또한, 여기서는 도시하지 않지만, 본 실시예에서는 기록시의 액세스 시간도 같은 식으로 개선할 수 있다.
한편, 본 실시예에 있어서, 상기한 제1 및 제2 셀 유닛(12, 14)을 이용하여 행하는 메모리 셀의 배치(레이아웃 설계)는 도 7에 도시한 바와 같이, 일반적인 CAD(Computer Aided Design) 장치로 이루어지는 컴퓨터 시스템을 이용하여 이루어진다.
컴퓨터 시스템(41)은 중앙 처리 장치(이하, CPU)(42), 메모리(43), 기억 장치(44), 표시 장치(45), 입력 장치(46) 및 드라이브 장치(47)를 구비하고, 이들은 버스(48)를 통해 서로 접속되어 있다.
CPU(42)는 메모리(43)를 이용하여 프로그램을 실행하여, 반도체 기억 장치의 레이아웃 설계에 필요한 처리를 실현한다. 이 메모리(43)에서는 통상 캐시 메모리, 시스템 메모리 및 디스플레이 메모리 등을 포함한다.
표시 장치(45)는 레이아웃 표시, 파라미터 입력 화면 등의 표시에 이용되며, 이것에는 통상 CRT, LCD, PDP 등이 이용된다. 입력 장치(46)는 사용자로부터의 요구나 지시, 파라미터의 입력에 이용되며, 이것에는 키보드 및 마우스 장치 등이 이용된다.
기억 장치(44)는 통상 자기 디스크 장치, 광 디스크 장치, 광자기 디스크 장치 등을 포함한다. 이 기억 장치(44)에는 본 실시예에 있어서의 레이아웃 설계 처리를 실현하기 위한 프로그램 데이터(이하, 프로그램) 및 상기 제1 및 제2 셀 유닛(12, 14) 등의 셀 데이터를 라이브러리 등록한 각종 데이터 파일(이하, 파일)이 저장된다. CPU(42)는 입력 장치(46)에 의한 지시에 응답하여 프로그램이나 각종 파일에 저장되는 데이터를 적절하게 메모리(43)에 전송하여, 그것을 그때마다 실행한다. 한편 기억 장치(44)는 데이터베이스로서도 사용된다.
CPU(42)가 실행하는 프로그램은 기록 매체(49)에서 제공된다. 드라이브 장치(47)는 기록 매체(49)를 구동하여, 그 기억 내용에 액세스한다. CPU(42)는 드라이브 장치(47)를 통해 기록 매체(49)로부터 프로그램을 판독하여, 그것을 기억 장치(44)에 인스톨한다.
기록 매체(49)로서는 메모리 카드, 플렉시블 디스크, 광 디스크(CD-ROM, DVD-ROM, …), 광자기 디스크(MO, MD, …) 등, 임의의 기록 매체를 사용할 수 있다. 이 기록 매체(49)에 전술한 프로그램을 저장해 두고, 필요에 따라서, 메모리(43)에 로드하여 사용할 수도 있다. 한편, 기록 매체(49)에는 통신 매체를 통해 업로드 또는 다운로드된 프로그램을 기록한 매체, 디스크 장치를 포함한다.
이상 기술 한 바와 같이, 본 실시예에 따르면, 다음의 효과를 발휘한다.
(1) 반도체 기억 장치의 메모리 셀 어레이(11)는 제1 셀 유닛(12)에 의해 제1 메모리 셀 어레이(13)가 형성된 후, 백 게이트 배치용으로 형성한 비인접 영역(17)을 이격하여, 제2 셀 유닛(14)에 의해 제2 메모리 셀 어레이(15)가 형성된다. 이와 같이, 비인접 영역(17)을 이격시킨 전후의 메모리 셀(메모리 셀(16b)과 메모리 셀(16c))을 서로 반전시키지 않도록 배치함으로써, 각각 쌍을 이루는 서로의 비트선(비트선(BLA)과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB))에 형성되는 비트선 컨택트의 수를 대략 같게 할 수 있다. 그 결과, 각 비트선 사이에서 생기는 소스 ·드레인 용량 및 배선 부하를 대략 같게 할 수 있기 때문에, 판독시 및 기록시의 액세스 시간을 대략 같게 할 수 있다.
(2) 본 실시예에 있어서, 서로 인접 배치되는 메모리 셀(16a, 16b) 사이, 메 모리 셀(16c, 16d) 사이에서는 비트선 컨택트 및 그것에 접속되는 트랜스지스터의 소스 ·드레인을 각각 공유하도록 하였다. 이에 따라, 각 메모리 셀(16a∼16d)의 배치 면적을 작게 할 수 있다.
(3) 본 실시예에서는, 2개의 메모리 셀(16a, 16b)로 이루어지는 제1 셀 유닛(12) 및 2개의 메모리 셀(16c, 16d)로 이루어지는 제2 셀 유닛(14)을 각각 1 배치 단위로 하여 배치하기 때문에, 레이아웃 설계를 효율적으로 행할 수 있다.
[제2 실시예]
이하, 본 발명을 구체화한 제2 실시예를 도 8에 따라서 설명한다.
도 8은 제2 실시예의 배치 방법을 적용한 메모리 셀의 벌크 구조를 도시하는 설명도이다. 한편, 본 실시예에서는 상기 제1 및 제2 메모리 셀 어레이(13, 15) 내에서 인접하는 서로의 메모리 셀 사이에서, 비트선 컨택트를 공유하지 않는 경우(소스 ·드레인은 공유함)의 예를 나타내는 것으로, 제1 실시예와 같은 식의 구성 부분에 대해서는 동일 부호를 붙여 설명한다.
도 8에 도시한 바와 같이, 반도체 기억 장치의 메모리 셀 어레이(51)는 제1 셀 유닛(52)을 어레이 배치하여 형성되는 제1 메모리 셀 어레이(53)와, 비인접 영역(57)을 통해, 제2 셀 유닛(54)을 어레이 배치하여 형성되는 제2 메모리 셀 어레이(55)를 포함한다.
제1 셀 유닛(52)은 각 비트선과 직교하는 축을 대칭축으로 하여 선대칭이 되는 메모리 셀(56a, 56b)(도면에서, 「F」를 반전 표시하여 나타냄)이 인접 배치되어 구성되어 있다. 이 제1 셀 유닛(52)을 비트선 방향으로 어레이 배치하여 형성되 는 제1 메모리 셀 어레이(53)에 있어서, 인접하는 서로의 메모리 셀(56a, 56b) 사이에서는 트랜지스터의 소스 ·드레인만이 공유되고, 비트선 컨택트는 공유되지 않는다.
제2 셀 유닛(54)은 각 비트선과 직교하는 축을 대칭축으로 하여 선대칭이 되는 메모리 셀(56c, 56d)(도면에서, 「F」를 반전 표시하여 나타냄)이 인접 배치되어 구성되어 있다. 또, 제2 셀 유닛(54)은 상기 제1 셀 유닛(52)을 구성하는 메모리 셀(56a, 56b)의 각각을 각 비트선과 직교하는 축에서 반전시킨 형상을 갖는 메모리 셀(56c, 56d)을 인접 배치함으로써 구성되어 있다. 이 제2 셀 유닛(54)을 비트선 방향으로 어레이 배치하여 형성되는 제2 메모리 셀 어레이(55)에 있어서, 인접하는 서로의 메모리 셀(56c, 56d) 사이에서는 트랜지스터의 소스 ·드레인만이 공유되고, 비트선 컨택트는 공유되지 않는다.
이러한 제1 및 제2 셀 유닛(52, 54)을 이용하여 형성되는 메모리 셀 어레이(51)에서는 각각 쌍을 이루는 서로의 비트선(비트선(BLA)과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB)) 사이에서, 이들 비트선 컨택트에 접속되는 소스 ·드레인의 수를 대략 같게 할 수 있다. 한편, 본 실시예에서는, 도 8에 도시한 바와 같이 각각 5 지점씩으로 같아진다. 따라서, 제1 실시예와 같이 비트선(BLA)과 X 비트선(XBLA) 사이, 비트선(BLB)과 X 비트선(XBLB) 사이에서 소스 ·드레인 용량 및 배선 부하를 대략 같게 할 수 있으므로, 이들 서로의 비트선에 대한 액세스 시간을 대략 같게 할 수 있다.
한편, 상기 각 실시예는 이하의 형태로 실시하더라도 좋다.
·제1 실시예에서는 제1 및 제2 셀 유닛(12, 14)을 각각 1 배치 단위로 하여 메모리 셀을 배치하도록 했지만, 반드시 복수의 메모리 셀을 통합하여 배치할 필요는 없다. 즉, 메모리 셀 어레이(11)는 인접하여 배치되는 각 메모리 셀에 대해서는 교대로 반전하여 배치되고, 비인접 영역(17)을 통해 그 전후로 배치되는 메모리 셀에 대해서는 이들을 서로 반전시키지 않도록 하여 배치되어 있으면 된다. 따라서, 메모리 셀을 1개씩 배치하도록 하더라도 좋다. 한편, 이상의 점은 제2 실시예에서도 마찬가지로 말할 수 있다.
·제1 실시예에서는 제1 및 제2 셀 유닛(12, 14)은 각각 2개의 메모리 셀로 구성되지만, 2개에 한정되는 것이 아니라 4개 이상의 짝수개로 구성되더라도 좋다. 예컨대, 제1 셀 유닛(12)으로서는 메모리 셀(16a)과 메모리 셀(16b)을 이용하여 이들을 교대로 인접 배치한 4개의 메모리 셀로 구성하고, 제2 셀 유닛(14)으로서는 메모리 셀(16c)과 메모리 셀(16d)을 이용하여 이들을 교대로 인접 배치한 4개의 메모리 셀로 구성하더라도 좋다.
·제2 실시예에서는 인접하는 서로의 메모리 셀 사이에서 소스 ·드레인을 공유했지만, 반드시 공유할 필요는 없다. 즉, 도 9에 도시한 바와 같이, 메모리 셀(56a, 56b) 사이, 메모리 셀(56c, 56d) 사이에서 소스 ·드레인을 분리하도록 하더라도 좋다. 이 경우에도, 각각 쌍을 이루는 서로의 비트선(비트선(BLA)과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB)) 사이에서 부하의 차를 대략 같게 할 수 있다.
·제1 실시예에 있어서, 도 1에서는 비인접 영역(17)을 통해 형성하는 제1 및 제2 메모리 셀 어레이(13, 15)를 각각 하나씩 도시하지만, 실제로는 복수의 제1 및 제2 메모리 셀 어레이(13, 15)가 복수의 비인접 영역(17)을 통해 교대로 형성되는 것은 물론이다. 그 때, 제1 및 제2 메모리 셀 어레이(13, 15)가 비트선 방향으로 각각 같은 수 형성되는 경우에는 각각 쌍을 이루는 서로의 비트선(비트선(BLA)과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB))에 형성되는 비트선 컨택트의 수는 같아진다. 한편, 제1 및 제2 메모리 셀 어레이(13, 15)가 비트선 방향으로 각각 다른 수로 형성되는 경우에는 각각 쌍을 이루는 서로의 비트선에 형성되는 비트선 컨택트의 수는 1개차로 다르다. 예컨대, 도 1에서, 제2 메모리 셀 어레이(15)를 형성한 후, 비인접 영역(17)을 통해 추가로 제1 메모리 셀 어레이(13)를 형성한 경우, X 비트선(XBLA, XBLB)에 형성되는 비트선 컨택트의 수에 대하여 비트선(BLA, BLB)에 형성되는 비트선 컨택트의 수는 1개 많아진다. 그러나, 이러한 배치 방법에서는 서로의 비트선 사이에서 비트선 컨택트의 차를 최대로도 1개로 할 수 있기 때문에, 이들에서 생기는 부하를 실질적으로 거의 같게 할 수 있다. 한편, 이상의 점은 제2 실시예에서도 마찬가지로 말할 수 있다.
·제1 및 제2 실시예에서는 서로 쌍을 이루는 상보의 비트선을 2쌍(비트선(BLA)과 X 비트선(XBLA), 비트선(BLB)과 X 비트선(XBLB)) 갖는 경우에 관해서 설명했지만, 1쌍만 갖는 메모리 셀에 적용하더라도 좋다.
·제1 및 제2 실시예에서는 8 트랜지스터형의 SRAM 메모리 셀을 배치하는 경우에 관해서 설명했지만, 메모리 셀로서는 반드시 이 셀 형태에만 한정되는 것은 아니다.
·제1 및 제2 실시예에서는 SRAM 메모리 셀의 배치를 행하는 경우에 관해서 설명했지만, DRAM 메모리 셀의 배치를 행하는 경우에 적용하더라도 좋다. 즉, 도 10에 도시한 바와 같이, 통상, DRAM 메모리 셀에 있어서, 비트선(BL)과 접속되는 메모리 셀에는 레퍼런스로서 사용하는 X 비트선(XBL)과 접속되는 메모리 셀이 인접 배치되고, 이들 2개(2 비트)의 메모리 셀을 1 배치 단위(각 실시예에서 말하는 셀 유닛)로 하여 배치가 이루어진다. 그 때, 각 셀 유닛은 비트선과 직교하는 축에서 반전된 상태로 배치된다. 이 때문에, 이러한 DRAM 메모리 셀을 배치할 때에 있어서도, 각 실시예의 배치 방법을 적용함으로써 상기한 효과와 같은 효과를 발휘할 수 있다.
상기 각 실시예의 특징을 정리하면 다음과 같이 된다.
(부기 1) 적어도 1쌍의 비트선과 접속되는 복수의 메모리 셀을 그 비트선을 따라서 어레이형으로 배치하는 메모리 셀의 배치 방법에 있어서,
상기 비트선 방향으로 서로 인접시켜 배치하는 메모리 셀에 대해서는 상기 비트선과 직교하는 축을 대칭축으로 하여 각 메모리 셀을 교대로 반전시켜 배치하고, 상기 비트선 방향으로 서로 인접시키지 않고서 비인접 영역을 이격하여 배치하는 메모리 셀에 대해서는 그 비인접 영역을 이격시킨 전후의 메모리 셀을 서로 반전시키지 않고서 배치하는 것을 특징으로 하는 메모리 셀의 배치 방법.
(부기 2) 적어도 1쌍의 비트선과 접속되는 복수의 메모리 셀을 그 비트선을 따라서 어레이형으로 배치하는 메모리 셀의 배치 방법에 있어서,
상기 비트선과 직교하는 축을 대칭축으로 하여 짝수개의 메모리 셀이 교대로 반전하여 인접 배치되어, 상기 비트선과 직교하는 축에 평행한 메모리 셀의 제1 변을 양단의 변으로서 갖는 제1 메모리 셀 유닛과,
상기 비트선과 직교하는 축을 대칭축으로 하여 짝수개의 메모리 셀이 교대로 반전하여 인접 배치되어, 상기 비트선과 직교하는 축에 평행한 메모리 셀의 제2 변을 양단의 변으로서 갖는 제2 메모리 셀 유닛을 사용하며,
상기 제1 메모리 셀 유닛에 의해서 형성되는 제1 메모리 셀 어레이와 상기 제2 메모리 셀 유닛에 의해서 형성되는 제2 메모리 셀 어레이를 상기 비트선 방향으로 형성되는 비인접 영역을 이격하여 교대로 배치하는 것을 특징으로 하는 메모리 셀의 배치 방법.
(부기 3) 상기 1쌍의 비트선은 서로 상보인 제1 비트선과 제2 비트선으로 이루어지며,
상기 제1 메모리 셀 유닛은 적어도 상기 제2 비트선을 공유 가능하게 하도록 인접 배치되고, 상기 제2 메모리 셀 유닛은 적어도 상기 제1 비트선을 공유 가능하게 하도록 인접 배치되어 이루어지는 것을 특징으로 하는 부기 2에 기재한 메모리 셀의 배치 방법.
(부기 4) 상기 제1 및 제2 메모리 셀 어레이 내에서는, 상기 비트선 방향으로 인접하는 서로의 메모리 셀 사이에서 상기 제1 및 제2 비트선에 대하여 형성되는 각각의 비트선 컨택트를 교대로 공유 가능하게 한 것을 특징으로 하는 부기 3에 기재한 메모리 셀의 배치 방법.
(부기 5) 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이가 상기 비트선 방향으로 각각 같은 수로 형성되어 있는 것을 특징으로 하는 부기 2 내지 4의 어느 하나에 기재한 메모리 셀의 배치 방법.
(부기 6) 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이가 상기 비트선 방향으로 각각 다른 수로 형성되어 있는 것을 특징으로 하는 부기 2 내지 4의 어느 하나에 기재한 메모리 셀의 배치 방법.
(부기 7) 상기 제1 메모리 셀 유닛과 상기 제2 메모리 셀 유닛은 각각 같은 수의 메모리 셀로 구성되어 있는 것을 특징으로 하는 부기 2 내지 6의 어느 하나에 기재한 메모리 셀의 배치 방법.
(부기 8) 상기 비인접 영역은 상기 비트선 방향을 따라서 배치되는 복수개의 메모리 셀에 대하여 1 영역씩 형성되고, 각 비인접 영역에는 각각 대응하는 상기 복수개의 메모리 셀에 포함되는 트랜지스터의 백 게이트와 접속되는 컨택트가 배치되는 것을 특징으로 하는 부기 1 내지 7의 어느 하나에 기재한 메모리 셀의 배치 방법.
(부기 9) 상기 비트선에 대하여 형성되는 비트선 컨택트와 접속되는 트랜지스터의 소스 ·드레인을, 상기 비트선 방향으로 인접하는 서로의 메모리 셀 사이에서 공유하도록 한 것을 특징으로 하는 부기 1 내지 8의 어느 하나에 기재한 메모리 셀의 배치 방법.
(부기 10) 상기 비트선에 대하여 형성되는 비트선 컨택트를, 상기 비트선 방향으로 인접하는 서로의 메모리 셀 사이에서 공유하도록 한 것을 특징으로 하는 부기 1 내지 9의 어느 하나에 기재한 메모리 셀의 배치 방법.
(부기 11) 상기 복수의 메모리 셀은 SRAM 메모리 셀인 것을 특징으로 하는 부기 1 내지 10의 어느 하나에 기재한 메모리 셀의 배치 방법.
(부기 12) 복수의 메모리 셀이 비트선을 따라서 어레이형으로 배치되어 메모리 셀 어레이가 형성된 반도체 기억 장치에 있어서,
상기 메모리 셀 어레이는 상기 비트선 방향으로 인접하는 서로의 메모리 셀이 그 비트선과 직교하는 축을 대칭축으로 하여 교대로 반전되고, 또한, 상기 비트선 방향으로 소정의 비인접 영역을 이격하여 인접하는 전후의 메모리 셀이 서로 반전되지 않고서 배치되어 이루어지는 것을 특징으로 하는 반도체 기억 장치.
이상 상술한 바와 같이, 본 발명에 따르면, 판독시 및 기록시의 동작을 안정시킬 수 있는 메모리 셀의 배치 방법 및 반도체 기억 장치를 제공할 수 있다.

Claims (10)

  1. 적어도 1쌍의 비트선과 접속되는 복수의 메모리 셀을 그 비트선을 따라서 어레이형으로 배치하는 메모리 셀의 배치 방법에 있어서,
    상기 비트선 방향으로 서로 인접시켜 배치하는 메모리 셀에 대해서는 상기 비트선과 직교하는 축을 대칭축으로 하여 각 메모리 셀을 교대로 반전시켜 배치하고, 상기 비트선 방향으로 서로 인접시키지 않고서 비인접 영역을 이격하여 배치하는 메모리 셀에 대해서는 그 비인접 영역을 이격시킨 전후의 메모리 셀을 서로 반전시키지 않고서 배치하는 것을 특징으로 하는 메모리 셀의 배치 방법.
  2. 적어도 1쌍의 비트선과 접속되는 복수의 메모리 셀을 그 비트선을 따라서 어레이형으로 배치하는 메모리 셀의 배치 방법에 있어서,
    상기 비트선과 직교하는 축을 대칭축으로 하여 짝수개의 메모리 셀이 교대로 반전하여 인접 배치되어, 상기 비트선과 직교하는 축에 평행한 메모리 셀의 제1 변을 양단의 변으로서 갖는 제1 메모리 셀 유닛과,
    상기 비트선과 직교하는 축을 대칭축으로 하여 짝수개의 메모리 셀이 교대로 반전하여 인접 배치되어, 상기 비트선과 직교하는 축에 평행한 메모리 셀의 제2 변을 양단의 변으로서 갖는 제2 메모리 셀 유닛을 사용하며,
    상기 제1 메모리 셀 유닛에 의해서 형성되는 제1 메모리 셀 어레이와 상기 제2 메모리 셀 유닛에 의해서 형성되는 제2 메모리 셀 어레이를 상기 비트선 방향 으로 형성되는 비인접 영역을 이격하여 교대로 배치하는 것을 특징으로 하는 메모리 셀의 배치 방법.
  3. 제2항에 있어서, 상기 1쌍의 비트선은 서로 쌍을 이루는 상보(相補, complementary)의 제1 비트선과 제2 비트선으로 이루어지며,
    상기 제1 메모리 셀 유닛은 적어도 상기 제2 비트선을 공유 가능하게 하도록 인접 배치되고, 상기 제2 메모리 셀 유닛은 적어도 상기 제1 비트선을 공유 가능하게 하도록 인접 배치되어 이루어지는 것을 특징으로 하는 메모리 셀의 배치 방법.
  4. 제2항 또는 제3항에 있어서, 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이가 상기 비트선 방향으로 각각 같은 수로 형성되어 있는 것을 특징으로 하는 메모리 셀의 배치 방법.
  5. 제2항 또는 제3항에 있어서, 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이가 상기 비트선 방향으로 각각 다른 수로 형성되어 있는 것을 특징으로 하는 메모리 셀의 배치 방법.
  6. 제1항 또는 제2항에 있어서, 상기 비인접 영역은 상기 비트선 방향을 따라서 배치되는 복수개의 메모리 셀에 대하여 1 영역씩 형성되고, 각 비인접 영역에는 각각 대응하는 상기 복수개의 메모리 셀에 포함되는 트랜지스터의 백 게이트와 접속 되는 컨택트가 배치되는 것을 특징으로 하는 메모리 셀의 배치 방법.
  7. 제1항 또는 제2항에 있어서, 상기 비트선에 대하여 형성되는 비트선 컨택트와 접속되는 트랜지스터의 소스 ·드레인을, 상기 비트선 방향으로 인접하는 서로의 메모리 셀 사이에서 공유하도록 한 것을 특징으로 하는 메모리 셀의 배치 방법.
  8. 제1항 또는 제2항에 있어서, 상기 비트선에 대하여 형성되는 비트선 컨택트를, 상기 비트선 방향으로 인접하는 서로의 메모리 셀 사이에서 공유하도록 한 것을 특징으로 하는 메모리 셀의 배치 방법.
  9. 제1항 또는 제2항에 있어서, 상기 복수의 메모리 셀은 SRAM 메모리 셀인 것을 특징으로 하는 메모리 셀의 배치 방법.
  10. 복수의 메모리 셀이 비트선을 따라서 어레이형으로 배치되어 메모리 셀 어레이가 형성된 반도체 기억 장치에 있어서,
    상기 메모리 셀 어레이는 상기 비트선 방향으로 인접하는 서로의 메모리 셀이 그 비트선과 직교하는 축을 대칭축으로 하여 교대로 반전되고, 또한, 상기 비트선 방향으로 소정의 비인접 영역을 이격하여 인접하는 전후의 메모리 셀이 서로 반전되지 않고서 배치되어 이루어지는 것을 특징으로 하는 반도체 기억 장치.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5149617B2 (ja) * 2004-04-01 2013-02-20 エーアールエム リミテッド 改良されたレイアウトのｓｒａｍメモリセル
JP4817617B2 (ja) * 2004-06-14 2011-11-16 株式会社東芝 不揮発性半導体記憶装置
US7675124B2 (en) 2006-02-24 2010-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array structure with strapping cells
US20120120703A1 (en) * 2010-11-15 2012-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with asymmetrical bit cell arrays and balanced resistance and capacitance
US8947902B2 (en) 2012-03-06 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US9349436B2 (en) 2012-03-06 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
KR20160001097A (ko) * 2014-06-26 2016-01-06 에스케이하이닉스 주식회사 반도체 장치
WO2018044454A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
EP3507832A4 (en) 2016-08-31 2020-04-08 Micron Technology, Inc. MEMORY CELLS AND MEMORY MATRICES
CN109155310B (zh) 2016-08-31 2023-03-31 美光科技公司 存储器单元及存储器阵列
CN109155145B (zh) 2016-08-31 2022-11-01 美光科技公司 存储器阵列
US10355002B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10157926B2 (en) 2016-08-31 2018-12-18 Micron Technology, Inc. Memory cells and memory arrays
EP3507802A4 (en) 2016-08-31 2020-04-08 Micron Technology, Inc. DETECTION AMPLIFIER STRUCTURES
WO2018132250A1 (en) 2017-01-12 2018-07-19 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
EP3676835A4 (en) 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
US11923022B2 (en) * 2021-10-27 2024-03-05 SK Hynix Inc. Storage device and operating method for controller

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786436A (ja) * 1993-09-10 1995-03-31 Fujitsu Ltd スタティックｒａｍ
JPH08274271A (ja) * 1995-03-30 1996-10-18 Nec Corp 半導体記憶装置
JP2000133724A (ja) 1998-10-27 2000-05-12 Fujitsu Ltd 半導体記憶装置
JP2002252287A (ja) 2001-01-26 2002-09-06 Internatl Business Mach Corp <Ibm> スタティック・メモリセルおよびメモリアレイ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3645137B2 (ja) * 1999-10-18 2005-05-11 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786436A (ja) * 1993-09-10 1995-03-31 Fujitsu Ltd スタティックｒａｍ
JPH08274271A (ja) * 1995-03-30 1996-10-18 Nec Corp 半導体記憶装置
JP2000133724A (ja) 1998-10-27 2000-05-12 Fujitsu Ltd 半導体記憶装置
JP2002252287A (ja) 2001-01-26 2002-09-06 Internatl Business Mach Corp <Ibm> スタティック・メモリセルおよびメモリアレイ

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